JPS5999566A - 複合計算機の排他制御装置 - Google Patents
複合計算機の排他制御装置Info
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- JPS5999566A JPS5999566A JP20845582A JP20845582A JPS5999566A JP S5999566 A JPS5999566 A JP S5999566A JP 20845582 A JP20845582 A JP 20845582A JP 20845582 A JP20845582 A JP 20845582A JP S5999566 A JPS5999566 A JP S5999566A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の分野〕
本発明は、電子計算機段合系のフラグ群を用いた排他制
御装置に関する。
御装置に関する。
（発明の技？ｉｆ的背景とその問題点〕電子計算機複合
系において、侵敬のＣ、Ｐ Ｕが１つの資源（入出力装
置、メモリ／、（７） ｙ、要求する場合、この要求を
矛盾なく制（ｉｊ’、ｌｌする為にはＵｌ“他制外の（
幾（１りが必要となる。この排他制御１１の方式の１つ
にフラグ方式がある。フラグ方式の例を第１図及び第２
図？：参照して説明する。εｉＴ １ ｌ；に１に示す
ように、Ｃｌ） Ｕ １およびＣＰＵ２と共有メモリ３
等から成る電子計算機ｍ合糸においては、共有メモリ３
上のエリアａに排他制御フラグ群を置いていた。
系において、侵敬のＣ、Ｐ Ｕが１つの資源（入出力装
置、メモリ／、（７） ｙ、要求する場合、この要求を
矛盾なく制（ｉｊ’、ｌｌする為にはＵｌ“他制外の（
幾（１りが必要となる。この排他制御１１の方式の１つ
にフラグ方式がある。フラグ方式の例を第１図及び第２
図？：参照して説明する。εｉＴ １ ｌ；に１に示す
ように、Ｃｌ） Ｕ １およびＣＰＵ２と共有メモリ３
等から成る電子計算機ｍ合糸においては、共有メモリ３
上のエリアａに排他制御フラグ群を置いていた。
又、第２図に示すように、マスクＣＰ Ｕ ４ 、スレ
ーブＣＰＵ５および各ＣＰＵに大々接続されたローカル
メモリ６．７、更にマスタｃ ｐ Ｕ ４とスレーブＣ
ＰＵ５の間に設けられ、相手方のローカルメモリ６上照
するローカルメモリムＩ！’：ｌ’ ｉＡｌ ’ＩＩ・
１８等から成る電子計算磯復合糸においては、ローカル
メモリ６上のエリアｂに排他制御フラグＪｉ’「’ｃ置
いていた。そして、このような排他制御ｉｌ＋フラグ群
はプ「ＪグラムＯでよって変更されていた為以下の欠点
があ゛つ／こ。
ーブＣＰＵ５および各ＣＰＵに大々接続されたローカル
メモリ６．７、更にマスタｃ ｐ Ｕ ４とスレーブＣ
ＰＵ５の間に設けられ、相手方のローカルメモリ６上照
するローカルメモリムＩ！’：ｌ’ ｉＡｌ ’ＩＩ・
１８等から成る電子計算磯復合糸においては、ローカル
メモリ６上のエリアｂに排他制御フラグＪｉ’「’ｃ置
いていた。そして、このような排他制御ｉｌ＋フラグ群
はプ「ＪグラムＯでよって変更されていた為以下の欠点
があ゛つ／こ。
ｑ）調った。房き込み命令などにより、フラグ群を４ｄ
ｌ ｌ、’；ｊ してしまうことがある。
ｌ ｌ、’；ｊ してしまうことがある。
■ フラグ群占有中のＣｌ） Ｕが故障した場合、ある
いはフラグ′ＩＵＩ′を占有したままループした場合、
などでｔｘｔ池のＣＰＵがそれ′ｆｆ：発見して対処す
るまでにＩＩ：ｊ Ｉｉｔ］ を要する。
いはフラグ′ＩＵＩ′を占有したままループした場合、
などでｔｘｔ池のＣＰＵがそれ′ｆｆ：発見して対処す
るまでにＩＩ：ｊ Ｉｉｔ］ を要する。
（：Ｊ） フラグｉｊｎ占イ１−シ求（テストアンド
セット命令ど、ｔ）百：ろるＣＰＵが出した時、既にそ
のフラグｔＩＹ−が他ＣＰＵにより占有されていると、
フラグン：占有できるまでくり返しフラグｈｔ占有要求
を出し続けな１ｌ−１′ｉ’Ｌばならない。
セット命令ど、ｔ）百：ろるＣＰＵが出した時、既にそ
のフラグｔＩＹ−が他ＣＰＵにより占有されていると、
フラグン：占有できるまでくり返しフラグｈｔ占有要求
を出し続けな１ｌ−１′ｉ’Ｌばならない。
ホシ６す１」は」二記欠点に鑑みなされたもので、その
１］的は、フラグ！１１−が破嬢されることを防ぎ、フ
ラグ１１１゛占イ］中のＣＩ） Ｕの異常を早期に発見
し、フラグｊｆｆ占有要求を出力するのに反するＣＰＵ
の負荷ｔ ｑ”Ｆ＝ ｉ’！’−するｆ？Ｚ ’ａ１ｔ
Ｉ”；’７．（！’ｔ ）排他制御装置Ｒｋ ４ｆ）
＝供スル。
１］的は、フラグ！１１−が破嬢されることを防ぎ、フ
ラグ１１１゛占イ］中のＣＩ） Ｕの異常を早期に発見
し、フラグｊｆｆ占有要求を出力するのに反するＣＰＵ
の負荷ｔ ｑ”Ｆ＝ ｉ’！’−するｆ？Ｚ ’ａ１ｔ
Ｉ”；’７．（！’ｔ ）排他制御装置Ｒｋ ４ｆ）
＝供スル。
そこで本発明は、重子計算Ｇｐ ＋、ｊ、ｊ合系のｊノ
ド池ｌｉ！ｉ Ｉ！督１ｊに用いられるフラグ群を保持
するフラグ１ｖ持ε＜′Ｉ−と、該フラグ保持ト１５に
保持されるフラグ１１゛ｒを占有する時の占有見込時間
を記憶する見込時間記“１．は部と、いずれかのＣＰＵ
が前記フラグを占有した時からの実占有時間を計１ｉ１
１１するタイマｉｌｉと、いずれかのＣＰＵが前記フラ
グを占有中Ｋ ｌ１ｌ）のＣ、Ｐ Ｕから占有貿求が出
力されると、前記見込時間記Ｈｙ都からの１ＪＩＪ記古
有見占有間と前記タイマ部からの前記実占有時間を比較
し、１１１■記実占有時間が＋ｉｉｌ記古有兄占有間内
であれば占有要求を出した池のＣＰＵに対し残りの占有
見込時間を通知し、ｉｉ＋Ｉ記実占有時間が前記占有見
込時間を超える場合には他のＣＰＵに対し異常１１１号
を出力する判定？ｉｌ〜とを具＋、ｉｉ＋する排他制’
ｆｉ１１装置を作成し、前記目的を達成した。
ド池ｌｉ！ｉ Ｉ！督１ｊに用いられるフラグ群を保持
するフラグ１ｖ持ε＜′Ｉ−と、該フラグ保持ト１５に
保持されるフラグ１１゛ｒを占有する時の占有見込時間
を記憶する見込時間記“１．は部と、いずれかのＣＰＵ
が前記フラグを占有した時からの実占有時間を計１ｉ１
１１するタイマｉｌｉと、いずれかのＣＰＵが前記フラ
グを占有中Ｋ ｌ１ｌ）のＣ、Ｐ Ｕから占有貿求が出
力されると、前記見込時間記Ｈｙ都からの１ＪＩＪ記古
有見占有間と前記タイマ部からの前記実占有時間を比較
し、１１１■記実占有時間が＋ｉｉｌ記古有兄占有間内
であれば占有要求を出した池のＣＰＵに対し残りの占有
見込時間を通知し、ｉｉ＋Ｉ記実占有時間が前記占有見
込時間を超える場合には他のＣＰＵに対し異常１１１号
を出力する判定？ｉｌ〜とを具＋、ｉｉ＋する排他制’
ｆｉ１１装置を作成し、前記目的を達成した。
以下図面を参Ｊ！ｌ：Ｉ して本発明の一実施例を、；
・と明する。
・と明する。
２１１３図は、本発明の排他制御装置を有するＩ［５子
計ｔ−ｒ 、ｌＦ、’ｔ Ｆ２合系のイ音成図テアル。
計ｔ−ｒ 、ｌＦ、’ｔ Ｆ２合系のイ音成図テアル。
図中１０．ｌｉｔ；ＩｔＣＰ［Ｊ、１２は共有メモリ、
１３は排他制御装置である。＆Ｉ’他制動制御装置１３
ＣＰＵｌ０，１１と接続され、フラグ保持部１４Ｊ見込
時間記憶部１５、タイマ部］６、これらに接続された判
定部１７、および判定部１７と接続された割込通知部１
８とから１″１ｑ成される。そしてフラグ保持部１４は
排他制御ｉ？ｌＩ用フラグＪ！Ｉ′を保持する。見込時
間記憶部１５は、いずれかのＣＰＵが７ラグｆ／Ｐを占
有する際のその占有見込時間を記１基する。タイマ部１
６は、フラグ７！’ｌ’：占有中のＣＰＵが実除にフラ
グノｊｒを古廟している実時間を計測するものである。
１３は排他制御装置である。＆Ｉ’他制動制御装置１３
ＣＰＵｌ０，１１と接続され、フラグ保持部１４Ｊ見込
時間記憶部１５、タイマ部］６、これらに接続された判
定部１７、および判定部１７と接続された割込通知部１
８とから１″１ｑ成される。そしてフラグ保持部１４は
排他制御ｉ？ｌＩ用フラグＪ！Ｉ′を保持する。見込時
間記憶部１５は、いずれかのＣＰＵが７ラグｆ／Ｐを占
有する際のその占有見込時間を記１基する。タイマ部１
６は、フラグ７！’ｌ’：占有中のＣＰＵが実除にフラ
グノｊｒを古廟している実時間を計測するものである。
判定部１７は、見込時間記憶部１５が記憶している時間
と、タイマｔｉｔＳｌ ６が計測した実時間とを比較し
、ＧＣＰＵＩＯｌｌｌおよび割込通知部１８に夫々所定
の判定信号を出力する。；１；す込通知部１８は、占有
見込時間が経過しても１′１′Ｆ放されないフラグがあ
ると、判定↑ｔｌｓ１７からの信号を受けて、ＣＰＵ１
０．１１に対し相互診断を促す。
と、タイマｔｉｔＳｌ ６が計測した実時間とを比較し
、ＧＣＰＵＩＯｌｌｌおよび割込通知部１８に夫々所定
の判定信号を出力する。；１；す込通知部１８は、占有
見込時間が経過しても１′１′Ｆ放されないフラグがあ
ると、判定↑ｔｌｓ１７からの信号を受けて、ＣＰＵ１
０．１１に対し相互診断を促す。
以上のようにイ？７成された本実施例の動作を説明する
。
。
−まず、フラグ保→゛：、ｙ′郡１４のフラグ７ｉ゛ｌ
ｉを古２イ１しようとする例えば一方のＣＰＵ１０ｉｉ
、排他ｆ！ｊ制御装［イ１３専用のフラグ２７’／：占
有命令、例えばテストアンドセット命令を用いてフラグ
Ｉｒｒ′に占有する。このとき、Ｃ１’Ｕ１１は、見込
時間記憶意部１５にフラグ群占有見込み時間を記憶させ
る。タイマ部１６は、ＣＰＵＩ Ｏがフラグ群占有を開
始した時から時間を計６１すする。そして、他のＣＰＵ
ＩＩが排他制御装置１３に対し、同じくテストアンドセ
ット命令を出力した時、判定部１７は、見込時間記憶１
Ｘｉｓ １５とタイマ部］６の内容を比較し、この時点
で未だＣ１’ＵＩＯのフラグ群占有見込時間を経過して
いなければ、Ｃ１’Ｕ１１に対し、フラグイ洋を占有で
きない旨、および、残り占有見込時間を通知する。Ｃ）
’ｔＪ１１は、通知されｌこｌｌｉ／−：間により、フ
ラグ群占有可能となる時刻まで再要求を延期して他の処
理を行なう。
ｉを古２イ１しようとする例えば一方のＣＰＵ１０ｉｉ
、排他ｆ！ｊ制御装［イ１３専用のフラグ２７’／：占
有命令、例えばテストアンドセット命令を用いてフラグ
Ｉｒｒ′に占有する。このとき、Ｃ１’Ｕ１１は、見込
時間記憶意部１５にフラグ群占有見込み時間を記憶させ
る。タイマ部１６は、ＣＰＵＩ Ｏがフラグ群占有を開
始した時から時間を計６１すする。そして、他のＣＰＵ
ＩＩが排他制御装置１３に対し、同じくテストアンドセ
ット命令を出力した時、判定部１７は、見込時間記憶１
Ｘｉｓ １５とタイマ部］６の内容を比較し、この時点
で未だＣ１’ＵＩＯのフラグ群占有見込時間を経過して
いなければ、Ｃ１’Ｕ１１に対し、フラグイ洋を占有で
きない旨、および、残り占有見込時間を通知する。Ｃ）
’ｔＪ１１は、通知されｌこｌｌｉ／−：間により、フ
ラグ群占有可能となる時刻まで再要求を延期して他の処
理を行なう。
判定部１ｎ；Ｊ：、見込時間記１．は部１５とタイマ部
１６の内容定比較し、占有見込時間が経過してもなＪ、
′−フラグ１ｊｒが圧ｒ放されない場合、異常信号を割
込辿知！ｉｌｓ １８ Ｖｒ−出力する。この１４号に
よ！７シ；１］込通り小１１０８ ＋：Ｊ、各ＣＰＵｌ
０，１１に対し、相互診断全促す。なお、フラグ保ｊν
部１４の解放は各Ｃ１）ＵＩＯｌｌｌからのリセット命
令により行なわれる。
１６の内容定比較し、占有見込時間が経過してもなＪ、
′−フラグ１ｊｒが圧ｒ放されない場合、異常信号を割
込辿知！ｉｌｓ １８ Ｖｒ−出力する。この１４号に
よ！７シ；１］込通り小１１０８ ＋：Ｊ、各ＣＰＵｌ
０，１１に対し、相互診断全促す。なお、フラグ保ｊν
部１４の解放は各Ｃ１）ＵＩＯｌｌｌからのリセット命
令により行なわれる。
このように、本実力山（！川によれば、ＣＰＵｌ０がフ
ラグ群を占有している時、ＣＰＵＩＩは、フラグ群占有
を要求する場合、絢昆ｖ返しテストγンドセット命令を
出すことがなくなる。
ラグ群を占有している時、ＣＰＵＩＩは、フラグ群占有
を要求する場合、絢昆ｖ返しテストγンドセット命令を
出すことがなくなる。
第４図は、共有メモリを持たない１に子計り、倭捏合系
に、本グｉ）明の排他側脚装置べを用いた一実施例であ
る。この果／１ｆｉｉレリでは、ε６３図で示した各部
と同一のもの６：、ｔ ｌ”Ｊ ｉ！’ｉ’−号ｆ：
打し、夫々の説明は省略する。ただ、本、１こが！ｉ
ｔ’ｌＪでは、各Ｃ，ＰＵ２０．２１は夫々ローカルメ
モリ２２．２３を有しており、ＣＰ Ｕ ２０とＣＰＵ
２１とは互いに相手のローカルメモリ２３ 、 ２２
（ｉ７参ｊｉ？ｊするローカルメモリ参ｊｊｊ ｉｌｉ
２４で接続されでいる。従って、この実施例において
は、ＣＰＵ２０．２１が参照イ幾（ｉ＋￥ ２４を用い
て５１１４手方のローカルメモリ２３．２２ ｆ １５
用する他は、「ＩｉＪ述の実力１ハ則で説明した動作と
同じである。
に、本グｉ）明の排他側脚装置べを用いた一実施例であ
る。この果／１ｆｉｉレリでは、ε６３図で示した各部
と同一のもの６：、ｔ ｌ”Ｊ ｉ！’ｉ’−号ｆ：
打し、夫々の説明は省略する。ただ、本、１こが！ｉ
ｔ’ｌＪでは、各Ｃ，ＰＵ２０．２１は夫々ローカルメ
モリ２２．２３を有しており、ＣＰ Ｕ ２０とＣＰＵ
２１とは互いに相手のローカルメモリ２３ 、 ２２
（ｉ７参ｊｉ？ｊするローカルメモリ参ｊｊｊ ｉｌｉ
２４で接続されでいる。従って、この実施例において
は、ＣＰＵ２０．２１が参照イ幾（ｉ＋￥ ２４を用い
て５１１４手方のローカルメモリ２３．２２ ｆ １５
用する他は、「ＩｉＪ述の実力１ハ則で説明した動作と
同じである。
尚、以上２つの実施例は、ＣＰＵが２台の場合の１ｂ子
′、ＪＩ算機ｔす合糸を説明したが、一般に、ｔ；！数
台のＣＰＵ″？？ｌｉ’を成される１に子計尋イｐ＋、
４＋’４合系においても同様である。
′、ＪＩ算機ｔす合糸を説明したが、一般に、ｔ；！数
台のＣＰＵ″？？ｌｉ’を成される１に子計尋イｐ＋、
４＋’４合系においても同様である。
以上説明したように、本発明によれば、フラグのセット
、リセットを本発明装置に対する専用命令で行なう為に
、従来のようＫ 、４４つた？’Ｔき込み命令でフラグ
！Ｉｒが破壊されることがない。又、本発明によれば、
フラグ詳占有見込時間がか１′二過してもフラグＪ！ｉ
’を解放しないＣＰＵを早期に発見し、Ａｌ１互診断を
促すので、ゲ”ｅ ’Ｉ＋；が生じ′ｋＣＰＵの占有フ
ラグ７！ｌ：を早期にノリ７放することかできる。更に
、本り＾明によれば、各ＣＰＵは、フラグ、１）、を占
イ］できない場合、フラグ群を使用可能となる脣での見
込み時間が通知されるので、この時間まで、フラグ占有
要求を繰り返し出す必要なく、イ［１５の処戸を１２行
できる。
、リセットを本発明装置に対する専用命令で行なう為に
、従来のようＫ 、４４つた？’Ｔき込み命令でフラグ
！Ｉｒが破壊されることがない。又、本発明によれば、
フラグ詳占有見込時間がか１′二過してもフラグＪ！ｉ
’を解放しないＣＰＵを早期に発見し、Ａｌ１互診断を
促すので、ゲ”ｅ ’Ｉ＋；が生じ′ｋＣＰＵの占有フ
ラグ７！ｌ：を早期にノリ７放することかできる。更に
、本り＾明によれば、各ＣＰＵは、フラグ、１）、を占
イ］できない場合、フラグ群を使用可能となる脣での見
込み時間が通知されるので、この時間まで、フラグ占有
要求を繰り返し出す必要なく、イ［１５の処戸を１２行
できる。
４、 １’＝ｌ］而のＩｌｉ’ｉ Ｑｉ−な１説明第１
図および第２図は、従来のフラグ方式による１口１ｊＬ
ｊｂ’ｌ ｊ”ｉ方法を説明する為の図、第３図およ
び第４ Ｌａは、本発明のＪ、’！’他ｉ１．ＩＪ呻装
置を用いた電子泪算１；蒲復合系の４１９成図である。
図および第２図は、従来のフラグ方式による１口１ｊＬ
ｊｂ’ｌ ｊ”ｉ方法を説明する為の図、第３図およ
び第４ Ｌａは、本発明のＪ、’！’他ｉ１．ＩＪ呻装
置を用いた電子泪算１；蒲復合系の４１９成図である。
１３・・・排他側１ｉ１１１装置 １４・・・フラグ
保持部】５・・・見込み時間記１．（ＨｆｌＳ １６
・・・タイマ部Ｊ７・・・判定１′１１〜 代理人 弁理士 則 近 惣 佑 （ｆｌｉｐ １名）
保持部】５・・・見込み時間記１．（ＨｆｌＳ １６
・・・タイマ部Ｊ７・・・判定１′１１〜 代理人 弁理士 則 近 惣 佑 （ｆｌｉｐ １名）
Claims (1)
- １ｆｔ子計−＋、″ｆ′、Ｉ’／、゛月’、（ｐ合糸の
排他制御に用いられるフラグ群を保持するフラグ保持部
と、該フラグ保持部に保持されるフラグ群を占有する時
の占有見込み時間を記憶する見込時間記憶部と、いずれ
かのＣＰＵが前記フラグを占有した時からの実占有時間
を計Ｎ！１１するタイマ部と、いずれかのＣＰＵが前記
フラグを占有中に他のＣＰＵから占有要求が出力される
と前記見込時間記“１意部からの占有見込時間と前記タ
イマ部からの実占有時間とを比較し、前記実占有時間が
前記占有見込時間内であれば、古有四求を出した他のＣ
ＰＵに対しＢＦ）の占有見込時間ｆ ｊ＋ｆｌ知し、前
記実占有時間が前記占有見込時間を超える場合には他の
ＣＰＵＫ対し異常信号全出力する判定部とを具□０ｉｆ
ｉする投合計算機の排他側１ｔｉｌ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20845582A JPS5999566A (ja) | 1982-11-30 | 1982-11-30 | 複合計算機の排他制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20845582A JPS5999566A (ja) | 1982-11-30 | 1982-11-30 | 複合計算機の排他制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5999566A true JPS5999566A (ja) | 1984-06-08 |
Family
ID=16556472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20845582A Pending JPS5999566A (ja) | 1982-11-30 | 1982-11-30 | 複合計算機の排他制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5999566A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6426940A (en) * | 1987-07-23 | 1989-01-30 | Fujitsu Ltd | Maintenance test system for shared device |
| JPH05282166A (ja) * | 1992-01-17 | 1993-10-29 | Internatl Business Mach Corp <Ibm> | データ処理システムで脱落したバッファを回復する装置 |
| JPH0683700A (ja) * | 1991-12-30 | 1994-03-25 | Gold Star Co Ltd | 多重プロセッサーシステムのメモリアクセス制御装置及びその方法 |
-
1982
- 1982-11-30 JP JP20845582A patent/JPS5999566A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6426940A (en) * | 1987-07-23 | 1989-01-30 | Fujitsu Ltd | Maintenance test system for shared device |
| JPH0683700A (ja) * | 1991-12-30 | 1994-03-25 | Gold Star Co Ltd | 多重プロセッサーシステムのメモリアクセス制御装置及びその方法 |
| JPH05282166A (ja) * | 1992-01-17 | 1993-10-29 | Internatl Business Mach Corp <Ibm> | データ処理システムで脱落したバッファを回復する装置 |
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