JPS6019270A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS6019270A JPS6019270A JP12720883A JP12720883A JPS6019270A JP S6019270 A JPS6019270 A JP S6019270A JP 12720883 A JP12720883 A JP 12720883A JP 12720883 A JP12720883 A JP 12720883A JP S6019270 A JPS6019270 A JP S6019270A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- processing
- control circuit
- signal
- interruption
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、マイクロコンピュータに関し、特にバス開放
機能と割込制御機能とを備えたマイクロコンビ二−タに
関する。
機能と割込制御機能とを備えたマイクロコンビ二−タに
関する。
近年、集積回路技術の進歩に伴い、同一シリコン基板上
に、記憶装置や、割込制御、バス開放制御、タイマカウ
ンタシリアル送受信ｍ 能等、いろいろな機能を備えた
マイクロコンピュータが出現し、各種制御機器等、いろ
いろな用途に使用されるようになっている。このような
制御機器の処理能力を向上させるため、複数個のマイク
ロコンピュータを使用する、いわゆるマルチプロセッサ
システムが知られている。このマルチプロセッサシステ
ムにおいては、一部の記憶装置や周辺装置をマイクロコ
ンピュータ間で共有する構成が一般的である。この場合
、複数個のマイクロコンピュータが共通なバス金倉して
、共有の記憶装置や周辺装置をアクセスするために、こ
れらの使用に関して、マイクロコンピュータ間で競合が
生じる。このため、バスを使用する場合、他のマイクロ
コンピュータにバス開放要求信号を出力し、バスの使用
権を得たことを確認してからバスの使用を開始する。一
方、バス開放要求信号を受けたマイクロコンビエータは
、処理の途中の適当なタイミングで停止し、バスを開放
し、他のマイクロコンビエータにバス使用許可信号を出
力する。
に、記憶装置や、割込制御、バス開放制御、タイマカウ
ンタシリアル送受信ｍ 能等、いろいろな機能を備えた
マイクロコンピュータが出現し、各種制御機器等、いろ
いろな用途に使用されるようになっている。このような
制御機器の処理能力を向上させるため、複数個のマイク
ロコンピュータを使用する、いわゆるマルチプロセッサ
システムが知られている。このマルチプロセッサシステ
ムにおいては、一部の記憶装置や周辺装置をマイクロコ
ンピュータ間で共有する構成が一般的である。この場合
、複数個のマイクロコンピュータが共通なバス金倉して
、共有の記憶装置や周辺装置をアクセスするために、こ
れらの使用に関して、マイクロコンピュータ間で競合が
生じる。このため、バスを使用する場合、他のマイクロ
コンピュータにバス開放要求信号を出力し、バスの使用
権を得たことを確認してからバスの使用を開始する。一
方、バス開放要求信号を受けたマイクロコンビエータは
、処理の途中の適当なタイミングで停止し、バスを開放
し、他のマイクロコンビエータにバス使用許可信号を出
力する。
また、前述のようなマイクロコンビエータは、通常、割
込制御回路を備え、一定時間ごとにＣＰＵ（中央処理装
置）に割込要求信号を出力し、定められた処理を実行さ
せたり、外部からの割込要求信号により一定の処理を実
行するいわゆる割込処理が知られている。これらの割込
はＣＰＵからの命令でマスク可能なマスカブル割込と、
マスク不可能なノンマスカブル割込とがある。後者のノ
ンマスカブル割込は、通常、外部機器の異常やプログラ
ムの暴走等の非常時の最優先割込として用いられる。
込制御回路を備え、一定時間ごとにＣＰＵ（中央処理装
置）に割込要求信号を出力し、定められた処理を実行さ
せたり、外部からの割込要求信号により一定の処理を実
行するいわゆる割込処理が知られている。これらの割込
はＣＰＵからの命令でマスク可能なマスカブル割込と、
マスク不可能なノンマスカブル割込とがある。後者のノ
ンマスカブル割込は、通常、外部機器の異常やプログラ
ムの暴走等の非常時の最優先割込として用いられる。
従来のマイクロコンピュータにおいては、前述のノンマ
スカブルの割込処理実行中であっても、バス開放要求信
号により、処理の途中の適当なタイミングで停止してし
まうため、非常時の最優先割込処理が中断してしまい非
常時の対策が十分にできなくなるとめう欠点がある。
スカブルの割込処理実行中であっても、バス開放要求信
号により、処理の途中の適当なタイミングで停止してし
まうため、非常時の最優先割込処理が中断してしまい非
常時の対策が十分にできなくなるとめう欠点がある。
本発明の目的は、かかる従来技術の欠点を除去し、バス
開放機能を、最優先処理中は抑制することのできる、汎
用性の高いマイクロコンピュータを提供することにある
。
開放機能を、最優先処理中は抑制することのできる、汎
用性の高いマイクロコンピュータを提供することにある
。
〔発明の構成〕
本発明のマイクロコンピュータは、割込制御回路と、該
割込制御回路からの開放制御信号によりその機能が抑制
されるバス開放制御回路とを含むことから構成される。
割込制御回路からの開放制御信号によりその機能が抑制
されるバス開放制御回路とを含むことから構成される。
以下、本発明の実施例を図面を用いて詳細に説明する。
第１図は本発明の基本的な構成を示すブロック図である
。
。
ｌは本発明のマイクロコンピュータで、割込制御回路２
と、この割込制御回路２からの開放制御信号５によりそ
の機能が抑制されるバス開放制御回路３とを含んで構成
されている。なお、４はＣＰＵ、６は割込要求信号、７
はパス開放要求信号、８はバス開放許可信号でおる。
と、この割込制御回路２からの開放制御信号５によりそ
の機能が抑制されるバス開放制御回路３とを含んで構成
されている。なお、４はＣＰＵ、６は割込要求信号、７
はパス開放要求信号、８はバス開放許可信号でおる。
第２図は本発明の一夾施例の要部を示すプロ・ツク図で
おる。
おる。
２１は割込要求信号６のエツジ検出回路、２２は割込要
求信号６を一時保留する割込保留回路、２３及び２８は
セットリセット型フリップ７０ツブ（以下Ｒ８−）’／
Ｆと記す）、２４はＩ）−Ｆ７Ｆ、２５．２６はアンド
ゲート、２７はインバータ、２９はタイミング制御回路
である。
求信号６を一時保留する割込保留回路、２３及び２８は
セットリセット型フリップ７０ツブ（以下Ｒ８−）’／
Ｆと記す）、２４はＩ）−Ｆ７Ｆ、２５．２６はアンド
ゲート、２７はインバータ、２９はタイミング制御回路
である。
次に、第３図のタイムチャートｉ用いて、本実施例の動
作を説明をする。
作を説明をする。
割込制御回路２に、第３図に示す割込要求信号６が入力
されると、エツジ検出回路２１の出力はワンショットパ
ルス信号ｌＯを出力し、Ｒ８−Ｆ／Ｆ２３をセットする
。これにより開放制御信号５はハイレベルとなり、アン
トゲ−）２５１ｄ禁止され、パス開放要求信号７がハイ
レベルとなっても、アンドゲート２６の出力はロウレベ
ル、従って、Ｒ８−Ｆ／Ｆ２Ｂはセットされないので、
バス冊数許可信号８はロウレベルのままで、バスを開放
しない。
されると、エツジ検出回路２１の出力はワンショットパ
ルス信号ｌＯを出力し、Ｒ８−Ｆ／Ｆ２３をセットする
。これにより開放制御信号５はハイレベルとなり、アン
トゲ−）２５１ｄ禁止され、パス開放要求信号７がハイ
レベルとなっても、アンドゲート２６の出力はロウレベ
ル、従って、Ｒ８−Ｆ／Ｆ２Ｂはセットされないので、
バス冊数許可信号８はロウレベルのままで、バスを開放
しない。
一方、割込処理の実行は、ＣＰＵ４の実行中の一命令が
終了するまで、割込保留回路２２によシ保留される。実
行中の命令が終了すると、割込処理が開始され、あらか
じめ定められた処理の実行後、命令信号９によりリセッ
トされ、割込側！１＠号５がロウレベルになるので、ア
ンドゲート２５が有効となり、ＣＰＵ４の定められたタ
イミングで、タイミング回路２９を介して出力されるタ
イミング信号１１によυ、アンドゲート２６の出力はノ
・イレペルとなり、Ｒ８−Ｆ／Ｆ２８がセットされるの
で、バス開放許可信号８がハイレベルとなる。
終了するまで、割込保留回路２２によシ保留される。実
行中の命令が終了すると、割込処理が開始され、あらか
じめ定められた処理の実行後、命令信号９によりリセッ
トされ、割込側！１＠号５がロウレベルになるので、ア
ンドゲート２５が有効となり、ＣＰＵ４の定められたタ
イミングで、タイミング回路２９を介して出力されるタ
イミング信号１１によυ、アンドゲート２６の出力はノ
・イレペルとなり、Ｒ８−Ｆ／Ｆ２８がセットされるの
で、バス開放許可信号８がハイレベルとなる。
従って、本実施例によると、最優先のノンマスカブル割
込の処理中には、バス開放要求を抑制することが可能と
なるため、割込処理を優先させることが可能で処理の高
速化が実現できる。
込の処理中には、バス開放要求を抑制することが可能と
なるため、割込処理を優先させることが可能で処理の高
速化が実現できる。
第４図は、本発明の他の実施例の要部を示すブロック図
である。
である。
本実施例は、第２図に示した実施例の中の割込制御回路
２のＲＳ−Ｆ／Ｆ２３から出力される開放制御信号５を
、アンドゲート３０によ、９．ＣＰＵ４（第１図参照）
からの命令信号１２．１３でセットリセットが可能な、
ＲＳ ’ ／’ Ｆ ３ Ｔの出力との論理積をとり開
放制御信号５′として、バス開放制御回路３へ出力され
るようにしたものでおる。
２のＲＳ−Ｆ／Ｆ２３から出力される開放制御信号５を
、アンドゲート３０によ、９．ＣＰＵ４（第１図参照）
からの命令信号１２．１３でセットリセットが可能な、
ＲＳ ’ ／’ Ｆ ３ Ｔの出力との論理積をとり開
放制御信号５′として、バス開放制御回路３へ出力され
るようにしたものでおる。
従って、本実施例によると、Ｒ８−Ｆ／Ｆ２３の出力、
すなわち、開放制御信号５ｔ−有効にするか否かが可能
になり、割込処理中のバス開放機能を許可するか否かを
切換えることができる。
すなわち、開放制御信号５ｔ−有効にするか否かが可能
になり、割込処理中のバス開放機能を許可するか否かを
切換えることができる。
以上の説明で明らかなように、本発明によれば、前述の
構成をとることにより、バス開放回路の機能を、最優先
割込処理中は抑制することが可能で、非常事態等の処置
に非常に有効である。また、割込処理よりも、バス開放
機能を優先させることも可能で、非常に汎用性の高いマ
イクロコンビー−タを提供することができる。
構成をとることにより、バス開放回路の機能を、最優先
割込処理中は抑制することが可能で、非常事態等の処置
に非常に有効である。また、割込処理よりも、バス開放
機能を優先させることも可能で、非常に汎用性の高いマ
イクロコンビー−タを提供することができる。
第１図は本発明の基本的な構成を示すブロック図、第２
図は本発明の一実施例の要部を示すブロック図、第３図
は第２図の実施例の動作を説明するためのタイムチャー
ト、第４図は本発明の他の実施例の要部を示すブロック
図である。１・・・・・・マイクロコンビーータ、２・
・・・・・割込制御回路、３・・・・・・バス開放制御
回路、４・・・・・・ＣＰＵ、 ５．５’、６〜１３・
・・・・・信号、２１・・・・・・エツジ検出回路、２
２・・・・・・割込保留回路、２３，２４，２８．３１
・・・・・・フリップフロップ、２５，２６．３０・・
・・・・アンドゲート、２７・・・・・・インバータ、
２９・・・・・・タイミング制御回路。 代理人 弁理士 内 原 晋″１ ご−５ 讐Ｉ想 ￥−２田 １第２ プ １ン１ ／２′ ｖ４切
図は本発明の一実施例の要部を示すブロック図、第３図
は第２図の実施例の動作を説明するためのタイムチャー
ト、第４図は本発明の他の実施例の要部を示すブロック
図である。１・・・・・・マイクロコンビーータ、２・
・・・・・割込制御回路、３・・・・・・バス開放制御
回路、４・・・・・・ＣＰＵ、 ５．５’、６〜１３・
・・・・・信号、２１・・・・・・エツジ検出回路、２
２・・・・・・割込保留回路、２３，２４，２８．３１
・・・・・・フリップフロップ、２５，２６．３０・・
・・・・アンドゲート、２７・・・・・・インバータ、
２９・・・・・・タイミング制御回路。 代理人 弁理士 内 原 晋″１ ご−５ 讐Ｉ想 ￥−２田 １第２ プ １ン１ ／２′ ｖ４切
Claims (1)
- 割込制御回路と、該割込制御回路からの開放制御信号に
よりその機能が抑制されるバス開放制御回路とを含むこ
とｅ％徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12720883A JPS6019270A (ja) | 1983-07-13 | 1983-07-13 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12720883A JPS6019270A (ja) | 1983-07-13 | 1983-07-13 | マイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6019270A true JPS6019270A (ja) | 1985-01-31 |
| JPS638503B2 JPS638503B2 (ja) | 1988-02-23 |
Family
ID=14954393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12720883A Granted JPS6019270A (ja) | 1983-07-13 | 1983-07-13 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6019270A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62137084A (ja) * | 1985-12-10 | 1987-06-19 | 松下電工株式会社 | 電気かみそり |
| JPH0216667A (ja) * | 1988-07-05 | 1990-01-19 | Yokogawa Electric Corp | プロセッサ・システム |
-
1983
- 1983-07-13 JP JP12720883A patent/JPS6019270A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62137084A (ja) * | 1985-12-10 | 1987-06-19 | 松下電工株式会社 | 電気かみそり |
| JPH0221826B2 (ja) * | 1985-12-10 | 1990-05-16 | Matsushita Electric Works Ltd | |
| JPH0216667A (ja) * | 1988-07-05 | 1990-01-19 | Yokogawa Electric Corp | プロセッサ・システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS638503B2 (ja) | 1988-02-23 |
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