JPH0387931A - 割込み制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は割込み制御回路に関し、特に複数の割込みが入
力された場合に優先順位を制御する割込み制御回路に関
する。

〔従来の技術〕

従来のこの種の割込み制御回路の一例を第４図に示す。

次に、この割込み制御回路の動作について説明する。

割込み発生源（第４図中には図示していない）から発生
される割込み要求信号ｌＮＴｉ　（ｉ＝１〜４２割込み
要求の数が４つと仮定している。）の内の少なくとも１
つがアクティブレベルになると、その割込み要求に対応
した割込み要求フラグＩＦがセットされる。

そして、割込み要求フラグＩＦの値を有効とするか無効
とするかを指定する割込みマスクフラグ（値が“１”の
ときマスクされる）ＭＫの出力と、割込み要求の優先度
を指定するプライオリティフラグ（値が“０”のとき高
優先度指定である）ＰＲの出力と、割込み要求フラグＩ
Ｆの出力とを入力とする論理回路１３は、割込みマスク
フラグＭＫ、プライオリティフラグＰＲ，割込み要求フ
ラグＩＦの値がそれぞれ“０”０”１″のときにのみそ
の出力は“１”となる。

従って、ＯＲゲート７の出力ＨＰＲは、それぞれの割込
み要求に対応する論理回路１３の出力の論理和を取った
ものであるので、割込みマスクフラグＭＫが“０”の高
優先度指定の割込み要求があった事を示す。（以下、割
込みマスクフラグＭＫ“０”１割込み要求フラグＩＦ“
１″の割込みを「マスク解除の割込み」という）。

また、論理回路１４は、割込みマスクフラグＭＫ。

プライオリティフラグＰＲ，割込み要求フラグＩＦと、
ＯＲゲート７の出力ＨＰＲと、図中には図示していない
が、中央処理装置（以下ＣＰＵと称す）から出力される
割込み優先順位ステータス信号ＩＳＰとを入力とする。

割込み優先順位ステータス信号ＩＳＰは、現在実行中の
割込みプログラムの優先度を示すもので、ｕＯｎのとき
高優先度の割込みプログラムを実行中である事を示す。

これらの割込みマスクフラグＭＫ、割込み要求フラグＩ
Ｆ、プライオリティフラグＰＲ，割込み優先順位ステー
タス信号ＩＳＰ、ＯＲゲート７の出力ＨＰＲを入力とす
る論理回路１４は、優先順位制御機能及び多重割込み制
御機能をもっている。

具体的には、対応する割込み要求のプライオリティが高
優先度指定（“０”の場合）のときは、マスク解除の割
込みと対応する論理回路１４の出力ＲＱｉは“ｌ”とな
るが、低優先度指定（“１′の場合）のときは、マスク
解除の割込みであっても他の割込み要求が高優先度指定
であったり（ＯＲゲート７の出力ＨＰＲが“１″の場合
）、高優先度の割込みプログラムの実行中（割込み優先
順位ステータス信号ＩＳＰが“０″の場合）では、対応
する論理回路１４の出力ＲＱｉは“０”となる。

逆に低優先度指定のとき対応する論理回路１４の出力Ｒ
Ｑｉが“１”となる為には、他に高優先度の割込み要求
が発生しておらず、かつ、低優先度の割込みプログラム
の実行中である必要がある。

従って、論理回路１４の出力ＲＱｉが複数発生した場合
、その中のひとつが高優先度指定（”　Ｏ”　）の割込
み要求によるものであれば、それ以外も必ず高優先度指
定（“０”）の割込み要求によるものである。

同様に（論理回路１４）の出力ＲＱｉの内の１つが低優
先度指定（“ｌ”）の割込み要求によるものであれば、
それ以外も必ず低優先度指定（”１″）の割込み要求に
よるものである。

この様に論理回路１４の出力ＲＱｉが複数発生している
場合、それらは全て同レベルの優先度の割込み要求によ
るものである。

割込み要求決定回路４ａは、その入力である論理回路１
４の出力ＲＱｉ　　（ｉ＝１〜４）の間で、予めハード
ウェアで固定された順位を持っており、複数の有効な論
理回路１４の出力ＲＱｉの中から最も順位が高いものを
選択し、それに対応する出力ＲＡｉの内のただ１つが有
効となる。

一般的に、割込み処理プログラムを実行させるためには
、個々の割込処理プログラムの先頭番地を格納したテー
ブル（これをベクタテーブルといい、以下ベクタテーブ
ルと称す）から所定の割込み処理プログラムの先頭番地
を読み出し、プログラムカウンタにセットする必要があ
る。その為には、ベクタテーブルのアドレスを生皮する
必要があり、そのベクタテーブルアドレスを格納してい
るのがベクタＲＯＭ５である。

ベクタＲＯＭ５は、割込み要求決定回路４ａの出力ＲＡ
ｉをアドレスとし、（以下ベクタＲＯＭアドレスと称す
）、このベクタＲＯＭアドレスＲＡｉに対応してベクタ
テーブルアドレスが決定される。

一方、論理回路１４の出力ＲＱｉはＯＲゲート８へ入力
され、その出力である割込み起動信号ＩＮＴＲＱが“１
″になることでＣＰＵへ割込み要求が発生したことを伝
達する。ＣＰＵはこの割込み起動信号ＩＮＴＲＱを受は
付けた場合アクノリッジ信号ＩＮＴＡＣＫを出力する。

アクノリッジ信号ＩＮＴＡＣＫがアクティブ期間中、ベ
クタＲＯＭアドレスＲＡｉに対応したベクタテーブルア
ドレスがベクタＲＯＭ５からデータバス６へ出力されＣ
ＰＵに入力される。

そして、ＣＰＵはデータバス６上のベクタテーブルアド
レスを取りこみ、このアドレスで指定された番地に格納
されている割込みプログラムの先頭番地を読み出し、こ
れをプログラムカウンタにセットして割込みプログラム
を実行する。

また、ベクタＲＯＭアドレスＲＡｉの内のただ１つのみ
が有効であるから、それに対応したプライオリティフラ
グＰＲの内容がトライステートバッファ１２を通してプ
ライオリティ信号ＩＰＲとして出力される。プライオリ
ティ信号ＩＰＲは、ＣＰＵに対して受は付けられた割込
みの優先度が高位の割込みなのか、あるいは低位の割込
みなのかを伝達する役目をもっており、ＣＰＵはこのプ
ライオリティ信号ＩＰＲを取り込み、割込み優先順位ス
テータス信号ＩＳＰの値を更新する。

〔発明が解決しようとする課題〕

上述した従来の割込み制御回路は、その特徴として、高
優先度指定のマスク解除の割込みを検出して低優先度指
定のマスク解除の割込みを禁止する優先順位制御と、現
在ＣＰＵが実行中である割込みプログラムの優先度より
も低優先度指定されたマスク解除の割込みの受付けを禁
止する多重割込み制御とを各割込みに対して同時に行な
っており、これらは各割込み要求検出回路１ａ〜１ｄに
設けられた２つの論理回路１３．１４を主体に行う構成
となっているので、割込み要求の本数に比例してハード
ウェアが増大し、特に、最近のシングルチップマイク−
コンピュータ等では割込みの本数も１０数本になるもの
もあり、従って、割込み制御回路をＬＳＩチップ上に実
現する場合、ＬＳＩチップ上に占める割込み制御回路の
面積も増加し、結果としてチップコストが高くなるとい
う欠点がある。

本発明の目的は、ハードウェアを縮減することができて
ＬＳＩチップ上の占有面積を低減することができ、チッ
プコストを低減することができる割込み制御回路を提供
することにある。

〔課題を解決するための手段〕

本発明の割込み制御回路は、対応する割込み要求がある
とセットされる割込み要求フラグと、前記・割込み要求
をマスクするか否かを設定する割込みマスクフラグと、
前記割込み要求の優先度の高低を設定するプライオリテ
ィフラグと、これら割込み要求フラグ２割込みマスクフ
ラグ及びプライオリティフラグの出力信号を入力し検出
制御信号が第１のレベルのときにマスクなしの割込み要
求があるときには前記割込み要求の優先度に関係なくア
クティブレベルとなり、前記検出制御信号が第２のレベ
ルのときに高い優先度のマスクなしの割込み要求がある
ときアクティブレベルとなる割込み要求検出信号を出力
する論理回路とをそれぞれ備えた複数の割込み要求検出
回路と、前記全割込み要求検出信号の論理和をとる第１
の論理ゲート、前記検出制御信号が第２のレベルのとき
前記第１の論理ゲートの出力信号をラッチする第１のラ
ッチ回路、前記検出制御信号が第１のレベルのときに実
行中の割込みプログラムが低優先度ならば前記第１の論
理ゲートの出力信号をラッチする第２のラッチ回路、及
びこれら第１及び第２のラッチ回路の出力信号の論理和
をとり割込み起動信号として出力する第２の論理ゲート
を備えた割込み起動制御回路と、所定のタイミングで第
１及び第２のレベルとなる前記検出制御信号を発生する
と共に各部動作を制御する制御信号発生回路とを有して
いる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示すブロック図である。

この実施例は、対応する割込み要求信号（ＩＮＴｌ〜Ｉ
ＮＴ４のうちの１つ）による割込み要求があるとセット
される割込み要求フラグＩＦと、この割込み要求をマス
クするか否かを設定する割込みマスクフラグＭＫと、こ
の割込み要求の優先度の高低を設定するプライオリティ
フラグＰＲと、これら割込み要求フラグＩＦ、割込みマ
スクフラグＭＫ及びプライオリティフラグＰＲの出力信
号を入力し検出制御信号５ＣＡＮが低レベルのときにマ
スクなしの割込み要求があるときにはこの割込み要求の
優先度に関係なくアクティブレベル（高レベル）となり
、検出制御信号ＳＣＡＭが高レベルのときに高い優先度
のマスクなしの割込み要求があるときアクティブレベル
（高レベル）トなる割込み要求検出信号（ＲＱＩ−ＲＱ
４）を出力する論理回路１１と、ベクタＲＯＭアドレス
（ＲＡＩ〜ＲＡ４）により活性化してプライオリティフ
ラグＰＲの出力信号を出力するトライステートバッファ
１２とをそれぞれ備えた割込み要求検出回路ｌＡ〜ＩＤ
と、割込み要求検出信号’ＲＱｌ〜ＲＱ４の論理和をと
るＯＲゲートＧい検出制御信号５ＣＡＮが高レベルのと
きサンプリング信号ＳＰＯによりＯＲゲートＧ１の出力
信号をラッチする第１のラッチ回路２１Ａ、実行中の割
込みプログラムの優先度を示す割込み優先順位ステータ
ス信号ＩＳＰが低優先度ならばＯＲゲートＧｌの出力信
号を出力するＡＮＤゲートＧ２、検出制御信号５ＣＡＮ
が低レベルのときサンプリング信号ＳＰＩによりＡＮＤ
ゲートＧ２の出力信号をラッチする第２のラッチ回路２
１Ｂ、及びこれらラッチ回路２１Ａ、２Ｌｙ＋の出力信
号の論理和をとり割込み起動信号ＩＮＴＲＱとして出力
するＯＲゲートＧ３を備えた割込み起動制御回路２と、
所定のタイミングで低レベル２高レベルとなる検出制御
信号５ＣＡＮ、サンプリング信号ＳＰＯ，ＳＰ１を発生
すると共に各部動作を制御し、検出制御信号５ＣＡＮが
高レベルのときラッチ回路２１Ａの出力信号が高レベル
になると検出制御信号５ＣＡＮの高レベルを保持する制
御信号発生回路ＳＰ１と、割込み要求検出信号ＲＱＩ〜
ＲＱ４のうちの複数が同時にアクティブレベルとなった
ときにハードウェアによりこれらの優先順位を決定しベ
クタＲＯＭアドレスＲＡＩ〜ＲＡ４のうちの１つを選択
する割込み要求決定回路４と、選択されたベクタＲＯＭ
アドレス（ＲＡＩ〜ＲＡ４）によりベクタテーブルアド
レスをデータバス６へ出力するベクタＲＯＭ５とを有す
る構成となっている。

次に、この実施例の動作について説明する。

第２図（ａ）、　（ｂ）はそれぞれこの実施例の動作を
説明するための各部信号のタイミング図である。

割込み要求フラグＩＦ、割込みマスクフラグＭＫ及びプ
ライオリティフラグＰＲは従来例と同じ機能を持ってい
る。

これらの割込み要求フラグＩＦ、割込みマスクフラグＭ
Ｋ及びプライオリティフラグＰＲと検出制御信号５ＣＡ
Ｎとを入力とする論理回路１１は、制御信号５ＣＡＮが
低レベルの“Ｏｎである場合には、マスク解除の割込み
の発生によってプライオリティフラグＰＲとは無関係に
割込み要求検出信号ＲＱｉ　　（ｉ＝１〜４）が“１”
となる。

検出制御信号５ＣＡＮが高レベルの“ｌ”である場合は
、高優先度指定（“０″）のマスク解除の割込み発生に
よって割込み要求検出信号ＲＱｉが“１″になる。すな
わち、検出制御信号５ＣＡＮを“Ｏ”あるいは“１″に
操作することによって優先度に無関係なマスク解除の割
込みの発生と、高優先度指定（“０″）されたマスク解
除の割込みの発生とを知ることができる。

ＩＳＰが“１″、すなわち低優先度の割込みプログラム
のサービス中である場合を考える。

この場合は第２図（ａ）に対応している。

期間Ｔ１は高優先度指定されたマスク解除の割込みが発
生しておらず、低優先度指定されたマスク解除の割込み
のみが発生した時のタイミング図である。

期間Ｔ１において、検出制御信号５ＣＡＮが“０″であ
るときは、マスク解除の割込みにより対応する割込み要
求検出信号ＲＱｉが“１″となり、その論理和をとった
ＯＲゲートＧ１の出力が“１″となって割込み優先順位
ステータス信号ＩＳＰも今の場合“１”であるので、ラ
ッチ回路２１Ｂはサンプリング信号ＳＰＩに同期してマ
スク解除の割込みが発生していたということを記憶する
。

そして、制御信号５ＣＡＮ信号が“１″となると、Ｏ’
ＲゲートＧ１の出力には低位の優先度指定の割込みは反
映されないので今の場合“０″となり、ラッチ回路２１
Ａはサンプリング信号ＳＰＯに同期して、ＯＲゲートＧ
１の出力“０”すなわち、高位の優先度指定の割込みが
発生していないということを記憶する。

この場合、ラッチ回路２１Ａ、２１Ｂの出力信号の論理
和出力である割込み起動信号ＩＮＴＲＱが“１′″とな
りＣＰＵに対し、現在実行中の割込みプログラムの優先
度と同等以上の優先度の割込みが発生したことを知らせ
る。

また、期間Ｔ２は高優先度指定されたマスク解除の割込
みが発生している時のタイミング図（低位の優先度の割
込みも発生していてもかまわない）である。

割込み優先順位ステータス信号ＩＳＰが“１”である場
合を考えているので検出制御信号ＳＣＡＭが“０”のと
きマスク解除の割込みが発生していればラッチ回路２１
Ｂはサンプリング信号ＳＰＩに同期して“１”を記憶す
る。

更に検出制御信号ＳＣＡＭが“１”のときは高優先度指
定のマスク解除の割込みが発生しているのでラッチ回路
２１Ａはサンプリング信号ＳＰＯに同期して“ｌ”を記
憶する。

従って、この場合も割込み起動信号ＩＮＴＲＱが発生さ
れる。ただ期間Ｔ２の場合は、高位の優先度の割込みの
みを有効とする為、ラッチ回路２１Ａの出力で、検出制
御信号５ＣＡＮが立ち下がる事を禁止する。

次に、現在実行中の割込みプログラムの割込み優先順位
ステータス信号ＩＳＰが“０″、すなわち高位の優先度
である場・合を考える。

第２図（ｂ）の期間Ｔ、は、低優先度指定のマスク解除
の割込みのみが発生している場合のタイミング図で、検
出制御信号５ＣＡＮが“０″のときは割込み優先順位ス
テータス信号ＩＳＰが“Ｏ”である為、ラッチ回路２１
Ｂは“ＯＮのままであり、また、検出制御信号５ＣＡＮ
が“１″のときには、高優先度指定のマスク解除の割込
みが発生していないのでラッチ回路２１Ａは“Ｏ”のま
まで、結局この場合はＣＰＵに対し割込み起動信号ＩＮ
ＴＲＱは発生されない。

期間Ｔ４は高優先度指定のマスク解除の割込みが発生し
た場合（低優先度のマスク解除の割込みも発生していて
もかまわない）のタイミング図である。

検出制御信号５ＣＡＮが“１”のときは、割込み優先順
位ステータス信号ＩＳＰは“Ｏ”であるので、ラッチ回
路２１Ｂは“０”のままであるが、検出制御信号５ＣＡ
Ｎが“ｌ”のときのＯＲゲートＧ、の出力は高優先度指
定のマスク解除の割込みが発生しているので“１″とな
り、ＯＲゲートＧ１の出力を“ｌ”をサンプリング信号
ＳＰＯに同期してラッチ回路２Ｌが記憶する。

その結果、ＣＰＵへの割込み起動信号ＩＮＴＲＱが発生
される。この期間Ｔ４の場合も期間Ｔ２の場合と同様、
高優先度指定のマスク解除割込みにより割込み起動信号
ＩＮＴＲＱを発生させたので、検出制御信号ＳＣＡＭが
“０”へ立ち下がるのを禁止して高優先度のマスク解除
の割込みのみで割込み要求検出信号ＲＱｉが有効となる
様にする。

割込み起動信号ＩＮＴＲＱが発生されても割込み要求検
出信号ＲＱｉは複数個″ｌ”である可能性がある為、割
込み要求決定回路４において複数の有効な割込み要求検
出信号ＲＱｉの中から最も順位の高いものだけを選択し
、ベクタＲＯＭ５のベクタＲＯＭアドレスＲＡｉが決定
される。

ベクタＲＯＭアドレスの決定及び割込み起動信号ＩＮＴ
ＲＱの発生以降の動作は従来例の場合と同様である。

第３図に論理回路１１の具体例を示す。

この回路は、割込み要求フラグＩＦの出力信号を反転す
るインバータＩ１１と、プライオリティフラグＰＲの出
力信号と検出制御信号５ＣＡＮとの論理積をとるＡＮＤ
ゲートＧ１１と、このＡＮＤゲー）Ｇ＋＋の出力信号と
インバータＩ１１の出力信号と割込みマスクフラグＩＦ
の出力信号との否定論理和をとるＮＯＲゲー）Ｇ１２と
を備えた構成となっている。

〔発明の効果〕

以上説明したように本発明は、高優先度指定のマスク解
除の割込みを検出して低優先度指定のマスク解除の割込
みを禁止する優先順位制御と、現在ＣＰＵが実行中であ
る割込みプログラムの優先度よりも低優先度のマスク解
除の割込みを禁止する多重割込み制御とを、検出制御信
号のレベルにより時分割操作する構成とすることにより
、それぞれ１つの論理回路と共通の割込み起動制御回路
とにより行なうことができるので、ハードウェアを縮減
することができ、結果として割込み制御回路をＬＳＩチ
ップ上に実現する場合より少ない面積で割込み制御機能
を実現が可能となり、チップコストを低減することがで
きる効果がある。

４、

【図面の簡単な説明】 第１図は本発明の一実施例を示すブロック図、第２図（
ａ）、　（ｂ）はそれぞれ第１図に示された実施例の動
作を説明するための各部信号のタイミング図、第３図は
第１図に示された実施例の割込み要求検出回路の論理回
路の具体例を示す回路図、第４図は従来の割込み制御回
路の一例を示すブロック図である。 Ｌ−Ｌ、ｌａ”−１ｄ・・・・・・割込み要求検出回路
、２・・・・・・割込み起動制御回路、３・・・・・・
制御信号発生回路、４，４Ａ・・・・・・割込み要求決
定回路、５・・・・・・ベクタＲＯＭ、６・・・・・・
データバス、７゜８・・・・・・ＯＲゲート、１１・・
・・・・論理回路、１２・・・・・・トライステートバ
ッファ、１３．１４・・・・・・論理回路、２１Ａ、２
１１・・・・・ラッチ回路、Ｇ１・・・・・・ＯＲゲー
）、　Ｇ２・・・・・・ＡＮＤゲート、Ｇ、・・・・・
・ＯＲゲート、Ｇ１１・・・・・・ＡＮＤゲート、Ｇ１
□・・・・・・ＮＯＲゲー）、Ｉ、、・・・・・・イン
バータ、ＩＦ・・・・・・割込み要求フラグ、ＭＫ・・
・・・・割込みマスクフラグ、ＰＲ・・・・・・プライ
オリティフラグ。

Claims (2)

【特許請求の範囲】
1. （１）対応する割込み要求があるとセットされる割込み
   要求フラグと、前記割込み要求をマスクするか否かを設
   定する割込みマスクフラグと、前記割込み要求の優先度
   の高低を設定するプラィオリティフラグと、これら割込
   み要求フラグ、割込みマスクフラグ及びプライオリティ
   フラグの出力信号を入力し検出制御信号が第１のレベル
   のときにマスクなしの割込み要求があるときには前記割
   込み要求の優先度に関係なくアクティブレベルとなり、
   前記検出制御信号が第２のレベルのときに高い優先度の
   マスクなしの割込み要求があるときアクティブレベルと
   なる割込み要求検出信号を出力する論理回路とをそれぞ
   れ備えた複数の割込み要求検出回路と、前記全割込み要
   求検出信号の論理和をとる第１の論理ゲート、前記検出
   制御信号が第２のレベルのとき前記第１の論理ゲートの
   出力信号をラッチする第１のラッチ回路、前記検出制御
   信号が第１のレベルのときに実行中の割込みプログラム
   が低優先度ならば前記第１の論理ゲートの出力信号をラ
   ッチする第２のラッチ回路、及びこれら第１及び第２の
   ラッチ回路の出力信号の論理和をとり割込み起動信号と
   して出力する第２の論理ゲートを備えた割込み起動制御
   回路と、所定のタイミングで第１及び第２のレベルとな
   る前記検出制御信号を発生すると共に各部動作を制御す
   る制御信号発生回路とを有することを特徴とする割込み
   制御回路。
2. （２）割込み要求検出回路の論理回路が、割込み要求フ
   ラグの出力信号を反転するインバータと、プラィオリテ
   ィフラグの出力信号と検出制御信号との論理積をとるＡ
   ＮＤゲートと、このＡＮＤゲートの出力信号と前記イン
   バータの出力信号と割込みマスクフラグの出力信号との
   否定論理和をとるＮＯＲゲートとを備えて構成された請
   求項（１）記載の割込み制御回路。