DE2539948A1

DE2539948A1 - Daten-zwischenspeicher und verstaerker hoher geschwindigkeit

Info

Publication number: DE2539948A1
Application number: DE19752539948
Authority: DE
Inventors: Richard B Rubinstein
Original assignee: Arris Technology Inc
Current assignee: Arris Technology Inc
Priority date: 1974-09-13
Filing date: 1975-09-09
Publication date: 1976-04-01
Also published as: JPS5153431A; US3925689A; JPS5846731B2

Description

Anmelder: General Instrument Corporation, 225 Allwood Road, Clifton, New Jersey 07012, V. St. A.

Daten-Zwischenspeicher und Verstärker hoher Geschwindigkeit.

Die Erfindung betrifft einen Daten-Zwischenspeicher und Verstärker hoher Geschwindigkeit für Digitalcomputer. Genauer gesagt betrifft die Erfindung bevorzugt einen TTL-compatiblen Eingangs-Zwischenspeicher hoher Geschwindigkeit für die zentrale Verarbeitungseinheit eines Computers.

Wie es in der Digital-Computertechnik wohl bekannt ist, ist es häufig notwendig, Datensignale kleiner Signalpegel zwischenzuspeichern und zu verstärken, bevor sie zur zentralen Verarbeitungseinheit des Computers geleitet werden.

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Um die umfassende Verarbeitung des Computers nicht unzulässig zu verlangsamen, muß jede Speicher- und Verstärkeroperation mit extrem hoher Geschwindigkeit stattfinden, weshalb bisher der Gebrauch von einfachen MOS-Inverterstufen notwendig war. Derartige MOS-Elemente sind jedoch physikalisch zu unhandlich und verbrauchen zuviel Energie. Es ist deshalb tatsächlich unmöglich, sie auf einem LSI-integrierten Schaltkreis-chip zu integrieren.

Der Erfindung liegt deshalb die Aufgabe zugrunde, einen Daten-Zwischenspeicher und Verstärker der eingangs genannten Gattung zu schaffen, der mit extrem hoher Geschwindigkeit arbeitet und der auf einem LSI-Baustein integriert werden kann, wobei dazu existierende Herstellungstechniken verwendet werden.

Die Lösung dieser Aufgabe besteht erfindungsgemäß in einem ersten und einem zweiten Transistor, die in Serie miteinander verbunden sind, wobei das zu verstärkende Datensignal mit der Source-Elektrode des ersten Transistors verbunden ist, einem ersten Inverter, der zwischen der Drain-Elektrode des ersten Transistors und der Source-Elektrode des zweiten Transistors angeordnet ist, eine Eingangsschaltung, bestehend aus einer SpannungszufUhrung VDD und einem Transistor, wobei die Eingangsschaltung mit dem Eingang des ersten Inverters verbunden ist und zur Zuführung eines externen Taktimpulses zum Eingang des ersten Inverters dient, um diesen vorzuladen, eine Eingangskontrolleitung, die mit der Gate-Elektrode des ersten und zweiten Transistors verbunden ist, um einen externen Kontrollimpuls zuzuführen, wobei dieser Kontrollimpuls von entgegengesetzter Phase des Taktimpulses ist und den ersten und zweiten Transistor leitfähig macht, einen dritten und einen vierten Transistor, die in Serie zwischen einer Spannungszuführung und Masse verbunden sind, eine Ausgangsleitung des Zwischenspeichers, die mit der Verbindung der Drain-Elektrode des dritten Transistors und der Source-Elektrode des vierten Transistors verbunden ist und einen

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zweiten Inverter, der zwischen der Drain-Elektrode des zweiten Transistors und der Gate-Elektrode des dritten Transistors angeordnet ist, wobei die Gate-Elektrode des vierten Transistors mit dem Eingang des zweiten Inverters verbunden ist.

In weiterer, erfindungsgemäßer Ausgestaltung enthält der Zwischenspeicher einen Metall-Oxyd-Kondensator, der zwischen dem Eingang des zweiten Inverters und Masse geschaltet ist, um ein Überschwingen in positiver oder negativer Richtung des Pulses an dieser Stelle zu verhindern.

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Die Erfindung ist anschließend anhand von Zeichnungen weiter erläutert, die bevorzugte AusfUhrungsbeispiele darstellen. Dabei zeigt:

Fig. 1 eine vereinfachte schematische Zeichnung eines

Zwischenspeichers gemäß der Erfindung; Fig. 2 eine schematische Darstellung des in Fig. 1 gezeigten Zwischenspeichers mit erheblich mehr

Schaltkreisdetails;
Fig. 3 verschiedene Wellenformen, die in der Schaltung

gemäß Fig. 2 vorhanden sind; und Fig. 4 die Peripher-Geräte des in Fig. 2 gezeigten Zwischenspeichers.

Wie in Fig. 1 gezeigt ist, empfängt der erfindungsgemäße Daten-Eingangs-Zwischenspeicher 10 Dateneingangssignale über eine Leitung 11 und, nach Erhalt eines Kontrollsignals auf der Leitung 12, blendet die verstärkten Signale in das zentrale Verarbeitungsgerät des Computers über die Leitung 13 ein.

Die Dateneingangssignale haben TTL-Pegel, d. h. 2,4 Volt oder weniger, wohingegen die Ausgangssignale sich ungefähr auf dem Potential der Spannungsversorgung VBB befinden, das sind 15 Volt oder weniger.

Fig. 2 zeigt den Schaltkreis von Fig. 1 im größeren Detail. Es ist hervorzuheben, daß der Zwischenspeicher 10 eine Vielzahl von miteinander verbundenen FET-Transistoren, Inverter und Kondensatoren enthält, jedoch keine Widerstände. Aufgrund dessen ist der Zwischenspeicher zur LSI-Herstellung geeignet.

Wie in den Fig. Ja und Jb gezeigt ist, erzeugt eine nicht gezeigte externe Zeitgeberschaltung Taktimpulse ^₁ und jzL

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von entgegengesetzter Phase. Wie es später genauer erklärt werden wird, werden die Taktimpulse dazu benützt, um eine Serie von weiteren Zeitimpulsen TS-I bis TS-4 (Fig. 3c bis Fig. j5f) zu erzeugen, wobei nur ein Zeitimpuls davon, nämlich TS-3, für diese Erfindung bedeutend ist.

Der Taktimpuls ^₂ wird zur Steuerelektrode (Gate) des FET-Transistors Q, geführt, wodurch Q-, leitend wird und der Knotenpunkt "A" auf positive Spannung VDD, die Versorgungsspannung des Schaltkreises, gelegt wird. Das Aufladen des Knotenpunktes "A" ist in Fig. 3, Wellenform Q gezeigt.

Ein Transistor Q₂ ist, wie gezeigt, in Serie mit einem Inverter 16 und einem Transistor Q, verbunden. Die Steuerelektroden der Transistoren Q₂ und Q, sind miteinander verbunden und zum Last-Eingangskontrollsignal auf der Leitung 12 geführt. Der Dateneingang auf Leitung 11 ist mit der Source-Elektrode des Transistors Q₂ verbunden. Der in Time-Slot TS-3 auftretende Taktimpuls macht die Transistoren Q₂ und Q₅ leitend. Wenn nun ein positives Durchgangssignal auf der Leitung 11 während des Impulses TS-3 vorhanden ist, wie in Fig. Jp gezeigt ist, dann läßt der Transistor Q₂ dieses positive Durchgangssignal zum Schaltknoten "A" passieren, wobei augenblicklich die Spannung im Punkte "A" auf das Potential des Dateneingangsimpulses 2,4 V (Fig. 3Q) absinkt, weil der Punkt ¹¹A" vorgeladen ist.

Aufgrund des Inverters 16 sinkt die Spannung am Knotenpunkt "B" während des Impulses TS-2 (Fig. 3R) auf Masse Potential. Weil der Transistor Q^ leitend ist, neigt die Spannung am Knotenpunkt "C" dazu, der Spannung am Knotenpunkt "B^M zu folgen, wodurch während des Impulses TS-3 die Spannung am Knoten "C" gegen Masse geht (Fig. 3s).

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Der Knotenpunkt ¹¹C" ist über einen Inverter IJ mit der Steuerelektrode eines Transistors Q₂ verbunden, der in Serie mit einem Transistor QL zwischen VDD und Masse verbunden ist. Der Datenausgang auf einer Leitung IJ ist mit der Verbindung von Q₂, und Q₁- verbunden.

Wegen der Miller-RUckwirkungskapazitat Cs zwischen dem Source und dem Gate von Q,- und der überdeckten Kapazität von Q,-(und ähnlichen Kapazitäten in den Invertern 16 und 17) hat der Knotenpunkt "C" die Tendenz, wieder positiv zu werden, was durch die gestrichelte Linie in Fig. JS gezeigt ist. Diese Tendenz kann jedoch durch eine Metall-Oxyd-Kapazität Cx vermieden werden, die zwischen dem Knotenpunkt ¹¹C" und Masse geschaltet ist.

Weil der Inverter 17 das Potential des Knotens "C" umglcehrt, wird der Knoten "D" positiv während des Impulses TS-j5 und der Knoten "E", der mit der Ausgangs leitung 15 verbunden ist, folgt diesem Potentialanstieg. Auf diese Weise wird ein positives TTL-Eingangssignal auf der Leitung 11 durch den Impuls CTS-J (während des Time-Slot TS-J) auf der Leitung 12 eingeblendet und erscheint sehr schnell in verstärkter Form auf der Leitung 13 (Fig. 3u).

Natürlich ist der Schaltkreis in Fig. 2 auch ein Zwischenspeicher, der den Eingangsimpuls auf der Leitung 11 speichert, bis der Einblendimpuls CTS-J ankommt.

Die Arbeitsweise des Schaltkreises, wenn der Eingangs impuls gegen Masse geht (Fig. Ja), ist gänzlich analog und wird deshalb nicht im Detail beschrieben. Es genügt zu sagen, daß der Knotenpunkt "A" augenblicklich auf Masse Potential (Fig. Ji) absinkt, wodurch die Spannung an den Knoten ¹¹B" und "C" ansteigt

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(Pig. 5j und 5 k) und die Spannung an den Knoten "Β" und "E" auf Masse Potential abfällt. Es sei wiederum hervorgehoben, daß die Tendenz der Spannung am Knoten "C" auf Masse Potential abzufallen (gestrichelte Linie in Pig. 3k) durch die Kapazität Cx überwunden wird.

Fig. 4 verdeutlicht die Arbeitsumgebung des Zwischenspeicher-Verstärkers von Fig. 2. Wie dargestellt, trägt ein LSI-CPU-chip 20 einen Befehls-Register-Verstärker 21, der eine Vielzahl von Zwischenspeicher-Verstärkern 10, bis 10 gemäß vorliegender Erfindung enthält, wobei jeder Zwischenpeicher-Verstärker einen TTL-compatiblen Kleinsignal-Eingang und einen Ausgang für das verstärkte Signal aufweist. Die Signalausgänge der verstärkten Signale sind z. B. mit einem Unter-Decodier-ROM-Speicher 22 oder mit einem Verzweigung(-ROM)-Speicher oder mit irgendeiner anderen gewünschten Verteilung verbunden.

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Claims

Patentansprüche

Datenzwischenspeicher und Verstärker hoher Geschwindigkeit, gekennzeichnet durch einen ersten (Qp) und einen zweiten (Q^) Transistor, die in Serie miteinander verbunden sind, wobei das zu verstärkende Datensignal zur Source-Elektrode des ersten Transistors geführt ist,

einen ersten Inverter (16), der zwischen der Drain-Elektrode des ersten Transistors und der Source-Elektrode des zweiten Transistors angeordnet ist,

eine Eingangsschaltung zur Zuführung der Spannungsversorgung VDD und des Taktimpulses gL, bestehend aus einem Transistor Q₁, der mit dem Eingang des ersten Inverters (16) verbunden ist zum Zuführen des ersten Taktimpulses ^₂ aus einer externen Quelle zum Eingang des ersten Inverters (16), um diesen vorzuladen,

eine Kontrolleitung (12), die mit der Gate-Elektrode des ersten und des zweiten Transistors verbunden ist zur Zuführung eines externen Kontrollimpulses (CTS-J5)* wobei dieser Impuls die entgegengesetzte Phase des Taktimpulses besitzt und den ersten und zweiten Transistor leitfähig macht,

einen dritten (Qj.) und vierten (Q₁-) Transistor, die in Serie zwischen einer Spannungsversorgung und Masse verbunden sind, wobei die Ausgangsleitung (15) des Zwischenspeichers mit der Verbindung der Drain-Elektrode des dritten Transistors und der Source-Elektrode des vierten Transistors verbunden ist und einen zweiten Inverter (17)* der zwischen der Drain-Elektrode des zweiten Transistors und der Gate-Elektrode des dritten Transistors liegt, wobei die Gate-Elektrode des vierten Transistors mit dem Eingang des zweiten Verstärkers (17) verbunden ist.

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2. Datenzwischenspeicher und Verstärker nach Anspruch 1, dadurch gekennzeichnet, daß zwischen dem Eingang des zweiten Inverters (17) und Masse ein Metall-Oxyd-Kondensator (Cx) geschaltet ist, um ein Uberschwingen in positiver oder negativer Richtung des Impulses zu verhindern.

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