DE2946633A1

DE2946633A1 - Speichervorrichtung mit hochgeschwindigkeits-speicherzellenwaehleinrichtung

Info

Publication number: DE2946633A1
Application number: DE19792946633
Authority: DE
Inventors: Koutsu Chiba; Ryoichi Hori; Kiyoo Itoh; Yoshiki Kawajiri; Hirotoshi Tanaka
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1978-11-20
Filing date: 1979-11-19
Publication date: 1980-06-04
Also published as: JPS5575899U; US4316265A; DE2946633C2

Description

Speichervorrichtung mit Hochgeschwindigkeits-Speieherzellenwähle inri chtung

Die Erfindung betrifft eine Speichervorrichtung mit einer verbesserten Anordnung der Speicherzellen, wobei eine verbesserte Decodierschaltung vorgesehen ist_; und insbesondere eine solche Speichervorrichtung, die N-MOS-Transistören(MOSTs) verwendet.

Hin herkömmlicher Halbleiterspeicher, der N-MOSTs verwendet (vorgleiche "Digest of 1977 IEEE international Solid-State Circuit Conference"S.I2/I3)ι enthält zwei geteilte Speicheranordnungen, einen dazwischen angeordneten Zeilendecodierer und einen Spaltendecodierer für jede Speicheranordnung. Erste und zweite interne Adressignale von einem gemeinsamen Adresspuffer werden zeitsequentiell den Zeilen- und Spaltendecodierern zugeführt. Der Zeilendecodierer ist mit dem Adresspuffer über einen signaltrennenden MOST verbunden, der gesperrt bzw. durchgeschaltet wird, wenn die ersten und zweiten internen Adresssignale dem Zeilendecodierern zugeführt werden. Wenn ein erstes externes Adressignal dem Adresspuffer zugeführt wird, gibt das erste interne Adressignal entsprechend dem ersten externen Adrossignal die Spaltendecodierer frei. Zu diesem Zeitpunkt

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wird der erwähnte signaltrennende MOST in den Sperrzustand gebracht, weshalb das erste interne Adressignal dem Zeilendecodierer nicht zugeführt wird. Wenn der Adresspuffer anschließend mit einem zweiten externen Adressignal versorgt wird, wird «las zweite interne Adressignal von dem Adresspuffer abgegeben. Zu diesem Zeitpunkt ist der signalabtrennende MOST in den Durchschaltzustand versetzt, weshalb die Zeilen- und Spaltendecodierer durch das zweite interne Adressignal freigegeben sind. Zur Speicherung der Information oder des Inhalts des ersten Adressignals in den Spaltendecodierern sind weitere signaltrennende MOSTs an den Ausgangsseiten der Spaltendecodierer vorgesehen, wobei diese signaltrennenden MOSTs gesperrt werden nachdem jeder Spaltendecodierer durch das erste interne Adressignal freigegeben worden ist. Daher gibt der Spaltendecodierer die erste Adressignal-Information und der Zeilendecodierer die zweite Adressignal-Information ab.

Diese übliche Speichervorrichtung mit einem solchen Aufbau ist jedoch nicht vorzuziehen unter dem Gesichtspunkt eines Hochgcschwindigkeitsbetriebes, da die Zeilen- und Spaltendecodierer beide durch das zweite interne Adressignal freigegeben werden, wodurch die Ladekapazität des Adresspuffers erhöht wird.

Weiter ist in einem Fall, bei dem (vergleiche US-PS ^lk Okk 3^;l0) Spaltenleitungen aus Polysilicium bestehen und feingemustert sind zur Auswahl einer großen Anzahl von Speicherzellen der Widerstand jeder Spaltenleitung hoch. Zur Verringerung der Ausbreitungsgeschwindigkeit des Signals längs der SpaltenleL-tung ist es erwünscht, die Anzahl der Speicheranordnungen zu erhöhen. Jedoch müssen mit zunehmender Anzahl von Speicheranordnungen Spaltendecodierer an einer entsprechend großen Anzahl von Stellen vorgesehen werden. Wenn die in der vorstehenden Druckschrift erläuterte Technik vollkommen verwendet wird, ist eine neue Verdrahtung erforderlich, um das Ausgangssignal eines Adresspuffers einer solchen großen Anzahl von Spaltendecodierern zuzuführen, wodurch der Integrationsgrad der Speichervorrichtung verringert wird.

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Es ist Aufgabe der Erfindung, unter Überwindung der Probleme der herkömmlichen Speichervorrichtung,eine Speichervorrichtung anzugeben, mit der ein Hochgeschwindigkeitsbetrieb möglich ist.

Dabei soll die Speichervorrichtung mit hohem Integrationsgrad herstellbar sein.

Zu diesem Zweck sind in einer Speichervorrichtung gemäß der Erfindung ein Zeilendecodierer und ein Spaltendecodierer mit οiηem Adresspuffer über eine gemeinsame Adressignalleitung verbunden, wobei der Spaltendecodierer mit der gemeinsamen Adressleitung über Schalteinrichtungen verbunden ist. Wenn der Adresspuffer ein erstes Adressignal abgibt, ist die Schalteinrichtung eingeschaltet (durchgeschaltet), so daß das erste Adressignal sowohl dem Zeilen- als auch dem Spaltendecodierer zugeführt wird. Der Zeilendecodierer enthält eine Einrichtung zum Abschalten oder Sperren des Zeilendecodierers, wenn das erste Adressignal dem Zeilendecodierer zugeführt ist. Der Zeilendecodierer spricht nicht auf das erste Adressignal an. Anschließend, wenn ein zweites Adressignal von dem Adresspuffer zugeführt wird, wird die Schalteinrichtung abgeschaltet (gesperrt },so daß das zweite Adressignal nicht dem Spaltendecodierer sondern nur dem Zeilendecodierer zugeführt wird. Auf diese Weise sprechen Spalten- und Zeilendecodierer auf das erste bzw. das zweite Adressignal an.

Die Erfindung gibt eine Speichervorrichtung an, bei der Zeilen- und Spaltendecodierer über eine gemeinsame Adressignalleitung mit einem Adresspuffer verbunden sind, wobei der Spaltendecodierer über eine Schalteinrichtung mit der gemeinsamen Adressignalleitung verbunden ist. Wenn der Adresspuffer ein erstes Adressignal abgibt, ist die Schalteinrichtung durchgeschaltet, so daß das erste Adressignal sowohl dem Spaltenals auch dem Zeilendecodierer zugeführt wird. Der Zeilendecodierer enthält Vorsorgemaßnahmen zur Sperrung des ZeileniloiMxl i crcrs , wenn das erste Λ<Ιι·«·μ.μ i.grinl dom Zoi I «mdocod i <τ«τ zugeführt wird. Der Zeilendecodierer spricht nicht auf das erste Adressignal an. Anschließend wird, wenn der Adresspuffer

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ein zweites Adressignal abgibt, die Schalteinrichtung gesperrt, so daß der Spaltendecodierer nicht mit dem zweiten Adressignal versorgt ist, sondern der Zeilendecodierer auf das zweite Adresssignal anspricht. Daher sprechen Spalten- und Zeilendecodierer auf erstes bzw. zweites Adressignal an.

Die Erfindung wird anhand der in der Zeichnung dargestellten Ausführungsbeispiele näher erläutert. Es zeigen

Fig. 1 schematisch eine Darstellung eines Ausführungsbeispj eis einer Speichervorrichtung gemäß der Erfindung, wobei auch deren Auslegung (layout) von oben gesehen dargestellt ist,

Fig. 2 ein ausführliches Schaltbild eines Hauptteils des Ausführungsbeispiels gemäß Fig. I₁

Fig. 3 zeitabhängig Steuersignale, die bei der Schaltung gemäß Fig. 2 verwendet werden.

Im Folgenden wird ein Ausführungsheispiel einer Speichervorrichtung gemäß der Erfindung anhand Fig. 1 näher erläutert. In Fig. 1 sind Speicheranordnungen 2A,2B,2C,2D,^Ä,2B₁2C und 2D, die jeweils mehrere Speicherzellen enthalten ,vorgesehen sowie Spaltenleitungen hA-kH und kA-kH, die jeweils aus Polysilicium bestehen,und Zeilenleitungen 6A-6Q und 6A-6Q, die jeweils aus Aluminium bestehen. Speicherstellen sind an Schnittstellen der Spaltenleitungen und Zeilenleitungen vorgesehen. Jedoch sind wie bei der Speichervorrichtung gemäß der erwähnten US-PS k Okk 3^0 nicht alle der Schnittstellen mit der Speicherzelle versehen, vielmehr ist lediglich eine von zwei Schnittstellen zwischen einem Paar von Zeilenleitungen und einer Spaltenleitung mit einer Speicherzelle versehen. Die Spaltenleitungen kA-kO, 4E-^h, 5a-?D und £e-4H* sind den Speieheranordnungen 2A und 2B, 2C und 2D, 2A und ÜB" bzw. 2C und 2Ό gemeinsam. Ein (nicht dargestellter) Vorverstärker ist zwischen einem Paar von benachbarten Zeilenleitungen vorgesehen, die mit gemeinsamen Datenleitungen 18 und 18 oder gemeinsamen Datenleitungen 19 und 19 verbunden sind. Ein Adresspuffer 10 ist zuerst mit einer Hälfte (ein erstes externes Adressignal) eines externen Adressignals versorgt, so daß eine Verriegelungsschaltung 12

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die entsprechende Hälfte (ein erstes internes Adressignal) eines internen Adressignals annimmt. Das Ausgangssignal der Verriegelungsschaltung 12 wird über eine interne Adressignalleitung 20 allen Spaltendecodierern 16a,16b,16A undl6B und Zeilendecodierern l'iA-l^D zugeführt. Jeder der Spaltendecodierer 16A,16B,16A IGE ist zwischen einem Paar von Speieheranordnungen, die benachbart zueinander in Richtung der Spaltenleitungen sind, angeordnet und jeder der Zeilendecodierer i4A-14D ist zwischen einem" Paar von Speicheranordnungen, die in Richtung der Zeilenleitungen benachbart zueinander sind, vorgesehen. Die*interne Adressignalleitung 20 enthält einen ersten Signalleitungsteil 2OA, der sich parallel zu den Spaltenleitungen erstreckt, und zweite Signalleitungsteile 2OB und 20C, die mit Punkten des ersten Signalle itungsteils 2OA verbunden sind und sich parallel zu den Zeilenleitungen erstrecken. Der erste Signalleitungsteil 2OA ist über den Zeilendecodierern 14A-14d vorgesehen und ist mit jedem Zeilendecodierer an darüberliegenden Punkten verbunden. Die Verbindungspunkte sind nicht dargestellt. Die zweiten Signalleitungsteile 20B und 2OC sind mit den Spaltendecodierern l6A, l6A und ΐβΒ,ΐβΈ über schaltende MOSTs Qc (vergleiche Fig.2) verbunden. Der zweite Signalleitungsteil 20B ist mit dem zweiten Signalleitungsteil A an einer Stelle verbunden, die weiter entfernt ist, als der Verbindungapunkt des Zeilendecodierers 1'lB und des ersten Signalleitungsteils 20A_yund näher ist _/ als der Verbindungspunkt des Zeilendecodierers 14a und des ersten Signalleitungsteils 20A bezüglich dem Adresspuffer 12. Das heißt, der zweite Signalleitungsteil 20B ist mit dem ersten Signalleitungsteil 20A an einer Stelle zwischen den obigen beiden Verbindung spunkt en verbunden. In ähnlicher Weise ist dor zweite Signalleitungsteil 20C mit dem ersten Signalleitungsteil 20A an einer Stelle verbunden, die weiter entfernt von dem Adresspuffer 12 ist, als der Verbindungspunkt des Zeilendecodierers l'lC und des ersten Signalleitungsteils 20A,und näher ist als der Verbindungspunkt des Zeilendecodierers l4C und des ersten Signalleitungsteils 2OA bezüglich dem Adresspuffer 12.

Fig. 2 zeigt ausführlich eine Schaltungsanordnung desjenigen Teils des Ausführungsbeispiels gemäß Fig.l, der die Adress-

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Verriegelungsschaltung 12,einen Teil des Spaltendecodierers 1GA bezüglich der Spaltenleitung kA und einen Teil des Zeilendecodicrers l^A bezüglich der Zeilenleitungen 6A und OB enthält. Die verbleibenden Zeilen- und Spaltendecodierer besitzen den gleichen Schaltungsaufbau wie der Zeilendecodierer ΐΛΑ bzw. der Spaltendreodierer 1(>A. Die bei diesem Ausführungsbeispiel verwendeten Transistoren sind alle N-MOSTh. Kig. 3 zeigt den Zeitverlauf der Steuersignale, die bei der Schaltungsanordnung gemäß F ig.2 verwendet sind. Unter Bezug auf Fig. 2 und 3 wird das erste externe Adressignal, das aus Signalen A - A besteht, dom Adresspuffor 10 über eine Leitung 8 zugeführt. Zu einem Zeitpunkt T. wird ein hohen Pegel einnehmendes Taktsignal φ, dem Adresspuffer 10 zugeführt, der seinerseits das erste interne Adressignal abgibt, das aus (n+1) Signalpaaren (a , ä~~) , (a.,

a~! ) , und (a , ä~~ ) besteht. Die Signale a ,a.....a besitzen

entgegengesetzten Pegel (hoch oder niedrig) zu den Signalen a ,

TT. ~. Zu diesem Zeitpunkt hat ein Vorladesignal ^_, das

der Verriegelungsschaltung 12 zugeführt ist, vom hohen Pegel zum niedrigen Pegel gewechselt. Da das Signal^- vor diesem Zeitpunkt auf hohem Pegel gehalten worden ist, ist ein Knotenpunkt 25 im Verriegelungsschaltungsteil 12A auf hohes Potential (oder V ViH;) über einen MOST Q> vor-geladen. Das Signal a.. wird dem Gate eines MOST Q₁- zugeführt. Wenn das Signal a„ auf hohem Pegel ist, nimmt der MOST Q₁- den Durchschaltzustand an, weshalb das Potential des Knotenpunkts 25 auf den niedrigen Pegel geändert wird. Als Folge davon wird ein MOST Q gesperrt. Da das Signal a„, das den hohen Pegel annimmt, auch dem Gate eines MOST Q. zugeführt wird, wird ein internes Adressignal a ', dart den hohen Pegel einnimmt von der Source des MOST Q· der Leitung 20 zugeführt. Andererseits sind, wenn das Singal a_ auf dem niedrigen Pegel ist, die MOSTs Q. und Q beide im Sperrzustand₁ weshalb das Potential des Knotenpunkts 25 auf dem hohen Pegel gehalten wird. Als Ergebnis ist das interne Adressignal a 'auf den niedrigen Pegel gebracht. Daher nimmt das Signal a · den hohen oder niedrigen Pegel abhängig von dem hohen oder niedrigen Pegel des Signals a_Q an. Die restlichen MOSTs "qT, Q_; Q und Qg in dem Verriegelungsschaltungsteil 12A führen den

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gleichen Betrieb wie die MOSTs QqiQ/iiQc und Q/- durch zum Umsetzen eines Signals a„ in ein entsprechendes Signal a_'. In ähnlicher Weise gibt die Verriegelungsschaltung 12 Signals

a₁ ' , a ' .... a ' und a ' entsprechenden Signalen a. , a.

a und a ab. Die Verriegelungsschaltung 12 ist aus den weiter unten erläuterten Gründen vorgesehen. Die Signale a.. ' » a.. ' ··.. a ' und a ' auf der Leitung 20 sind alle auf niedrigem Pegel gehalten vor dem Zeitpunkt T₁. Die interne Adressignalleitung 20 besteht aus Aluminium.

Der Betrieb des Spaltendecodierers l6A wird im Folgenden anhand eines Beispiels erläutert. Vor dem Zeitpunkt T₁, da ein Vorladungs-Signal ^„ auf dem hohen Pegel gehalten ist, ist das Gate

eines MOST Q_VA auf hohes Potential über die MOSTs Q_vr, und Q_v„ AA AB At

vorgeladen, so daß der MOST Q„. im Durchschaltzustand ist. Die Signale auf der Leitung 20, die auf dem niedrigen Pegel gehalten sind, werden den entsprechenden Gates der MOSTs Q_v^, Q_v.,

AU Al

und Q„ zugeführt, weshalb diese MOSTs in den Sperrzustand gebracht sind. Die Sources der MOSTs Q_vo - Q_v sind gemeinsam

au An

miteinander verbunden, wobei auch deren Drains ebenfalls gemeinsam verbunden sind. Der MOST Q_vri ist stets im Durchschalt-

AB

zustand gehalten. Da ein Signal^-, das der Drain des MOST Q„. zugeführt wird, auf niedrigem Pegel gehalten ist, ist die Spaltenleitung kA auf niedrigen Pegel gebracht. Zum Zeitpunkt T₁ geht das Signal ^„ zum niedrigen Pegel über, weshalb der MOST Q den Sperrzustand einnimmt. Die Verriegelungsschaltung 12

gibt «lie Signale a_Q', a„' , a ' und a ' ab, von denen die

eine Hälfte den hohen Pegel und die verbleibenden Signale den niedrigen Pegel einnehmen. Die Signale a_', a.', a ' werden über die MOSTs Q _ den jeweiligen MOSTs Q_vri - Q_v zugeführt.

\s AU An

Wenn alle diese Signale a ' - a ■ den niedrigen Pegel einnehmen, sind alle MOSTs Q„_o - Q^ in dem Sperrzustand gehalten und ist das Gate des MOST Q-. auf hohem Potential gehalten. Zu einem Zeitpunkt T_ wird der Pegel des Signals ψ- hoch, so daß ein Signal hohen Pegels der Spaltenleitung kA zugeführt wird. Das heißt, die Spaltenleitung kA ist gewählt. Wenn zumindest eines der Signale a₀' - a ' den hohen Pegel einnimmt,

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ist zumindest einer der MOSTs Q_vri- Q_v durchgeschaltet, so daß

JCO JCn

das Gate des MOST Q_v auf niedriges Potential entladen wird.

JwV

Folglich wird die Spaltenleitung ^tA auf den niedrigen Pegel gehalten. Daher ist die Spaltenleitung ^A gewählt bzw. nicht gewählt, abhängig von den Pegeln der Signale a ' - a '. Wenn die Spaltenleitung 'iA den gewählten Zustand einnimmt, wird ο in in einer Speicherzelle MC gespeichertes Signal auf der Datenleitung (oder Zeilenleitung) 6A ausgelesen. Eine weitere Spaltenleitung 4C kann in ähnlicher Weise gewählt werden, so daß die Inhalte einer Pseudozelle DMC (dummy cell) auf der Datenleitung( oder Zeilenleitung) OB ausgelesen werden, die der Datenleitung 6A benachbart ist. ie auf den Datenleitungen (>A und 6b ausgelesenen Signale werden in differentieller Weise mittels eines (nicht dargestellten) Vorverstärkers verstärkt. Zu einem Zeitpunkt T wird das Signal φ. auf den niedrigen Pegel gebracht, so daß jeder MOST Q _ gesperrt wird zur Abtrennung des Spaltendecodierers 16 von der Leitung 20. Als Ergebnis ist das erste interne Adressignal, das durch jeden MOST Q zugeführt worden ist, in dem Gate jedes der MOSTs Q„ Q gespeichert und führt der Spaltendecodierer l6A einen De-

codierbetrieb auf die Grundlage des gespeicherten Adressignals durch. Daher bleibt das Potential auf der Spaltenleitung 'lA unverändert.

Während der obigen Betriebsperiode des Spaltendecodiers K)A von T. - T. ist der Zeilendecodierer ΐΛΑ gesperrt oder in einen Nichtbetriebszustand gebracht. Im Einzelnen nimmt, da ein Signal ^p, das dem Gate eines MOST Q zugeführt ist, auf dem niedrigen Pegel gehalten ist, der MOST Q_rA den Sperrzustand ein. Folglich sind MOSTs Q_Y - Q ,die gemeinsam miteinander verbundene Sources und gemeinsam miteinander Drains haben, stets in den Sperrzustand gebracht, unabhängig von den Pegeln der Signale a ' - a ', die den Gates der MOST Q - Q zugeführt sind. Daher steuert der MOST 0_. den Sperrzustand des Zeilendecodierers IAA in Zusammenwirken mit einem MOST Q für das Vorladen. Andererseits sind, da ein Signal φ. auf den hohen Pegel vor dem Zeitpunkt T₀ gebracht ist, die Gates der MOSTs Q„„ und Q_VT, auf das hohe Potential (oder V Volt)

I £j If

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vorgeladen über MOSTs Q_Yr j Q_Y. und Q_Yr· In dieser Periode sind, da die Signale φη und φ , die den Drains der MOSTs 0__γρ bzw. Q_VT, zugeführt sind, den hohen Pegel einnehmen, die Zeilenleitungen 6A,6A,6B und 6B von den gemeinsamen Datenleitungen 18,18 19 bzw. 19 isoliert bzw. getrennt. Zu dem Zeitpunkt T₂, zu dem jeder Spaltendecodierer, wie beispielsweise der Spaltendecodierer I6A, seinen Betrieb beendet hat, ist das Signal^, auf den niedrigen Pegel geändert, so daß die MOSTs Q_v„ und Q_Yr) gesperrt sind.

Dann wird zu einem Zeitpunkt T das Signalφ^ zum hohen Pegel geändert, so daß der MOST Q„. durchgeschaltet wird zur Entladung des Knotenpunkts 25 auf Massepotential. Daher ist der Zoilendecodierer 1^A betriebsbereit oder bereit für seinen Freigabezustand.

Die Signale ^-,^£ werden einmal in den hohen bzw. den niedrigen Pegel gebracht nach dem Zeitpunkt T. und dann in den niedrigen bzw. hohen Pegel zurückgebracht zu einem Zeitpunkt T,.

Ein zweites externes Adressignal wird über die Leitung 8 dem Adresspuffer 10 in einer Periode von den Zeitpunkten T. - T,-zugeführt und der Adresspuffer 10 gibt zu dem Zeitpunkt T,-ein zweites internes Adressignal entsprechend dem zweiten externen Adressignal ab. Anschließend wird das zweite interne Adressignal von der Verriegelungsschaltung 12 der Leitung 20 zugeführt. In dem Zeilendecodierer l4A werden die Signale a_', a.', .... a ' auf der Leitung 20 jeweils den Gates der MOSTs Q__Y-, Q_Y2> ···· bzw. Q_Y zugeführt. Wenn alle diese Signale den niedrigen Pegel einnehmen, sind die Gates der MOSTs Q_VT, und

It

Q_Y„ auf den hohen Pegel gebracht.

Als nächstes geht das Signalen auf den hohen Pegel zu einem Zeitpunkt T_ über. Folglich werden die MOSTs 0__γρ und oTT durchgeschaltet, so daß die Datenleitungen 6A und 6b jeweils mit den gemeinsamen Datenleitungen l8 bzw. l8 verbunden sind. Zu diesem Zeitpunkt nimmt das Signal^- den niedrigen Pegel ein. Deshalb sind die MOSTs Q_v„ und Q in den Sperr zustand ge-

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bracht und sind die Datenleitungen 6A und 6B weiter von den gemeinsamen Datenleitungen 19 und 19 getrennt. Andererseits sind, für den Fall daß das Signalen den niedrigen Zustand und das Signal φ den hohen Zustand einnimmt, die DatenleitungenoA und OB mit den gemeinsamen Datenleitungen 19 bzw. verbunden. Das heißt, irgendeines der Signale φα oder φ q. nimmt den hohen Pegel abhängig davon ein, welche Speicheranordnung 2A oder 2A ausgelesen wird.

In dem Fall, in dem zumindest eines der Signale a ', a.', a ' den hohen Pegel einnimmt, werden die Gates der MOSTs Qyp, und Q_vc, entladen. Folglich werden diese MOSTs gesperrt, so daß die Datenleitungen 6A,6B,6A und 6B noch von den gemeinsamen Datenleitungen getrennt sind. Das heißt, der Decodierer l'jA ist im nichtgewählten Zustand. Daher ist der Betrieb des Decodierer« ΐΛΑ zu dem Zeitpunkt T_ beendet.

Als nächstes werden der Adresspuffer 10 und die Verriegelungsschaltung 12 zu einem Zeitpunkt To rückgesetzt und werden die Spalten- und Zeilendecodierer zu einem Zeitpunkt T_Q rückgesetzt. Folglich wird die in Fig. 2 dargestellte Schaltung in ihren ursprünglichen Zustand, der dem Zustand zum Zeitpunkt T₁ entspricht, zurückgebracht. Bei dem Rücksetzbetrieb zu einem Zeitpunkt T„ entladen die MOSTs Q_n schnell die Hochpegelsignale, die von der Leitung 20 den Gates der MOSTs Q_Vi - Q_v zugeführt

Λ. Ι .Λ.Ϊ1

sind, auf Massepotential abhängig von dem Signal <f> , das zu dem Zeitpunkt T den hohen Pegel einnimmt.

Es erfolgt nun eine Erläuterung der Wirkungsweise der Verriegelungsschaltung 12. Wenn der Zeilendecodierer !ΊΑ betrieben oder freigegeben ist, ist der MOST Q„. durchgeschaltet, so daß der Knotenpunkt 26 von dem hohen Pegel auf den niedrigen Pegel entladen wird. Wenn weiter der Decodierer l4tA den nichtgewählten Zustand einnimmt, wird der Knotenpunkt 27 von dem hohen Pegel auf den niedrigen Pegel entladen. Diese Potentialänderungen werden kapazitiv mit dem internen Adressignal auf der Leitung 20 gekoppelt über die Überlappungskapazitäten zwischen Gate und Source und zwischen Gate und Drain jedes der MOSTs Qyq - Qy

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und über die schwimmenden oder erdfreien Kapazitäten zwischen den Knotenpunkten 26,27 und den Signalleitungen 20. Als Ergebnis wird ein Unterschwung (Überschwingen in negative Richtung) in dem internen Adressignal auf der Leitung 20 erzeugt, das den niedrigen Pegel einnimmt. Aufgrund dieses Unterschwungs wird der MOST Q-, der in dem Sperrzustand gehalten worden ist, durchgeschaltet. Das in den Gate der MOSTs Q„_o - Q des Spaltendecodierers l6A gespeicherte interne Adressignal auf hohem Pegel wird auf den niedrigen Pegel entladen aufgrund des Sporrens des MOST Q_r Diese Potentialänderung der Gates der MOSTs Q„_o - Q„ verringert die Gatespannung des MOST Q aufgrund kapazitiver Kopplung zwischen den Gates und Drains der MOSTs Q„_o - Qy^, so daß der MOST Q_x gesperrt wird. Als Folgewird die Spaltenleitung ^A in den erdfreien Zustand gebracht. Bei der Schaltungsanordnung, bei der die Verriegelungsschaltung 12 an der Ausgangsseite des Adresspuffers 10 vorgesehen ist, wird der erwähnte Unterschwung jedoch verhindert durch die Wirkung der MOSTs Q_ und Q , so daß das erwähnte Problem beseitigt werden kann.

Beim Betrieb der Schaltung gemäß Fig. 2 ist die Lastkapazität der Verriegelungsschaltung 12 gering, so daß die Verriegelungsschaltung 12 die Signalleitung 20 mit hoher Geschwindigkeit treiben oder ansteuern kann. Insbesondere sind, wenn der Spaltendecodierer l6A freigegeben ist, die Source und Drain jedes MOSTs Q_Y0 - Q_v auf die gleiche Spannung vorgeladen. Folglich entspricht die Gatekapazität jedes dieser MOSTs im wesentlichen Null. Weiter kann, da die Signalleitung 20 aus Aluminium besteht, die Lastkapazität aufgrund der Signalleitung 20 gering gemacht werden. Folglich wird, wenn der Spaltendecodierer 16A freigegeben wird, die Lastkapazität der Verriegelungsschaltung 12 leicht durch den Zeilendecodierer l4A und die Signalleitung 20 beeinflußt. Weiter ist, wenn der Zeilendecodierer 14A freigegeben ist, der Spaltendecodierer l6A von

der
der Signalleitung 20 mittels MOSTs Q_c abgetrennt. Folglich wird die Lastkapazität der Verriegelungsschaltung 12 nicht durch die Gatekapazität jedes der MOSTs Q„_o - Q^ beeinflußt, die in dem Spaltendecodierer l6A enthalten sind.

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Gemäß der Erfindung wird eine Speichervorrichtung vorgesehen, die den Speicherzellen-Wählbetrieb mit hoher Geschwindigkeit selbst dann durchführen kann, wenn die Spaltenleitung,die Zeilenleitung und die gemeinsame Signalleitung 20 aus Polysilicium bzw. Aluminium bzw. Aluminium bestehen und die Spaltenlcitung größeren Widerstandswert pro Längeneinheit besitzt als die Zeilenleitung und die Signalleitung. Da weiter Speicherzellen in einer großen Anzahl von Speicheranordnungen durch Verwendung einer gemeinsamen Signalleitung gewählt werden, wird eine Speichervorrichtung hoher Integrationsdichte erreicht .

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Leerseite

Claims

Ansprüche:

mehreren die Spaltenleitungen schneidenden Zeilenleitungen, mehreren an den Überschneidungen der Spaltenleitungen und der Zeilenleitungen vorgesehenen Speicherzellen, Spaltendecodierern, die auf ein erstes Adress _signal zum Wählen zumindest einer der Spaltenleitungen ansprechen,

Zeilendecodierern, die auf ein zweites Adress 3ignal zum

Wählen zumindest einer der Zeilenleitungen ansprechen, einem Adressignalgenerator zum Erzeugen eines ersten Adresssignals und danach eines zweiten Adressignals, und einff" gemeinsamen Signalleitung zur Zufuhr des Ausgangs«igrmls des Adressignalgenerators zu den Spaltendecodierern und den Zeilendecodierern,
dadurch gekennzeichnet,

daß die Spaltendecodierer (16) eine Schalteinrichtung aufweisen zum Verbinden der gemeinsamen Signalleitung (20) mit den Spaltendecodierern (l6), damit die Zufuhr des ersten Adressignals zu den Spaltendecodierern (l6) möglich ist und damit die Zufuhr des zweiten Adressignals zu den Spaltondecodierern (l6) gesperrt ist, und

daß die Zeilendecodierer (l'O eine Einrichtung zum Halten der Zeilendecodierer( 14) inderen gesperrten Zustand während einer Periode enthalten, bei der das erste Adressignal den

8i-(A'i275-O2)-MeKl

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Zeilendecodierern (1Λ) durch die gemeinsame Signalleitung (20) zugeführt wird.

2. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Spaltendecodierer eine Einrichtung zum Speichern des ersten Adressignals aufweisen, das von der Schalteinrichtung zugeführt ist, um das erste Adressignal zu decodieren.

3· Speichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Spaltendecodierer mehrere erste Feldeffekttransistoren mit gemeinsam verbundenen Sources und gemeinsam verbundenen Drains besitzen und daß die Schalteinrichtung mehrere zweite Feldeffekttransistoren zum Verbinden der jeweiligen Gates der ersten Feldeffekttransistoren mit der gemeinsamen Signalleitung zum Speichern des ersten Adressignals von der gemeinsamen Leitung an den Gates der ersten FeldeffekttransLstören enthält.

Ί. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die gemeinsame Signalleitung aus mehreren ersten Signallcitungcn besteht, die parallel zu tion Spaltenleitungen angeordnet sind, und aus mehreren zweiten Signalleitungen, die parallel y,\i den Zeilenloitungen angeordnet sind, wobei die ersten Sign.i 1 I «> i timgon mit den Z< > i lendeeod i eiern, di c; zweiten Signallcitungen mit den ersten Signalleitungen und die Spaltendecodierer mit den zweiten Signalleitungen über die Schaltcinrichtungen verbunden sind.

1. Speichervorrichtung nach Anspruch h, dadurch gekennzeichnet, daß die zweiten Signalleitungen mit den ersten Signalleitungen an Punkten verbunden sind, die weiter entfernt sind als die Verbindungspunkte der ersten Signalleitungen und der Zeilendecodicrer bezüglich dem Adressignalgenerator.

(>. Sprichervorrichtung nach Anspruch h, dadurch gekennzeichnet, daß «lie zweiten Sigrialloitungen mit den ersten Signalleitungen an Punkten verbunden sind, die näher sind als die Verbindungspunkte der ersten Signallcitungen und der Zcilendecodierer be-

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züglich dem Adrcssignalgenerator.

7· Speichervorrichtung nach Anspruch h, dadurch gekennzeichnet, daß die zweiten Signalleitungen mehrere dritte Sigriallei tiingsteile enthalten, die mit den ersten S ignnlleitungeri an Punkten verbunden sind, die weiter entfernt sind als die Verbindwngspunkte der ersten Signalleitungen und der Zcilcndecodiorcr bezüglich dem Adressignalgenerator, und mehrere vierte Signalleitungen enthalt, die mit den ersten Signalleitungen tin Punkten verbunden sind, die näher sind als die Verbindungspunkte der ersten Signalleitungen und der Zeilendecodierer bezüglich dem Adressensigna!generator, wobei die Spaltendecodierer erst«' und zweite Spaltcndecodiercr aufweisen, die mit den dritten bzw. vierten Signalleitungsteilen verbunden sind.

B. Speichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Spaltenleitungen mehrere erste Spaltenleitungen und mehrere zweite Spaltenleitungen aufweisen, wobei die Zeilenleitungen mehrere erste Zeilenleitungen aufweisen, die die ersten Spaltenleitungen schncide^und mehrere zweite Zeilenleitungen aufweisen, die die zweiten Spaltenleituiigen schneiden, daß erste und zweite Spaltendecodierer mit den ersten bzw. den zweiten Spaltenleitungen verbunden sind zum Wählen zumindest einer der ersten Spaltcnleitungen bzw. zumindest einer der zweiten Spaltenleitungen und daß die Zeilendecodierer erste Zeilendecodierer, die mit den ersten Zeilenleitungen verbunden sind, zum Wählen zumindest einer der ersten Zeilenleitungen und zweite Zeilendecodierer enthalten, die mit den zweiten Zeilcnleitungen zum Wählen zumindest einer der zweiten Zeilenleitungen verbunden sind.

9- Speichervorrichtung nach Anspruch h, dadurch gekennzeichnet, daß die Spalteridecodicrer (16) so angeordnet sind, daß die Speicherzellen (MC) in erste und zweite Speicherzellenaiprd-Tiiiiigcn aufgeteilt sind, die voneinander in Richtung der Spaltenleitungen bcabstandet sind, wobei die Zeileiidecod i erer erste Zeilendecodierer zum Wählen der Zeilenleitungen,

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- '^£ - i nachträglich

geändert

die mit den Speicherzellen der ersten Speicherzellenanordnung verbunden sind_/und zweite Zcilondccodierer zum Wählen der Zeilnnle.i tungcn , die mit den Speicherzellen in der zweiton Speicherzellenanordnung verbunden sind_/ aufweisen ,wobei die zweiten Signallei, tungen mit den ersten Signalleitungen an Stellen verbunden .sind zwischen den Vorbindungspuiikten der ersten Zeilendecodioror und der ersten Signalled tunken und den Vorbindutigspunkton der zweiten Zeilendecodierer und der ersten Signalleitungen.

10.Speichervorrichtung nach einem Ansprüche 1-9» dadurch gekennzeichnet, daß die Zeilendecodierer (Ik) mehrere Feldeffekttransistoren mit gemeinsam verbundenen Sources, gemeinsam verbundenen Drains und mit der gemeinsamen Signalleitung verbundenen Gates, Einrichtungen zum Vorladen der gemeinsam verbundenen Sources und Drains auf eine vorgegebene Spannung und eine Schalteinrichtung, die mit den gemeinsam verbundenen Sources zum Entladen der gemeinsam verbundenen Sources verbunden ist, nachdem das erste Adressignal den gemeinsamen Signalleitungen zugeführt worden ist, aufweisen.

ti. Speichervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß jede der Spaltenleitungen (k) höheren Widerstand pro Längeneinheit besitzt, als die gemeinsame Signalleitung (20).

12. Speichervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß jede der Spaltenleitungen (Ί) höheren Widerstand pro Längeneinheit besitzt, als jede der Zeilenleitungen (6).

IU- Speichervorrichtung nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß die Spaltenleitungen (k) aus Polysilicium bestehen.

i'i. Speichervorrichtung nach einem der Ansprüche 11-13, dadurch gekennzeichnet, daß die gemeinsame Signalleitung (20) aus Aluminium besteht.

15· Speichervorrichtung nach einem der Ansprüche 11-14, dadurch gekennzeichnet, daß die Zeilenleitungen (6) aus Aluminium bestehen.

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l6. Speichervorrichtung nach einem der Ansprüche 1-15, dadurch gekennzeichnet, daß der Adressignalgenerator einen Adresspuffer (10) enthält, um das Absinken der Adressignale mit niedrigen Pegeln zu verhindern.

17· Decodierer,

gekennzeichnet durch

mehrere Feldeffekttransistoren mit Gates, die mit Adresssignalen versorgt sind, Sources, die gemeinsam verbunden sind, und Drains, die gemeinsam verbunden sind, eine mit den gemeinsam verbundenen Sources und Drains verbundene Einrichtung zum Vorladen der Sources und Drains auf eine vorgegebene Spannung und

eine Schalteinrichtung, die mit den gemeinsam verbundenen Sources verbunden ist, um die gemeinsam verbundenen Sources zu entladen.

18. Speichervorrichtung, mit
mehreren Spaltenleitungen,

mehreren die Spaltenleitungen schneidenden Zeilenleitungen, mehrerenjeweils an den Überschneidungen der Spaltenleitungen und der Zeilenleitungen vorgesehene Speicherzellen, Spaltondecodierern, die auf ein erstes Adressignul. ansprechen zum Wählen zumindest einer der Spaltenleitungen, Zeilendecodierem, die auf ein zweites Adressignal ansprechen zum Wählen zumindest einer der Zeilenleitungen, einem Adressignalgenerator zum Erzeugen des ersten Adresssignals und danach des zweiten Adressignals, gekennzeichnet durch eine gemeinsame Signalleitung (20) zur Zufuhr des Ausgangssignals des Adressignalgenerators (10,12) zu den Spaltendecodierern (l6) und den Zeilendocodierern (Ik), wobei die gemeinsame Signalleitung (20) aus mehreren ersten Signalleitungen, die parallel zu den Spaltenleitungen (k) angeordnet sind, und mehreren zweiten Signalleitungen besteht, die parallel zu den Zeilenleitungen (6) angeordnet sind und mit den ersten Signalleitungen verbunden sind, wobei die Zeilen- und Spaltendecodieror (1Ί,16) mit den ersten bzw. den zweiten Signalleitungen verbunden sind.

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19. Speichervorrichtung nach Anspruch l8, dadurch gekennzeichnet, daß die zweiten Signalleitungen mit den ersten Signalleitungen an Punkten verbunden sind, die weiter entfernt sind als die Vorbindungspunkte der ersten. Signalleitungen und der Zeilendecodierer (Ik) bezüglich dem Adressignalgenerator (10,12).

UO. Speichervorrichtung nach Anspruch l8, dadurch gekennzeichnet, daß die zweiten Signalleitungen mit den ersten Signalleitungen an Punkten verbunden sind, die näher als die Verbindungspunkte der ersten Signalleitungen und der Zeilendecodierer (Ik) bezüglich dem Adressignalgenerator (10,12) sind.

21. Speichervorrichtung nach einem der Ansprüche 18-20, dadurch gekennzeichnet, daß die zweiten Signalleitungen mehrere dritte Signalleitungsteile enthalten, die mit den ersten Signalleitungen an Punkten verbunden sind, die weiter entfernt als die Verbindungspunkte der ersten Signalleitungen und der Zeilendecodierer (Ik) bezüglich dem Adressignalgenerator (10,12) sind, und mehrere vierte Signalleitungsteile enthalten, die mit den ersten Signalleitungen an Punkten verbunden sind, die näher als die Verbindungspunkte der ersten Signalleitungen und der Zeilendecodierer (lk) bezüglich dem AdresssLgnalgenorator (10,12) sind,und daß die Spaltcndecodierer (l6) erste und zweite Spaltcndecodierer aufweisen, die mit den dritten bzw. den vierten Signalleitungsteilen verbunden sind.

22. Speichervorrichtung nach Anspruch 21, dadurch gekennzeichnet, daß die Spaltenleitungen Cl) mehrere erste Spaltenleitungen und mehrere zweite Spaltenleitungen aufweisen, daß Zeil.onlcitungon (6) mehrere erste Zeilenleitungen, die die ersten Spaltenleitungen schneide^und mehrere zweite Zeilenlcitungen,die die zweiten Spaltenleitungen schneiden, aufweisen, daß die ersten und zweiten Spaltendecodierer (l6) mit den ersten bzw. den zweiten Spaltcnleitungen verbunden si iid und zumindest eine der ersten Spaltcnleitungen bzw. zumindest eine der zweiten Spaltenleitungen auswählen und daß die Zeilendecodierer (l'i) erste Zeilendecodierer, die mit

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nachträglloh geändert

den ersten Zeilenleitungen zum Wählen zumindest einer der ersten Zeilenleitungen verbunden sind, und zweite Zeilendecodierer enthalten, die mit den zweiten Zeilenleitungen zum Wählen zumindest einer der zweiten Zeilenleitungen verbunden sind.

23. Speichervorrichtung nach einem der Ansprüche 18-22, dadurch gekennzeichnet, daß die Spaltendecodierer (l6) so angeordnet sind, daß die Speicherzellen in erste und zweite Speicherzο 11 cn.'inordnungcn unterteilt sind, die voneinander in Hichtung der Spaltenleitungen (h) getrennt sind, daß die Zeilcndecodierer (l't) erste Zeilendecodierer zum Wählen der mit den Speicherzellen der ersten Speicherzellenanordnung verbundenen Zeilenleitungen (6) und zweite Zeilendecodierer zum Wählen der mit den Speicherzellen der zweiten Speicherzellenanordnung verbundenen Zeilenleitungen (6) aufweisen und daß die zweiten Signalleitungen mit den ersten Signalleitungen an Stellen zwischen den Verbindungspunkten der ersten Zeilendecodierer und der ersten Signalleitungen und den Verbindungspunkten der zweiten Zeilendecodierer und der ersten Signalleitungen verbunden sind.

2k. Speichervorrichtung nach einem der Ansprüche 18-23, dadurch gekennzeichnet, daß der Adressignalgenerator einen Adresspuffer (10) enthält, um das Absinken der Adressignale niedrigen Pegels zu verhindern.

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