DE2729361A1

DE2729361A1 - Speicherschaltung

Info

Publication number: DE2729361A1
Application number: DE19772729361
Authority: DE
Inventors: Harry Neal Gardner
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1976-07-29
Filing date: 1977-06-29
Publication date: 1978-02-09
Also published as: GB1549102A; US4128879A; JPS5317038A; FR2360153A1

Description

Dipl.-Phys. O.E. Weber Patentanwalt

27:· »

D-8 München 71 Hofbrunnstraße 47

Telefon

(089) 79150 50

Telegramm monopulwebe' munchen

MOTOROLA. INC. 1303 East Algonquin Road Schaumbure, 111. 60196 USA

Speicherschaltung

709886/060Π

ORIGINAL INSPECTED

Die Erfindung "betrifft allgemein eine Speicherschaltung und bezieht sich insbesondere auf eine solche Speicherschaltung, in welcher jedes einzelne Bit mit statistischer Zugriffszeit direkt adressiert werden kann. Derartige Speicher werden auch als Direktspeicher bezeichnet.

Es ist bekannt, ladungsgekoppelte Einrichtungen als Festkörper-Schieberegister zu verwenden. Bei ladungsgekoppelten Einrichtungen ebenso wie bei anderen Arten von Rezirkulationsspeichern wie Verzögerungsleitungen wird die Information im allgemeinen an einem bestimmten Abgriffpunkt sequentiell ausgelesen oder es wird ein gesamtes Datenwort aus einer Mehrzahl von parallelen Abgriffpunkten insgesamt parallel ausgelesen. In jedem Falle muß gewartet werden, bis die Daten den festen Abgriffpunkt oder die festen Abgriffpunkte erreichen, und die Schaltung muß in der Lage sein, die Zeit zu überwachen, bei welcher die adressierte Information an dem Abgriffpunkt oder an den Abgriffpunkten zur Verfügung steht. Es ist daher bisher verhältnismäßig umständlich gewesen, Speicheranordnungen mit statistischem Zugriff oder mit Direktzugriff zu bauen, indem serielle Speichereinrichtungen verwendet wurden, insbesondere bei ladungsgekoppelten Einrichtungen ist eine entsprechende Anordnung verhältnismäßig aufwendig und umständlich gewesen.

Der Erfindung liegt die Aufgabe zugrunde, einen Speicher mit Direktzugriff zu schaffen, bei welchem in besonders einfacher Weise aus seriell angeordneten Speicherzellen ein bestimmtes Bit adressiert und auegelesen werden kann, welches im Speicher rezirkuliert.

Zur Lösung dieser Aufgabe dienen insbesondere die im Patentbegehren niedergelegten Merkmale.

ORIGINAL INSPECTED

Gemäß der Erfindung ist der Vorteil erreichbar, daß ein Speicher mit Direktzugriff geschaffen ist, der eine Mehrzahl von Ringen aus seriell gekoppelten Speicherzellen aufweist, wobei jeder Ring auf Abstand voneinander angeordnete Abgriffe und eine zugehörige Adressierschaltung hat, um einen der Ringe und einen der Abgriffe auszuwählen und um ein Taktsignal zu erzeugen, welches das adressierte Informationsbit in der Weise aktiviert, daß es von einem ausgewählten Abgriff ausgelesen werden kann, wenn die adressierte Information an diesem Abgriff ankommt.

Nach dem Grundgedanken der Erfindung weist der Speicher mit Direktzugriff eine Adressierschaltung auf, welche dazu dient, ein bestimmtes Datenbit im Speicher zu adressieren, welches im Speicher rezirkuliert, und es ist weiterhin eine Schaltung vorgesehen, welche dazu dient, die Anzahl der Speicherzellen zu zählen, welche des adressierte Bit gegenüber einer Bezugsspeicherzelle durchlaufen hat, und diese Anzahl zu der Binäradresse zu addieren, welche dem adressierten Datenbit entspricht, um eine interne Adresse zu erzeugen, welche der tatsächlichen physikalischen Stelle des rezirkulierenden Datenbits entspricht. Eine Dekodierschaltung dekodiert die interne Adresse, welche der tatsächlichen physikalischen Stelle des adressierten Bits entspricht und wählt die tatsächliche physikalische Stelle aus. Gemäß einer bevorzugten Ausführungsform sind eine Mehrzahl von Ringen mit Rezirkulationsspeicherzellen vorhanden und eine entsprechende Dekodiereinrichtung, welche dazu dient, einen der Ringe auszuwählen. Auf Abstand voneinander angeordnete Abgriffe sind auf jedem Ring angeordnet, und jede Abgriffauswahlschaltung dient dazu, den nächsten Abgriff auszuwählen, an welchem das adressierte Datenbit in jedem der Ringe erscheint. Eine Taktschaltung dient dazu, einen Lese/Schreib-Aktivierungsimpuls zu erzeugen, um eine entsprechende Eingabe/Ausgabe-Schaltung zu aktivieren, welche dem ausgewählten Abgriff

709886/0600

zugeordnet ist, um bei diesem Abgriff entweder Daten einzuschreiben oder Daten auszulesen, und zwar zu derjenigen Zeit, zu welcher das adressierte Bit an dem ausgewählten Abgriff erscheint.

Die Erfindung wird nachfolgend beispielsweise anhand der Zeichnung beschrieben; in dieser zeigen:

Fig. 1 ein schematisches Logikdiagramm einer bevorzugten Ausführungsform des Erfindungsgegenstandes, wobei ein Abgriff jeder Speicherzelle des Ringes von ladungsgekoppelten Einrichtungen zugeordnet ist,

Fig. 2 ein Blockdiagramm eines ausgedehnten ladungsgekoppelten Direktspeichers mit einer Mehrzahl von Ringen mit auf Abstand voneinander angeordneten Abgriffen und mit einer Einrichtung zur Adressierung eines rezirkulierenden Bits,

Fig. 3 ein schematisches Logikdiagramm einer Abgriffauswahlschaltung für die Ausführungsform gemäß Fig. 2,

Fig. 4- ein schematisches Logikdiagramm einer Taktschaltung für die Ausführungsform gemäß Fig. 2, und

Fig. 5 ein Logikdiagramm für die Abgriffauswahlschaltung der Ausführungsform gemäß Fig. 2.

Gemäß Fig. 1 ist ein Direktspeicher 10 vorgesehen, d. h. ein Speicher mit statistischer Zugriffsmöglichkeit, welcher einen Acht-Bit-Ring einer ladungsgekoppelten Einrichtung aufweist, wobei acht benachbarte ladungsgekoppelte Elemente in der Weise miteinander verbunden sind, daß die Information vom Bit sieben

709806/ΟδΟΟ

zum Bit Null rezirkulieren kann. Es sei angenommen, daß eine Einrichtung zur Übertragung von Iadungspaketen vorhanden ist. Der Ring 20 der ladungßgekoppelten Einrichtung weist acht Eingangsklemmen auf, d. h. Abgriffe 22, und er hat weiterhin acht Ausgangeabgriffe 24. Es können Daten in die Zelle der ladungsgekoppelten Einrichtung eingeschrieben werden, welche jedem Abgriff für die Eingangsabgriffe zugeordnet ist, und die in jeder vorgegebenen Zelle der ladungsgekoppelten Einrichtung gespeicherte Information kann abgetastet oder ausgelesen werden, und zwar über den entsprechenden Ausgangsabgriff. Der grundsätzliche Aufbau von Zellen einer ladungsgekoppelten Einrichtung sowie der zugehörigen Regenerierungsschaltung ist an sich bekannt.

Ein Eingangsabgriff wie der Abgriff 22 ist üblicherweise ein Eingang für einen Regenerationsverstärker, wobei ein diffundierter BereichV^eder Zelle einer ladungsgekoppelten Einrichtung als Eingang zugeordnet ist. Der entsprechende Ausgangsabgriff ist gewöhnlich der Ausgang desselben Regenerationsverstärkers, der seinerseits als Eingang für die nächste Zelle der ladungsgekoppelten Einrichtung oder für den nächsten Strang von Zellen arbeitet.

Der Direktspeicher 10 weist auch eine Eingangs- und eine Ausgangsschaltung auf, welche jeweils den Eingangeabgriffen bzw. den Ausgangsabgriffen zugeordnet ist. Die Eingangsschaltung weist eine Gruppe 26 von zwei Eingangs-UND-Gattern 260-267 auf, von denen jedes einen Ausgang hat, welcher mit dem entsprechenden der Eingangeabgriffe 22 verbunden ist. Ein Eingang von jedem der zwei Eingangs-UND-Gatter in der Gruppe 26 ist mit dem Auegang eines Eingangs-UND-Gatters 30 verbunden, welches einen Dateneingang 40 und einen Schreibeingang 42 aufweist, wobei jeweils eine-Verbindung mit seinen zwei Eingängen besteht.

totm/otoo

Die in der Zeichnung dargestellten UKD-Gatter sowie ODER-Gatter könnten auch als NAND-Gatter oder als NOR-Gatter ausgebildet sein. Der wesentliche Grundgedanke besteht darin, daß die UND-Gatter das gewünschte Ausgangεsignal erzeugen, wenn eine Koinzidenz von logischen Eingangspegeln besteht, und zwar bei ihren sämtlichen Eingängen, während die ODER-Gatter das gewünschte Ausgangssignal erzeugen, wenn nur einer oder mehrere der Eingänge dort denselben logischen Pegel haben. Diese logischen Gatter können in verschiedener Weise gerätetechnisch realisiert werden, obwohl die MOS-Technik für die integrierte Schaltung auf demselben Halbleiterchip wie die ladungsgekoppelten Elemente zu bevorzugen ist. Es sei auch bemerkt, daß die hier beschriebenen Ringe in einer beliebigen Folge hintereinander angeordnete Speicherelemente sein können. Die Erfindung betrifft das Konzept einer Einrichtung für einen statistischen Zugriff eines rezirkulierenden Bits in einem seriellen Rezirku-Iationsspeicher.

Die Ausgangsklemmen 24 sind alle jeweils mit den entsprechenden Eingängen einer Gruppe 20 von UND-Gattern 280 bis 287 verbunden. Jedes der UND-Gatter 280-287 hat seinen Ausgang mit einem Eingang des ODER-Gatters 34 verbunden, welches einen Ausgang 340 hat, der mit dem Eingang eines UND-Ausgangsgatters 32 verbunden ist, dessen anderer Eingang mit dem Rückführeingang 38 verbunden ist und dessen Ausgang mit der Datenausgangsklemme 36 verbunden ist.

Der Direktspeicher 10 weist einen Dekodierer 18 auf, welcher acht Ausgänge 64 hat, die jeweils mit den Leitungen 70-77 verbunden sind, von denen jede jeweils mit einem Eingang «la·· der UND-Gatter 260-267 und 280-287 verbunden ist. Die Dekodier schaltung 18 kann gerätetechnisch leicht dadurch verwirklicht werden, daß acht UND-Gatter oder eine beliebige Anzahl von anderen logischen Verknüpfungsgliedern für eine kombinatorische

700808/0600

Dekodierung verwendet werden. Die Eingänge A1", A2" und A3", welche durch die Dekodiereinrichtung 18 dekodiert werden, werden durch eine Schaltung erzeugt, welche den Zähler 12 und die Addierschaltung 16 aufweist. Die Funktion der Schaltung und der Schaltung 16 in ihrer Kombination besteht darin, intern erzeugte Adressen A1', A2¹, A3¹ auf den Leitungen 51, 53 bzw. 56 zu erzeugen. Diese Adressen stellen die Position eines imaginären Abgriffbits oder eine Bezugsbits dar, welches in dem Ring 20 der ladungsgekoppelten Einrichtung rezirkuliert. Ein beliebiger Zähler, welcher die Binärkombinationen einer Anzahl von Veränderlichen in aufsteigender Folge zählt und durch eine Kuckstelleitung wie 44 zurückgestellt werden kann, ist für diesen Zweck geeignet. Eine sehr einfache Möglichkeit der gerätetechnischen Verwirklichung eines solchen Zählers besteht darin, einen Acht-Bit-Ring 46 einer ladungsgekoppelten Einrichtung zu verwenden, und zwar in Verbindung mit drei ODER-Gattern 50, 52 ixnd 54, um die acht Binärkombinationen zu dekodieren, welche die Positionen eines weiteren Ringes 46 mit entsprechenden Abgriffen und rezirkulierenden Bits darstellen. Die Adresseneingänge 14, A1-8, A2 und A3 sind die Adresseneingangsveränderlichen, welche dazu verwendet werden, ein bestimmtes Informationsbit anzusprechen, welches in dem Ring 20 der ladungsgekoppelten Einrichtung rezirkuliert. Offensichtlich ist die Anordnung eines Infonnationsbits in dem Ring 20 der ladungsgekoppelten Einrichtung nicht fest, da es sich um einen Rezirkulationsspeicher handelt, im Unterschied zu einem herkömmlichen Festspeicher, bei welchem Flip-Flops oder dynamische Epeichereinrichtungen einer festen Stelle zur Informationsspeicherung verwendet werden. Die tatsächliche physikalische Stelle des adressierten Bits einer bestimmten Information im Ring 20 einer ladungsgekoppelten Einrichtung wird ermittelt, indem die intern erzeugte Adresse A1', A2¹, A3' zu der Adresse A1, A2, A3 addiert wird, um eine zweite interne Adresse A1", A2", A3" zu erhalten, welche gemäß den obigen Ausführungen

70Ö886/0800

durch die Dekodiereinrichtung 18 dekodiert wird. Natürlich erzeugt die Summe aus A1, A2, A3 und A1' , A2', A3' die Adresse der tatsächlichen physikalischen Stelle des adressierten Informationsbits, weil der Zähler 12 stets die Anzahl der Verschiebungen zählt, um welche ein .Abgriffsbit gegenüber einem Bezugsbit an der Stelle Null eines Ringes 20 einer ladungsgekoppelten Einrichtung geshiftet wird.

Gegenüber dem Schema der !"ig. 1 können verschiedene Abwandlungen eingeführt werden. Zunächst könnte eine Vielzahl von Ringen einer ladungsgekoppelten Einrichtung verwendet werden. Dann müßte eine zusätzliche Ringauswahl-Dekodierschaltung verwendet werden. Eine andere Abwandlung könnte darin bestehen, wenn geringere Abtastgeschwindigkeiten oder größere Zugriffszeiten möglich sind. Der Ring 20 mit acht Bits einer ladungsgekoppelten Einrichtung könnte auf 64 Bits ausgedehnt werden, wobei jedoch die Anzahl der Abgriffe beibehalten werden könnte, so daß nur jede achte Zelle der ladungsgekoppelten Einrichtung einen Abgriff hat und eine zugehörige Eingangs/Ausgangs-Schaltung. Dann wäre es natürlich notwendig, um ein vorgegebenes Bit, welches in dem Ring rezirkuliert, anzusprechen, eine Information darüber zu haben, wie oft das Bit verschoben werden muß, bevor es den nächsten erreichbaren Abgriff erreicht, so daß die Information in der Zelle über diesen Abgriff ermittelt werden könnte und die zugehörige Eingangs/Ausgangs-Schaltung, oder auch über die entsprechende Eingangs/Ausgangs-Schaltung zu dieser Zeit eingeschrieben werden könnte. Um dies durchzuführen, ist es erforderlich, eine Tatkschaltung zu verwenden, welche die Anzahl der erforderlichen Verschiebungen stets überwacht und einen Lese/Schreib-Aktivierungsimpuls erzeugt, wenn das adressierte Bit an dem nächsten verfügbaren Abgriff erscheint.

Die Fig. 2 zeigt ein Blockdiagramm eines ladungsgekoppelten Direktspeichers 100, welcher die oben genannten zusätzlichen

709885/0600

Merkmale aufweist. Der Direktspeicher 100 weist 256 Ringe einer ladungsgekoppelten Einrichtung wie 102, 104, 106 auf, die jeweils in ihrem Aufbau analog ausgebildet sind wie der Hing 20 der ladungsgekoppelten Einrichtung gemäß Fig. 1, so daß jeweils 64 Bits in der ladungsgekoppelten Einrichtung vorhanden sind, wobei jedoch nur acht Eingangsabgriffe und acht Ausgangsabgriffe vorhanden sind. Die Abgriffe sind nicht als Eingangsabgriffe oder Ausgangsabgriffe in der Fig. 2 bezeichnet, und die Eingangs-UND-Gatter sowie die Ausgangs-UND-Gatter sind in der Fig. 2 nicht explizit dargestellt. Statt dessen sind die Abgriffe und die UND-Gatter durch Striche wie bei 110, 110' und 110" sowie durch die Eingangs/Ausgangs-Schaltung 130, 131» 132 veranschaulicht, die an den Enden jedes Ringes zusammengefaßt sind. Die Fig. 5 zeigt die Ringe 102 der ladungsgekoppelten Einrichtung sowie die zugehörige Eingangs- und Ausgangsschaltung deutlicher. Die übrigen Ringe sowie die zugehörige Eingabe/Ausgabe-Schaltung 104, 131, 106, 132 usw. in der Fig. sind alle im wesentlichen gleich und stimmen mit den in der Fig. 5 dargestellten entsprechenden Bauteilen überein. Die Eingabe/Ausgabe-ßchaltungen 130 in den zugehörigen Anschlüssen gemäß Fig. 2 werden durch die Leitungen 200, 201, 203 in der Fig. 2 und durch die Leitungen 200, 207 in der Fig. 5 jeweils ausgewählt. Bei der Anordnung gemäß Fig. 5 ist die Dekodierschaltung 108B nur ein Teil der Abgriffauswahlschaltung 108 des Direktspeichers in der Fig. 2. Jedes Chip erfordert nur eine Dekodierschaltung 108B, es erfordert jedoch eine zusätzliche Gruppe von Eingangsgattern wie 13OA und Ausgangsgattern wie 13OB für jeden 64-Bit-Ring der ladungsgekoppelten Einrichtung.

Es ist ersichtlich, daß der Direktspeicher 100 der ladungsgekoppelten Einrichtung 16384 Bits enthält, so daß 14 Adresseneingänge A1-14 erforderlich sind, um ein einzelnes Informationebit zu adressieren, welches in einem der 256 Ringe rezirkuliert. Die Ringauswahl erfolgt durch eine Ringauswahlschaltung 114, welche Eingänge A4-A11 aufweist. Der

7QÖ836/QG00

Abgriffauswahleingang AI-A3 wählt den entsprechenden von acht Abgriffen bei jedem der 256 Ringe aus, welcher als nächster bei dem adressierten zirkulierenden Bit erreichbar ist. Die Einzelheiten der Abgriffsschaltung 108 sind aus der Fig. 3 ersichtlich, mit der Ausnahme eines einzelnen Dekodiergatters 108B, welches in der Fig. 5 dargestellt ist. Es ist nur eine Dekodierschaltung 108B für den Direktspeicher 100 erforderlich. Die Dekodierschaltung 108B kann wiederum in beliebiger V/eise gerätetechnisch verwirklicht werden, und zwar durch entsprechende Kombination von Dekodierelementen, einschließlich der Verwendung von acht UND-Gattern oder NAND-Gattern und entsprechenden Treibern. Die Eingauswahlschaltung 114 kann in ähnlicher Weise realisiert werden und bedarf keiner weiteren Diskussion. Die Taktschaltung 124 kann gemäß Fig. 4 ausgebildet sein. Der Lese/Schreib-Aktivierungsausgang 133 der Taktschaltung 124 ist an alle Eingabe/Ausgabe-Schaltungen 130, 131 ··· 132 angeschlossen, um die zugehörige Eingabe/ Ausgabe-Schaltung zu aktivieren, welche dem ausgewählten Abgriff zugeordnet ist, um in diesen entsprechenden Abgriff einzuschreiben oder aus diesem Abgriff auszulesen, wenn das adressierte Bit dort ankommt. Ein ODER-Gatter 136 mit 256 Eingängen oder ein in seiner Funktion äquivalentes logisches Verknüpfungsglied erzeugt das Datenausgäbesignal auf der Leitung 137, welche die Information darstellt, welche in dem adressierten rezirkulierenden Bit enthalten ist. Die Leitungen 134-135 ... 138 verbinden das ODER-Gatter 136 mit den entsprechenden Ausgangsgattern der verschiedenen Ringe.

In der Fig. 3 ißt die interne Adressengeneratorschaltung 108A für die Abgriffauswahl dargestellt, welche innerhalb der Abgriff aus wahl schal tung 108 der Fig. 2 dargestellt ist. Die Schaltung 108A weist einen Ring 15O der ladungsgekoppelten Einrichtung mit 64 Bit auf, welcher mit Hilfe eines Rückstelleingangs 116 zurückgestellt werden kann und welcher acht

7QÖ88S/QS0Q

equidistant angeordnete Ausgangsabgriffe 152 aufweist. Die AuBgangsabgriffe werden durch ODER-Gatter 153, 154-, 155 dekodiert, um intern erzeugte Adressen AT¹, A2¹, A3¹ zu erzeugen, welche die binäre Folge von 000 bis 111 zählen, wodurch die Position eines fiktiven Abgriffbits dargestellt ist, welches rezirkuliert oder von einem Bezugsbit aus in jedem der Speicherringe der ladungsgekoppelten Einrichtung geshiftet wird. Es ist ersichtlich, daß die interne Adresse A1¹, A2¹, A3¹ den nächsten Abgriff darstellt, welchen das Adressenbit erreicht. Die Adresseneingänge A1, A2, A3 werden den Leitungen 122, 122' und 122" zugeführt und stellen die Taktadressenbits des angesprochenen Bits dar, und sie werden jeweils Zwei-Bit-Addierschaltungen 156, 157, 158 zugeführt. Die anderen Eingänge der Zwei-Bit-Addierschaltungen sind jeweils mit den Ausgängen der ODER-Gatter 153, 154- und 155 verbunden. Die Übertragausgänge der Zwei-Bit-Addierschaltung

156 sind mit dem Übertrageingang der Zwei-Bit-Addierschaltung

157 verbunden, deren ubertragausgangsbit dem übertrageingangsbit der Zwei-Bit-Addierschaltung 158 zugeführt wird. Die Suramenbits von jeder der drei Zwei-Bit-Addierschaltungen werden den Leitungen 159, 160 und 161 zugeführt, wo eine interne Adresse A1", A2", A3" erzeugt wird. Die interne Adresse A1", A2", A3" stellt die Summe der extern zugeführten Abgriffauswahladressenbits dar und die tatsächliche physikalische Stelle des fiktiven Abgriffbits A1', A2¹, A3¹. Das Adressenbit A1", A2", A3" wird durch die Dekodierschaltung 108B in der Fig. 5 dekodiert, deren Ausgangssignale in der Weise weitergeführt werden, daß der nächste Abgriff ausgewählt wird, an welchem das Adressenbit erscheinen wird.

Die in der Fig. 5 dargestellte Schaltung zur Eingabe und zur Ausgabe ist im wesentlichen mit der oben anhand der Fig. 1 beschriebenen Schaltung ähnlich. Die acht UND-Gatter 211-218 mit zwei Eingängen haben ihre Ausgänge mit den acht Abgriffen 0-7

709886/0600

des Ringes 102 mit 64 Bits verbunden. Ein Eingang von jedem der Gatter 138 ist mit dem Ausgang dec UND-Gatters 208 verbunden, welchem als Eingangssignale Lese/Schreib-Aktivierungsimpulse (oder Taktimpulse) über die Leitung 133 zugeführt werden, welche durch die Taktschaltung 124 in der Fig. 4 erzeugt werden. Die Dateneingabeleitung 119 und die Schreibleitung 118 sowie die Ringauswahlleitung 125 sind auch an den Eingang des UND-Gatters 208 geführt. In ähnlicher Weise ist eine Gruppe von Gattern 219-226 vorgesehen, die alle UND-Gatter mit zwei Eingängen sind, von denen jedes einen entsprechenden Eingang hat, welcher mit Abgriffen 0-7 des Ringes 102 mit 64 Bits verbunden ist und jedes einen Ausgang hat, welcher mit einem Eingang des ODER-Gatters 227 verbunden ist. Der Ausgang des ODER-Gatters 227 ist mit einem Eingang eines UND-Gatters 228 verbunden, welches eine Lese/Schreib-Aktivierungsleitung 133> eine Leseleitung 117 und eine Ringauswahlleitung 125 auf der Eingangsseite aufnimmt. Jede der Ausgangsschaltungen der entsprechenden 256 Ringe ist mit einem entsprechenden Eingangs-ODER-Gatter 136 verbunden, wie es oben bereits erwähnt wurde. Jedes der UND-Gatter mit zwei Eingängen in 13OA und der Schaltung 13OB wird durch die Leitungen 200-207 ausgewählt, die Ausgänge der Abgriff-Dekodierschaltung 108B.

Gemäß Fig. 4 weist die Taktschaltung 124 eine Zählschaltung auf, welche einen Acht-Bit-Ring 3OO der ladungsgekoppelten Einrichtung und ODER-Gatter 301, 302 und 303 aufweist. Der Rest der Schaltung in der Taktschaltung 124 ist in der Vergleichsschaltung 325 enthalten. Der Acht-Bit-Ring 3OO der ladungsgekoppelten Einrichtung hat acht Abgriffe 0-7, welche durch die Gatter 301, 302 und 303 dekodiert werden, um eine interne Adresse A12', A13¹, A14¹ zu erzeugen, welche die relative Position zwischen zwei beliebigen aufeinander folgenden Abgriffen der Ringe mit 64 Bit im Direktspeicher 100 des oben genannten fiktiven Abtastbits darstellt. Die Adresseneingänge A12,

709886/0600

AI3 und A14 sind die externen Adressierbits oder Adressenbits, welche die Möglichkeit schaffen, daß der Lese/Schreib-Aktivierungstaktimpuls erzeugt wird. Der Lese/Schreib-Aktivierungstaktimpuls wird erzeugt, wenn das fiktive Abgriffbit diejenige Anzahl von Verschiebungen aus derjenigen Position absolviert hat, in welcher es physikalisch angeordnet war, als das adressierte Bit durch die Eingabekombination A1-A14 zu dem nächsten ausgewählten Abgriff adressiert wurde. Die Vergleichsschaltung 325 führt dies durch, indem der Lese/Schreib-Aktivierungsimpuls erzeugt wird, wenn A12¹ , A13¹ , IiF gleich A12, A13, A14 ist.

Es ist ersichtlich, daß die Ausgänge der ODER-Gatter 301, 302 und 303 jeweils mit den Eingängen von Invertera 304, 305 und 306 und mit den Eingängen der ODEE-Gatter 310, 312 und 314 verbunden sind und daß die anderen Eingänge der ODER-Gatter 31o7 312 und 314 jeweils mit A12, A13 und A14 verbunden sind. Die Ausgänge der Inverter 304, 305 und 3O6 sind jeweils mit den Eingängen der ODER-Gatter 31I* 313 und 315 verbunden, deren andere Eingänge jeweils mit den Ausgängen der Inverter 307, 3O8 und 309 verbunden sind, deren Eingänge ihrerseits mit A12, AI3 und A14 verbunden sind. Die Ausgänge der NOR-Gatter 310 und 311 sind mit den Eingängen des NOR-Gatters 316 verbunden. Die Ausgänge der NOR-Gatter 312 und 313 sind mit den Eingängen des NOR-Gatters 317 verbunden. Die Ausgänge der NOR-Gatter und 315 ßind mit den Eingängen des NOR-Gatters 318 verbunden. Die Ausgänge der NOR-Gatter 316, 317 und 318 sind jeweils mit den Eingängen des UND-Gatters 320 verbunden, dessen Ausgang die Leitung 133 ist, auf welcher die Lese/Schreib-Vorgänge durchgeführt werden.

Bei der Anordnung gemäß Fig. 1 kann jedes einzelne Bit im statistischen Zugriff angesprochen oder adressiert werden, obwohl die Daten im Ring 20 rezirkulieren. Im wesentlichen

70Ö886/QG0Q

wird dies dadurch möglich, daß zuerst eine interne Adresse AV, A2¹, A3¹ erzeugt wird, indem ein vergleichbarer Acht-Bit-Ring 4-6 dekodiert wird, welcher zunächst zurückgestellt wird, so daß ein fiktives Abgriffbit an der Position Null beginnt, und zu einer bestimmten Zeit jeweils um ein Bit verschoben wird, bis zur Position 7» von wo es rezirkuliert oder in die Position Null zurückgeführt wird. Die Dekodiergatter 50, 52 und 54· dekodieren die letzten sieben Ausgänge des Zählers, so daß sich die folgende Wahrheitstabelle ergibt:

Abgriffbitposition A3'. A2* A1' 0
1
2

3 M-5 6

Als Beispiel sei angenommen, daß eine Information in den Hing der ladungsgekoppelten Einrichtung eingeschrieben werden soll. Weiterhin wird angenommen, daß zu der Zeit die Position dee Abgriffbits im Zählerring 4-6 an der Position 2 ist. Dies entspricht der Adresse A3¹» A2¹ , AV, welche gemäß der obigen Tabelle den digitalen Wert 010 hat. Unter der Annahme, daß die in den Speicher eingegebene Adresse A3« A2, A1 den digitalen Wert 111 hat, wird die physikalische Stelle A3", A2", A1",des Ringes 20 der ladungsgekoppelten Einrichtung, in welche die Daten eingeschrieben wurden, dadurch erhalten, daß A3', A2', AV zu A3, A2, A1 mit Hilfe der Addier schaltung 16 addiert wird, so daß sich die folgenden Ergebnisse ergeben:

0	0	0
0	0	1
0	1	0
0	1	1
1	0	0
1	0	1
1	1	0
1	1	1

010 (A3¹, A2¹, Α1')
+ 111 (A3, Α2, Α1 )

001 (A3", Α2", Α1")

Weiterhin sei angenommen, daß drei Taktimpulse später die Daten aus dem Speicher ausgelesen werden sollen. Das Abgriffbit hat sich dann in dem Zählerring 46 um drei Positionen weiterbewegt, und alle Daten im Ring 20 der ladungsgekoppelten Einrichtung wurden um drei Positionen geshiftet. Die Adresse A3¹, A2¹, A1' hat sich von der Position 2 zur Position 5 bewegt, so daß die Adresse A3¹, A2¹, A1· 101 ist. Die Daten, die angesprochen werden sollen, werden wiederum bei A3, A2, ΑΛ adressiert, was 111 entspricht. Die physikalische Stelle, an welcher das adressierte Bit sich jetzt befindet, wird dadurch bestimmt, daß A3, A2, A1 zu A3¹, A2¹, A1' durch die Addierschaltung 16 in folgender Weise addiert wird:

101 (A3¹, A2¹, A1¹)
+ 111 (A3, A2, A1 )

100 (A3", A2", AT¹)

Deshalb befindet sich das adressierte Bit an der Position 4 im Ring 20, so daß an der Position 4 im Ring 20 dieselben Daten ausgelesen wurden, die während des vorhergehenden Einschreibvorgangs eingeschrieben wurden.

Die Ringauswahldekodiereinrichtung gemäß Fig. 2 arbeitet in herkömmlicher Weise, wie es bei gewöhnlichen kombinatorischen DekodierSchaltungen der Fall ist, so daß sich eine nähere Erläuterung hier erübrigt.

Die Arbeitsweise der Abgriffauswahlschaltung gemäß Fig. 3 ist mit der oben gerade erläuterten Arbeitsweise der Anordnung gemäß Fig. 1 identisch. Gemäß Fig. 1 ist einem Lesespeicherbit ein

Abgriff zugeordnet, und daher ist die Dekodierschaltung in der Fig. 1 im wesentlicheneeine Abgriffauswahlschaltung. In der Fig. 3 hat der Ringzähler 150 64 Bits, jedoch nur acht Abgriffe. Die Arbeitsweise der Schaltung gemäß Fig. 3 besteht im wesentlichen darin, die interne Adresse A3¹, Α2¹, A1' von einem der Abgriffe jedes Ringes in exakt derselben Weise zu erzeugen, wie es bei der Schaltung gemäß Fig. 1 geschieht, so daß sich eine weitere Erläuterung hierzu erübrigt. Bei der Ausführungsform gemäß Fig. 2 bis 5 wird nur der Ring adressiert, in welchem das adressierte Bit angeordnet ist, indem der nächste Abgriff ausgewählt wird, den es erreicht, so daß keine vollständige Identifizierung und kein entsprechender Zugriff zu dem adressierten Bit erfolgt. Die Schaltung gemäß Fig. 4 erzeugt einen Lese/Schreib-Aktivierungsimpuls oder einen Taktimpuls für die Eingabe/Ausgabe-Schaltung, welche dem ausgewählten Abgriff zugeordnet ist, wenn das adressierte Informationsbit den ausgewählten Abgriff erreicht. Die Adressenvergleichsschaltung in der Fig. 4 arbeitet in der Weise, so daß ein Lese/Schreib-Aktivierungsimpuls am Knoten 133 entwickelt wird, wenn an den Eingängen des UND-Gatters drei Ziffern "1 " auftreten. Dies kann nur der Fall sein, wenn die Eingänge der NOR-Gatter 316, 31? und 318 alle tiefgelegt sind. Dieser Zustand kann nur eintreten, wenn A14, A13, A12 gleich A14¹ , A13¹, A12' ist. Es würde jedoch eine beliebige andere Adreεsenvergleichεschaltung, welche nur einen Lese/ Schreib-Aktivierungsimpuls zu einer unterschiedlichen Zeit für jede der acht Kombinationen von A14, A13 und A12 liefern könnte, eben8o gut arbeiten.

109896/0*00

Leerseite

τ?»

Claims

Patentansprüche

/ 1J Speicheranordnung mit einer Speichereinrichtung, welche eine Mehrzahl von sequentiell gekoppelten Speicherzellen aufweist, um Daten rezirkulieren zu lassen, und welche einen Adresseneingang aufweist, um in statistischem Zugriff ein bestimmtes Dstenbit zu adressieren, welches in der Speichereinrichtung rezirkuliert, dadurch gekennzeichnet, daß eine der Speicherzellen als fiktive Bezugsspeicherzelle ausgebildet und verwendet ist, daß eine Schaltung (12, 50, 60, 61) vorgesehen ist, Vielehe mit der Adressiereinrichtung und der Speichereinrichtung (20) verbunden ist, um die Anzahl der Speicherzellen zu zählen, durch welche das adressierte Bit gegenüber der Bezugsspeicherzelle geshiftet wurde, und um diese Anzahl zu der Adresse zu addieren, um eine interne Adresse zu erzeugen, welche der tatsächlichen Stelle des adressierten Bits der rezirkulierenden Daten entspricht, und daß eine Dekodiereinrichtung (64, 26, 28) vorhanden ist, welche mit der Mehrzahl von Speicherzellen gekoppelt ist und mit der Einrichtung zum Auswählen der tatsächlichen Stelle.
2. Anordnung; nach .Anspruch 1, dadurch gekennzeichnet, daß eine Einrichtung (JO) vorgesehen ist, welche die Speicherzellen mit der Dekodiereinrichtung verbindet, um eine neue Information in die tatsächliche Stelle einzuschreiben, während ein Schreibvorgang abläuft, und um das Datenbit während eines Lesevorgangs abzutasten.
3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Einrichtung einen Zähler (46) aufweist, um die Anzahl der Verschiebungen zu zählen, und daß eine Addiereinrichtung (58, 60, 62) vorhanden ist, welche mit dem Zähler, der Üekoc i einrichtung und der Adresseneinrichtung verbunden ist, um die Addition durchzuführen.

70Θ886/Οδ00 OFUGlNAL JNSPECTED
4. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß der Zähler einen Rezirkulationsspeicher (46) aufweist, der eine Mehrzahl von Ausgängen und eine Mehrzahl von logischen Verknüpfungsgliedern (50, 52, 54-) aufweist, welche mit der Mehrzahl von Ausgängen und mit der Addiereinrichtung verbunden sind, um eine Binärzohl zu erzeugen, welche gleich der Anzahl von Verschiebungen ist.
5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Addiereinrichtung eine Mehrzahl von Addierstufen (58, 60, 62) mit zwei Eingängen aufweist, welche mit den logischen Verknüpfungsgliedern verbunden ist, weiterhin mit einer Mehrzahl von Auresseneingängen und mit der Dekodiereinrichtung.
6. Anordnung nach Anspruch 5> dadurch gekennzeichnet, daß die Speicherzellen ladungsgekoppelte Einrichtungen sind, und daß der Rezirkulationsspeicher in der Zählereinrichtung aus ladungsgekoppelten Einrichtungen besteht.
7. Speicheranordnung mit einem Rezirkulatiorisspeicher, mit einer Mehrzahl von Speicherzellen und mit einer Adresseneinrichtung, mit welcher ein bestimmtes Datenbit adressierbar ist, welcher, im Speicher rezirkuliert, dadurch gekennzeichnet, daß eine Einrichtung (16) vorhanden ist, welche elektrisch mit der Adresseneinrichtung und mit der Rezirkulationsspeichereinrichtung verbunden ist, um die Anzahl der Speicherzellen zu bestimmen, über welche ein adressierter Bit aus einer fiktiven Bezugsspeicherzelle verschoben v/urde, und um diese Anzahl zu der Adresse zu addieren uad um dns Ergebnis zu dekodieren, uli die physikalische Stelle des adressierten Bits in der Rozirkulotionsspeichereinrichtung zu bestimmen.

709886/0600