DE3603289C2

DE3603289C2 -

Info

Publication number: DE3603289C2
Application number: DE3603289A
Authority: DE
Inventors: Tomohisa Wada; Hirofumi Itami Hyogo Jp Shinohara
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1985-02-26
Filing date: 1986-02-04
Publication date: 1990-04-26
Also published as: DE3603289A1; JPS61196498A; FR2578085B1; US4893282A; JPH0418399B2; FR2578085A1

Description

Die Erfindung betrifft ein Halbleiter-Speicherelement nach dem Oberbegriff des Patentanspruches 1.

Ein derartiges Halbleiter-Speicherelement ist aus der US 43 55 377 bekannt. Bei dem bekannten Halbleiter-Speicherelement wird der Ausgang des NOR-Schaltkreises über einen MOS-Transistor und einen Polysiliziumwiderstand aufgeladen. Der Polisiliziumwiderstand dient zum Synchronisieren des Aufladens mit der Tätigkeit auf einer Wortleitung. Der MOS-Transistor wird durch ein Chip-Select-Signal gesteuert. Wenn die ersten impulssignalerzeugenden Schaltkreise das erste Impulssignal erzeugen, geht der Ausgang des NOR-Schaltkreises auf einen niedrigen Pegel. Daraufhin wird ein Ausgangssignal mit hohem Pegel erzeugt. Dieses Ausgangssignal wird auch zurückgeführt zu einer Verriegelungsschaltung für den Ausgang des NOR-Schaltkreises. Durch das zurückgeführte Signal wird der Ausgang des NOR-Schaltkreises wieder angehoben. Es besteht jedoch nicht die Möglichkeit, die Lesegeschwindigkeit zum Zeitpunkt der Änderung im Chip-Select-Eingangssignal zu steigern, indem der Ausgang des NOR-Schaltkreises gezielt durch ein zweites Impulssignal angehoben wird.

Ein intern synchronisiertes statisches RAM ist zum Beispiel bekannt aus der Arbeit "16K static RAM takes new route to high speed" von Rahul Sud und Kim C. Hardee in Electronics/11. September 1980.

Fig. 1 ist ein Blockdiagramm, das eine Konstruktion eines herkömmlichen intern synchronisierten statischen RAMs zeigt. Zunächst wird unter Bezug auf die Fig. 1 ein herkömmliches intern synchronisiertes statisches RAM beschrieben. Die Eingangspuffer 11 bis 1 N werden mit Adreßsignalen A₁ bis A _N beaufschlagt. Mit einem Chip-Selekt-Eingangssignal wird ein CS-Puffer 2 beauschlagt, von dem ein Chip-Selekt-Signal gemeinsam in die oben erwähnten Eingangspuffer 11 bis 1 N eingeprägt wird.

Die Eingangspuffer 11 bis 1 N stellen einen NOR-Schaltkreis dar bezüglich der Adreßsignale und dem Chip-Selekt-Signal . Die Ausgänge der Eingangspuffer 11 bis 1 N sind entsprechend mit Adreßübertragungs-Nachweis-Schaltkreisen 31 bis 3 N (im folgenden als ATD-Schaltkreise bezeichnet) verbunden. Die ATD-Schaltkreise 31 bis 3 N erzeugen entsprechend einer Pegeländerung in den Adreßsignalen A₁ bis A _N ein einzelnes Impulssignal. Mit dem von den ATD-Schaltkreisen 31 bis 3 N geschaffenen Einzel-Impulssignal wird ein NOR-Schaltkreis 4 beaufschlagt.

Der NOR-Schaltkreis 4 weist MOS-Feldeffekt-Transistoren 41 bis 4 N und ein Lastelement 40 auf. Die entsprechenden Gate-Eingänge der MOS-Feldeffekt-Transistoren 41 bis 4 N sind mit den Ausgängen der ATD-Schaltkreise 31 bis 3 N verbunden, die entsprechenden Sources liegen auf Masse und die entsprechenden Drains sind gemeinsam mit dem Eingang des Inverters 5 verbunden. Zwischen dem Eingang des Inverters 5 und dem Versorgungsspannungspotential V _cc ist das Lastelement 40 geschaltet. Das Lastelement 40 weist zum Beispiel einen Schaltkreis auf, der einen in Reihe mit einem Widerstand geschalteten MOS-Feldeffekt-Transistor beinhaltet. Der Inverter 5 ist gebildet durch eine E-E-Anordnung oder durch eine E-D-Anordnung eines n-Kanal-MOS-Feldeffekt-Transistors oder durch CMOS-Transistoren.

Fig. 2 ist ein Laufzeitdiagramm des in Fig. 1 gezeigten konventionellen Halbleiter-Speicherelementes. Im folgenden wird unter Bezug auf die Fig. 1 und 2 der Betrieb des herkömmlichen Halbleiter-Speicherelementes beschrieben. Zunächst wird, wie in Fig. 2(b) gezeigt, der Chip aktiviert, wenn das Chip-Selekt-Eingangssignal auf niedrigem Pegel ist. Wenn dann, wie in Fig. 2(a) gezeigt, der Pegel eines der Adreßsignale A₁ bis A _N sich ändert, so gibt es einen Wechsel in dem Ausgangskanal der Eingangspuffer 11 bis 1 N, welcher dem Adreßsignal entspricht, das seinen Pegel geändert hat. Infolgedessen erzeugt derjenige der ATD-Schaltkreise 31 bis 3 N, der dem Eingangspuffer entspricht, der seinen Ausgangspegel geändert hat, ein Einzel-Impuls-Signal ATD _i wie in Fig. 2(c) gezeigt. Wenn das Einzel-Impuls-Signal ATD _i von irgendeinem der ATD-Schaltkreise 31 bis 3 N dem NOR-Schaltkreis 4 zugeleitet wird, so wird, wie in Fig. 2(d) gezeigt, ein dem Inverter 5 zugeleitet. Der Inverter 5 kehrt die Polarität des um und schafft ein ATD-Signal, wie in Fig. 2(e) gezeigt. Wie in Fig. 2(d) gezeigt, fällt das schnell ab, wächst aber langsam an, weil das Anwachsen bewerkstelligt wird durch Speicherung in dem zwischen das Versorgungsspannungspotential V _cc und den Eingang des Inverters 5 geschalteten Lastelement 40. Das so erzeugte ATD-Signal dient als Grundtaktimpuls zur Steuerung der Laufzeit eines peripheren Schaltkreises, wie etwa eines Lesesignalverstärkers oder einer Bit-Leitungs-Last, welche nicht gezeigt sind.

Wenn, wie in Fig. 2(f) gezeigt, das Chip-Selekt-Eingangssignal vom hohen Pegel zum niedrigen Pegel wechselt, dann wechseln alle Ausgangskanäle der Eingangspuffer 11 bis 1 N vom hohen Pegel zum niedrigen Pegel. Im Zeitpunkt des Wechsels des Chip-Selekt-Eingangssignals vom hohen Pegel zum niedrigen Pegel wird das Chip-Selekt-Eingangssignal verzögert durch den CS-Puffer 2, so daß, wie in Fig. 2(g) gezeigt, ein Chip-Selekt-Signal mit einem Wechsel vom hohen Pegel zu niedrigem Pegel geliefert wird. Dann werden mit einer der Verzögerung des -Signals entsprechenden Verzögerung die Ausgangskanäle der ATD-Schaltkreise 31 bis 3 N geändert, so daß das in Fig. 2(j) gezeigte ATD-Signal um einen der Verzögerung des CS-Puffers 2 entsprechenden Zeitraum verzögert wird.

Daher wird, als Ergebnis der Verzögerung des Chip-Selekt-Eingangssignals durch den CS-Puffer 2, in dem herkömmlichen, wie in Fig. 1 gezeigt konstruierten Halbleiter-Speicherelement das ATD-Signal um die in Fig. 2 gezeigte Zeit t verzögert. Das herkömmliche Halbleiter-Speicherelement hat den Nachteil, daß der Zugriff durch das Chip-Selekt-Eingangssignal im Vergleich zum Zugriff der Adreßsignale A₁ bis A _N verzögert wird.

Aus Intel Corp., Component Data Catalog, Januar 1981, S. 5-1 bis 5-14 ist in Verbindung mit einer bei einem Ein-Chip-Mikrocomputer eingesetzten D-Flip-Flop-Speicherzelle ein Ausgangsschaltkreis bekannt, der eine Serienschaltung eines Feldeffekttransistors und eines Lastwiderstandes aufweist. Zur Verringerung der Spannungsanstiegszeit wird kurzzeitig ein Schalttransistor parallel zu dem Lastwiderstand leitend gesteuert.

Aufgabe der Erfindung ist es, ein Halbleiter-Speicherelement der eingangs beschriebenen Art zu schaffen, in dem die Lesegeschwindigkeit zum Zeitpunkt der Änderung im Chip-Selekt-Eingangssignal gesteigert werden kann, ohne daß der Aufbau beträchtlich geändert werden muß.

Die Aufgabe wird gelöst durch ein Halbleiter-Speicherelement der oben beschriebenen Art mit dem Merkmalen des Kennzeichens des Anspruches 1.

Durch eine kürzere Anstiegszeit der Hinterflanke des durch den NOR-Schaltkreis entsprechend der Pegeländerung des Chip-Selekt-Signals geschaffenen Impulssignales wird eine Verzögerung des Zugriffs zum Zeitpunkt der Pegeländerung des Chip-Selekt-Signals, verglichen mit dem Zugriff zum Zeitpunkt der Änderung des Adreßsignals, verhindert.

Bevorzugte Ausführungsformen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigt:

Fig. 1 ein Blockdiagramm eines herkömmlichen Halbleiter-Speicherelementes;

Fig. 2 ein Laufzeitdiagramm zur Erläuterung des Betriebs eines herkömmlichen Halbleiter-Speicherelementes und des Betriebs einer Ausführungsform der Erfindung; und

Fig. 3 ein schematisches Blockdiagramm einer Ausführungsform der Erfindung.

Fig. 3 ist ein schematisches Blockdiagramm eines Halbleiter-Speicherelements. In einem in Fig. 3 gezeigten Halbleiter-Speicherelement ist ein CSTD-Schaltkreis, der zum Zeitpunkt des Wechsels des Chip-Selekt-Signals vom hohen Pegel zum niedrigen Pegel ein Einzel-CS-Impulssignals erzeugt, verbunden mit dem Ausgang eines CS-Puffers 2, wie in Fig. 1 gezeigt, so daß ein vom CSTD-Schaltkreis erzeugtes an das Lastelement 7 geleitet wird. Das Lastelement 7 weist einen Reihenschaltkreis auf, der einen in Reihe mit einer durch einen Widerstand gebildeten Last 72 geschalteten p-Kanal-MOS-Feldeffekt-Transistor 71 beinhaltet, wobei der p-Kanal-MOS-Feldeffekt-Transistor 71 zwischen das Versorgungsspannungspotential V _cc und die miteinander verbundenen Drains der MOS-Feldeffekt-Transistoren 41 bis 4 N im NOR-Schaltkreis 4 geschaltet ist.

Die Fig. 2(k) bis 2(p) zeigen Laufzeitdiagramme der in Fig. 3 gezeigten Ausführung. Wenn das Chip-Selekt-Eingangssignal , wie in Fig. 2(k) gezeigt, vom hohen Pegel zum niedrigen Pegel wechselt, dann wird das Chip-Selekt-Signal durch den CS-Puffer 2 um einen wie in Fig. 2(l) gezeigten vorgegebenen Zeitraum verzögert, woraufhin das Signal vom hohen Pegel zum niedrigen Pegel wechselt. Andererseits werden die Ausgangssignale der Eingangspuffer 11 bis 1 N, die auf niedrigem Pegel liegen, entsprechend einer Pegeländerung der Adreßsignale A₁ bis A _N, als Ergebnis des Wechsels des Chip-Selekt-Signales zum niedrigen Pegel, geändert. Als Folge davon erzeugen die ATD-Schaltkreise 31 bis 3 N das in Fig. 2(n) gezeigte Einzelimpulssignal ATD _i auf die gleiche Weise wie vorhin in Verbindung mit Fig. 1 beschrieben. Das Einzel-Impulssignal ATD _i wird um einen vom CS-Puffer 2 erzeugten Zeitraum verzögert.

Das von einem der ATD-Schaltkreise 31 bis 3 N erzeugte Einzel-Impulssignal ATD _i wird als , wie in Fig. 2(c) gezeigt, an den Inverter 5 über einen der MOS-Feldeffekt-Transistoren 41 bis 4 N geleitet. Das Eingangssignal des Inverters 5, also das , fällt schnell ab als Antwort auf den Anstieg des Ausgangsimpulses der ATD-Schaltkreise 31 bis 3 N und steigt langsam an als Antwort auf das Abfallen der Impulse. Der langsame Anstieg rührt von der Tatsache her, daß der Anstieg nur durch das zwischen das Versorgungsspannungspotential V _cc und den Eingang des Inverters 5 geschaltete Lastelement 40 bewerkstelligt wird.

Andererseits schafft der CSTD-Schaltkreis 6, entsprechend dem Wechsel des Ausgangssignales des CS-Puffers 2, also dem Chip-Selekt-Signal , vom hohen Pegel zum niedrigen Pegel, ein Einzel-Impulssignal , wie in Fig. 2(m) gezeigt. Als Antwort auf das Impulssignal wird der p-Kanal-MOS-Feldeffekt-Transistor 71 aktiviert, und der Widerstand zwischen dem Versorgungsspannungspotential V _cc und dem Eingang des Inverters 5 wird abgesenkt. Das Ergebnis ist, daß die Zeitkonstante, welche das Produkt des oben genannten Widerstandes mit der Kapazität der MOS-Feldeffekt-Transistoren 41 bis 4 N ist, verkleinert wird, und das ATD-Signal steigt, wie in Fig. 2(p) gezeigt, steil an. Entsprechend kann, da das ATD-Signal steil ansteigt, eine Verzögerung in der Zugriffszeit bei der Änderung des Chip-Selekt-Eingangssignales durch einen Zeitraum korrigiert werden, der eine Verzögerung durch den CS-Puffer 2, verglichen mit dem Zugriff durch die Adreßsignale A₁ bis A _N, entspricht. Daher kann der gleiche Zugriff wie durch die Adreßsignale A₁ bis A _N durch das Chip-Selekt-Signal erzielt werden.

Obwohl in der oben beschriebenen Ausführung das Lastelement 7 gebildet wird durch die Reihenschaltung eines p-Kanal-MOS-Feldeffekt-Transistors 71 mit einem Widerstand 72, kann das Lastelement 7 gebildet werden nur durch einen p-Kanal-MOS-Feldeffekt-Transistor 71. Insbesondere kann jedes Lastelement verwendet werden, soweit es steuerbar ist durch ein von dem CSTD-Schaltkreis 6 erzeugtes Impulssignal .

Claims

1. Halbleiter-Speicherelement, das eine Mehrzahl Speicherzellen umfaßt, mit:

- ersten impulssignalerzeugenden Schaltkreisen (11 bis 1 N, 31 bis 3 N) zum Kennzeichnen der Adressen der Speicherzellen in Übereinstimmung mit einer Mehrzahl von Adreßsignalen (A₁ bis A _N) derart, daß als Folge einer Pegeländerung in einem entsprechenden Adreßsignal ein erstes Impulssignal (ATD _i) erzeugt wird,
- einem NOR-Schaltkreis (4) zum Berechnen eines logischen NOR aus dem von jedem der ersten impulssignalerzeugenden Schaltkreise (11 bis 1 N, 31 bis 3 N) erzeugten ersten Impulssignal (ATD _i), und
- einem Betriebsgeschwindigkeitssteuer-Schaltkreis (7) zur Steuerung der Betriebsgeschwindigkeit des NOR-Schaltkreises (4),

gekennzeichnet durch

- einen mit dem Betriebsgeschwindigkeits-Steuerschaltkreis (7) verbundenen zweiten impulssignalerzeugenden Schaltkreis (6) zum Erzeugen eines zweiten Impulssignals infolge einer Pegeländerung in einem Chip-Selekt-Signal zum Aktivieren des Halbleiter-Speicherelements.

2. Halbleiter-Speicherelement nach Anspruch 1, dadurch gekennzeichnet, daß der NOR-Schaltkreis (4)

- eine Mehrzahl von MOS-Feldeffekt-Transistoren (41 bis 4 N), deren Gates mit den Ausgängen der Mehrzahl der ersten impulssignalerzeugenden Schaltkreise (11 bis 1 N, 31 bis 3 N) verbunden sind, deren Sources auf Masse liegen und deren Drains alle miteinander verbunden sind,
- ein zwischen einem Versorgungsspannungspotential (V _cc) und den miteinander verbundenen Drains der Mehrzahl von MOS-Feldeffekt-Transistoren (41 bis 4 N) geschaltetes erstes Lastelement (40), und
- ein zwischen das Versorgungsspannungspotential (V _cc) und die miteinander verbundenen Drains der Mehrzahl von MOS-Feldeffekt-Transistoren (41 bis 4 N) geschaltetes zweites Lastelement (72), das durch das zweite Impulssignal des zweiten impulssignalerzeugenden Schaltkreises (6) angesteuert wird,

aufweist.

3. Halbleiter-Speicherelement nach Anspruch 2, dadurch gekennzeichnet, daß

- das zweite Lastelement (72) einen MOS-Feldeffekt-Transistor (71) aufweist.

4. Halbleiter-Speicherelement nach Anspruch 2, dadurch gekennzeichnet, daß

- das zweite Lastelement (72) einen Reihenschaltkreis aufweist, der einen in Reihe mit einem Widerstand (72) geschalteten MOS-Feldeffekt-Transistor (71) aufweist.