DE3603289A1

DE3603289A1 - Halbleiter-speicherelement

Info

Publication number: DE3603289A1
Application number: DE19863603289
Authority: DE
Inventors: Hirofumi Itami Hyogo Shinohara; Tomohisa Wada
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1985-02-26
Filing date: 1986-02-04
Publication date: 1986-08-28
Also published as: JPS61196498A; FR2578085B1; DE3603289C2; US4893282A; JPH0418399B2; FR2578085A1

Description

Halbleiter-Speicherelement

BESCHREIBUNG

Die Erfindung betrifft ein Halbleiter-Speicherelement. Insbesondere betrifft die Erfindung eine Verbesserung eines Halbleiter-Speicherelementes wie etwa ein intern synchronisiertes statisches RAM.

Ein intern synchronisiertes statisches RAM ist zum Beispiel bekannt aus der Arbeit "16K static RAM takes new route to high speed" von Rahul Sud und Kim C. Hardee in Electronics/ 11. September 1980.

Fig. 1 ist ein Blockdiagramm, das eine Konstruktion eines herkömmlichen intern synchronisierten statischen RAMs zeigt. Zunächst wird unter Bezug auf die Fig. 1 ein herkömmliches intern synchronisiertes statisches RAM beschrieben. Die Eingangspuffer 11 bis IN werden mit Adreßsignalen A- bis A^ beaufschlagt. Mit einem Chip-Selekt-Eingangssignal CS . wird ein CS-Puffer 2 beaufschlagt, von dem ein Chip-Selekt-Signal CS gemeinsam in die oben erwähnten Eingangspuffer 11 bis IN eingeprägt wird.

Die Eingangspuffer 11 bis IN stellen einen NOR-Schaltkreis dar bezüglich der Adreßsignale und dem Chip-Selekt-Signal CS. Die Ausgänge der Eingangspuffer 11 bis IN sind entsprechend mit Adreßübertragungs-Nachweis-Schaltkreisen 31 bis 3N (im folgenden als ATD-Schaltkreise bezeichnet) verbunden. Die ATD-Schaltkreise 31 bis 3N erzeugen entsprechend einer Pegeländerung in den Adreßsignalen A₁ bis A.. ein einzelnes Impulssignal. Mit dem von den ATD-Schaltkreisen 31 bis 3N geschaffe-

nen Einzel-Impulssignal wird ein NOR-Schaltkreis 4 beaufschlagt.

Der NOR-Schaltkreis 4 weist MOS-Feldeffekt-Transistoren 41 bis 4N und ein Lastelement 40 auf. Die entsprechenden Gate-Eingänge der MOS-Feldeffekt-Transistoren 41 bis 4N sind mit den Ausgängen der ATD-Schaltkreise 31 bis 3N verbunden, die entsprechenden Sources liegen auf Masse und die entsprechenden Drains sind gemeinsam mit dem Eingang des Inverters 5 verbunden. Zwischen dem Eingang des Inverters 5 und dem Versorgungsspannungspotential V ist das Lastelement 40 geschaltet. Das Lastelement 40 weist zum Beispiel einen Schaltkreis auf, der einen in Reihe mit einem Widerstand geschalteten MOS-Feldeffekt-Transistor beinhaltet. Der Inverter 5 ist gebildet durch eine E-E-Anordnung oder durch eine E-D-Anordnung eines n-Kanal-MOS-Feldeffekt-Transistors oder durch einen CMOS-Transistor.

Fig. 2 ist ein Laufzeitdiagramm der in Fig. 1 gezeigten konventionellen Halbleiter-Speicherzelle. Im folgenden wird unter Bezug auf die Figuren 1 und 2 der Betrieb der herkömmlichen Halbleiter-Speicherzelle beschrieben. Zunächst wird, wie in Fig. 2(b) gezeigt, der Chip aktiviert, wenn das Chip-Selekt-Eingangssignal CS , auf niedrigem Pegel ist. Wenn dann, wie in Fig. 2(a) gezeigt, der Pegel eines der Adreßsignale A. bis A., sich ändert, so gibt es einen Wechsel in dem Ausgangskanal der Eingangspuffer 11 bis IN, welcher dem Adreßsignal entspricht, das seinen Pegel geändert hat. Infolgedessen erzeugt derjenige der ATD-Schaltkreise 31 bis 3N, der dem Eingangspuffer entspricht, der seinen Ausgangspegel geändert hat, ein Einzel-Impuls-Signal ATD., wie in Fig. 2(c) gezeigt. Wenn das Einzel-Impulssignal ATD. von irgendeinem der ATD-Schaltkreise 31 bis 3N dem NOR-Schaltkreis 4 zugeleitet wird, so wird, wie in Fig. 2(d) gezeigt, ein ATD-Signal dem Inverter 5 zugeleitet. Der Inverter 5 kehrt die Polarität des ATD-Signals um und schafft ein ATD-Signal, wie in

Fig. 2(e) gezeigt. Wie in Fig. 2(d) gezeigt, fällt das ATD-Signal schnell ab, wächst aber langsam an, weil das Anwachsen bewerkstelligt wird durch Speicherung in dem zwischen das Versorgungsspannungspotential V und den Eingang des Inverters 5 geschalteten Lastelement- 40. Das so erzeugte ATD-Signal dient als Grundtaktimpuls zur Steuerung der Laufzeit eines peripheren Schaltkreises, wie etwa eines Lesesignalverstärkers oder einer Bit-Leitungs-Last, welche nicht gezeigt sind.

Wenn, wie in Fig. 2(f) gezeigt, das Chip-Selekt-Eingangssignal CS , vom hohen Pegel zum niedrigen Pegel wechselt, dann wechseln alle Ausgangskanäle der Eingangspuffer 11 bis IN vom hohen Pegel zum niedrigen Pegel. Im Zeitpunkt des Wechsels des Chip-Selekt-Eingangssignals C~S . vom hohen Pegel zum niedrigen Pegel wird das Chip-Selekt-Eingangssignal CS*

ΘΧ u

verzögert durch den CS-Puffer 2, so daß, wie in Fig. 2(g) gezeigt, ein Chip-Selekt-Signal CS mit einem Wechsel vom hohen Pegel zu niedrigem Pegel geliefert wird. Dann werden mit einer der Verzögerung des CS ,-Signals entsprechenden Verzögerung die Ausgangskanäle der ATD-Schaltkreise 31 bis 3N geändert, so daß das in Fig. 2(j) gezeigte ATD-Signal um einen der Verzögerung des CS-Puffers 2 entsprechenden Zeitraum verzögert wird.

Daher wird, als Ergebnis der Verzögerung des Chip-Selekt-Eingangssignals CS , durch den CS-Puffer 2, in der herkömmlichen, wie in Fig. 1 gezeigt konstruierten Halbleiter-Speicherzelle das ATD-Signal um die in Fig. 2 gezeigte Zeit t verzögert. Die herkömmliche Halbleiter-Speicherzelle hat den Nachteil, daß der Zugriff durch das Chip-Selekt-Eingangssignal CS im Vergleich zum Zugriff der Adreßsignale A₁ bis An verzögert wird.

Aufgabe der Erfindung ist es daher, eine Halbleiter-Speicherzelle zu schaffen, in der die Lesegeschwindigkeit zum Zeit-

punkt der Änderung im Chip-Selekt-Eingangssignal gesteigert werden kann, ohne den Aufbau eines herkömmlichen Elementes beträchtlich zu ändern.

Die Aufgabe wird gelöst durch eine Halbleiter-Speicherzelle der oben beschriebenen Art mit dem Merkmalen des Kennzeichens des Anspruches 1.

Entsprechend der Erfindung wird durch eine schnellere Anstiegszeit der Hinterflanke des durch den ODER-Schaltkreis, entsprechend der Pegeländerung des Chip-Selekt-Signals. geschaffenen Impulssignales eine Verzögerung des Zugriffs zum Zeitpunkt der Pegeländerung des Chip-Selekt-Signals, verglichen mit dem Zugriff zum Zeitpunkt der Änderung des Adreßsignals, verhindert.

In einer bevorzugten Ausführung der Erfindung weist ein ODER-Schaltkreis eine Vielzahl von MOS-Feldeffekt-Transistoren auf, deren Gates entsprechend mit den Ausgängen der ersten impulssignalerzeugenden Schaltkreise verbunden sind, deren Sources auf Masse liegen und deren Drains miteinander verbunden sind. Ein erstes Lastelement ist zwischen das Versorgungsspannungspotential und die Drains der Mehrzahl der MOS-Feldeffekt-Transistoren geschaltet, ein zweites Lastelement ist zwischen das Versorgungsspannungspotential und die Drains der Mehrzahl der MOS-Feldeffekt-Transistoren geschaltet, so daß das zweite Lastelement aktiviert wird durch das zweite Impulssignal. Das zweite Lastelement umfaßt einen Reihenschaltkreis, der einen in Reihe mit einem Widerstand geschalteten MOS-Feldeffekt-Transistor beinhaltet.

Diese und weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockdiagramm einer herkömmlichen Halbleiter-Speicherzelle;

Fig. 2 ein Laufzeitdiagramm zur Erläuterung des Betriebs einer herkömmlichen Halbleiter-Speicherzelle und des Betriebs einer Ausführung der vorliegenden

Erfindung; und

Fig. 3 ein schematisch.es Blockdiagramm einer Ausführung der gegenwärtigen Erfindung.

Fig. 3 ist ein schematisches Blockdiagramm einer Ausführung der gegenwärtigen Erfindung. In einem in Fig. 3 gezeigten Halbleiter-Speicherelement ist ein CSTD-Schaltkreis, der zum Zeitpunkt des Wechsels des Chip-Selekt-Signals CS vom hohen Pegel zum niedrigen Pegel ein Einzel-CS-Impulssignal erzeugt, verbunden mit dem Ausgang eines CS-Puffers 2, wie in Fig. 1 gezeigt, so daß ein vom CSTD-Schaltkreis erzeugtes CST-Signal an das Lastelement 7 geleitet wird. Das Lastelement 7 weist einen Reihenschaltkreis auf, der einen in Reihe mit einer durch einen Widerstand gebildeten Last 72 geschalteten p-Kanal-MOS-Feldeffekt-Transistor 71 beinhaltet, wobei der p-Kanal-MOS-Feldeffekt-Transistor 71 zwischen das Versorgungsspannungspotential V und die miteinander verbundenen Drains der MOS-Feldeffekt-Transistoren 41 bis 4N im NOR-Schaltkreis 4 geschaltet ist.

Die Figuren 2(k) bis 2(p) zeigen Laufzeitdiagramme der in Fig. 3 gezeigten Ausführung. Wenn das Chip-Selekt-Eingangssignal CS ., wie in Fig. 2(k) gezeigt, vom hohen Pegel zum niedrigen Pegel wechselt, dann wird das Chip-Selekt-Signal CS durch den CS-Puffer 2 um einen wie in Fig. 2(1) gezeigten vorgegebenen Zeitraum verzögert, woraufhin das Signal CS vom hohen Pegel zum niedrigen Pegel wechselt. Andererseits werden die Ausgangssignale der Eingangspuffer 11 bis IN, die auf niedrigem Pegel liegen, entsprechend einer Pegeländerung der

Adreßsignale A- bis A_w, als Ergebnis des Wechsels des Chip-Selekt-Signales CS zum niedrigen Pegel, geändert. Als Folge davon erzeugen die ATD-Schaltkreise 31 bis 3N das in Fig. 2(n) gezeigte Einzelimpulssignal ATD. auf die gleiche Weise wie vorhin in Verbindung mit Fig. 1 beschrieben. Das Einzel-Impulssignal ATD. wird um einen vom CS-Puffer 2 erzeugten Zeitraum verzögert.

Das von einem der ATD-Schaltkreise 31 bis 3N erzeugte Einzel-Impulssignal ATD. wird als ATD-Signal, wie in Fig. 2(c) gezeigt, an den Inverter 5 über einen der MOS-Feldeffekt-Transistoren 41 bis 4N geleitet. Das Eingangssignal des Inverters 5, also das ATD-Signal, fällt schnell ab als Antwort auf den Anstieg des Ausgangsimpulses der ATD-Schaltkreise 31 bis 3N und steigt langsam an als Antwort auf das Abfallen der Impulse. Der langsame Anstieg rührt von der Tatsache her, daß der Anstieg nur durch das zwischen das Versorgungsspannungspotential V und den Eingang des Inverters 5 geschaltete

^cc
Lastelement 40 bewerkstelligt wird.

Andererseits schafft der CSTD-Schaltkreis 6, entsprechend dem Wechsel des Ausgangssignales des CS-Puffers 2, also dem Chip-Selekt-Signal CS, vom hohen Pegel zum niedrigen Pegel, ein Einzel-Impulssignal CST, wie in Fig. 2(m) gezeigt. Als Antwort auf das Impulssignal CST wird der p-Kanal-MOS-Feldeffekt Transistor 71 aktiviert, und der Widerstand zwischen dem Versorgungsspannungspotential V und dem Eingang des Inverters 5 wird abgesenkt. Das Ergebnis ist, daß die Zeitkonstante, welche das Produkt des oben genannten Widerstandes mit der Kapazität der MOS-Feldeffekt-Transistoren 41 bis 4N ist, verkleinert wird, und das ATD-Signal steigt, wie in Fig. 2(p) gezeigt, steil an. Entsprechend kann, da das ATD-Signal steil ansteigt, eine Verzögerung in der Zugriffszeit bei der Änderung des Chip-Selekt-Eingangssignales CS , durch einen Zeitraum korrigiert werden, der eine Verzögerung durch den CS-

Puffer 2, verglichen mit dem Zugriff durch die Adreßsignale A. bis A_n, entspricht. Daher kann der gleiche Zugriff wie durch die Adreßsignale A. bis A-. durch das Chip-Selekt-Signal erzielt werden.

Obwohl in der oben beschriebenen Ausführung das Lastelement 7 gebildet wird durch die Reihenschaltung eines ρ-Kanal-MOS-Feldeffekt-Transistors 71 mit einem Widerstand 72, kann das Lastelement 7 gebildet werden nur durch einen p-Kanal-MOS-Feldeffekt-Transistor 71. Insbesondere kann jedes Lastelement verwendet werden, soweit es steuerbar ist durch ein von dem CSTD-Schaltkreis 6 erzeugten Impulssignal CST.

Claims

F=I PATENTANWALT DIPL.-PHYS, LUTZ H. PRÜFER · D-8OOO MÜNCHEN FO 90-3653 ' P/A/so » Mitsubishi Denki Kabushiki Kaisha, Tokyo/Japan Halbleiter-Speicherelement PATENTANSPRÜCHE

1. Halbleiter-Speicherelement, das eine Mehrzahl Speicherzellen umfaßt, gekennzeichnet durch

- erste xmpulssignalerzeugende Schaltkreise (11 bis IN),

die in Übereinstimmung mit einer Mehrzahl von Adreßsignalen dafür vorgesehen sind, die Adressen der Speicherzellen

derart zu kennzeichnen, daß als Folge einer Pegeländerung in einem entsprechenden Adreßsignal ein erstes Impulssignal erzeugt wird,

- einen ODER-Schaltkreis (4) zum Berechnen eines logischen
ODER aus dem von jedem der ersten impulssignalerzeugenden Schaltkreise (11 bis IN) erzeugten ersten Impulssignal,

- einen zweiten impulssignalerzeugenden Schaltkreis (6) zum Erzeugen eines zweiten Impulssignals infolge einer Pegeländerung in einem Chip-Selekt-Signal zum Aktivieren eines Chips, und

PATENTANWALT DIPU-PHYS. LUTZ H. PRÜFER ■ D-8000 MÜNCHEN 90 · HARTHAUSER STR. 25d ■ TEL (O 89) 640 640 f

- einen Betriebsgeschwindigkeitssteuer-Schaltkreis (7) zur Steuerung der Betriebsgeschwindigkeit des ODER-Schaltkreises als Antwort auf das vom zweiten impulssignalerzeugenden Schaltkreis (6) erzeugte zweite Impulssignal.

2. Halbleiter-Speicherelement nach Anspruch 1, dadurch gekennzeichnet, daß

- der zweite impulssignalerzeugende Schaltkreis (6) eine Vorrichtung aufweist zur Erzeugung des zweiten Impulses als Antwort auf die Pegeländerung in einem Chip-Selekt-Signal zum Aktivieren eines Chips.

3. Halbleiter-Speicherelement nach Anspruch 1, dadurch

gekennzeichnet, daß

- der ODER-Schaltkreis (4)

- eine Mehrzahl _von MOS-Feldeffekt-Transistoren (41 bis 4N), die entsprechend so geschaffen sind, daß die Gates mit den Ausgängen der Mehrzahl der ersten impulssignalerzeugenden Schaltkreise verbunden sind, die Sources auf Masse liegen und die Drains alle miteinander verbunden sind,

- ein zwischen ein Versorgungsspannungspotential und den miteinander verbundenen Drains der Mehrzahl von MOS-Feldeffekt-Transistoren geschaltetes erstes Lastelement (40), und

- ein zwischen das Versorgungsspannungspotential und die miteinander verbundenen Drains der Mehrzahl von MOS-Feldeffekt-Transistoren geschaltetes zweites Lastelement (72), wobei das zweite Lastelement (72) durch das zweite Impulssignal des zweiten impulssignalerzeugenden Schaltkreises (6) gesteuert wird,

aufweist.

4. Halbleiter-Speicherelement nach Anspruch 3, dadurch gekennzeichnet, daß

- das zweite Lastelement (72) einen MOS-Feldeffekt-Transistor (71) aufweist.

5. Halbleiter-Speicherelement nach Anspruch 3, dadurch gekennzeichnet, daß das zweite Lastelement (72) einen Reihenschaltkreis aufweist, der einen in Reihe mit einem Widerstand (72) geschalteten MOS-Feldeffekt-Transistor (71) beinhaltet.