DE19655409B4

DE19655409B4 - Halbleiterspeichervorrichtung

Info

Publication number: DE19655409B4
Application number: DE19655409A
Authority: DE
Inventors: Jung Won Icheon Suh
Original assignee: Hynix Semiconductor Inc
Current assignee: Conversant IP NB 868 Inc
Priority date: 1995-12-08
Filing date: 1996-12-06
Publication date: 2009-11-12
Anticipated expiration: 2016-12-07
Also published as: DE19650715A1; GB2307998B; GB2307998A; JP2001006365A; JP3181845B2; US5781498A; DE19650715B4; JPH09180447A; US5835439A; KR0170903B1; KR970051195A; GB9625569D0

Abstract

Halbleiterspeichervorrichtung mit einer in mehreren Reihen und Spalten angeordneten Zellengruppe, einem Spaltendekodierer, um jeweils Spalten in Übereinstimmung mit Spaltenadressen auszuwählen,
einer hierarchischen Wortleitungsstruktur mit Unterwortleitungsgruppen, wobei
jede Unterwortleitungsgruppe 2^m Unterwortleitungstreiberschaltungen aufweist,
die Unterwortleitungsgruppen durch Teilen der Zellengruppe in n Unterzellenblöcke (400) in Spaltenrichtung und durch Zuordnen von Sätzen von 2^m Unterwortleitungen zu entsprechenden Unterzellenblöcken (400) erhalten werden,
die Unterwortleitungsgruppen mit Hauptwortleitungen mit Hilfe von Unterwortleitungstreiberschaltungen verbunden sind,
jede Unterwortleitungsgruppe mit 2^m Unterwortleitungen mit Hilfe von 2^m Unterwortleitungstreiberschaltungen mit der Hauptwortleitung verbunden ist,
die 2^m Unterwortleitungstreiberschaltungen geeignet sind, die Unterwortleitungen gemäß 2^m Wortleitungsanhebungssignalen und Komplement-Wortleitungsanhebungssignalen (px0, /px0, px1, /px1, ...) anzusteuern,
einem Reihendekodierer (200) zum Bereitstellen von Hauptwortleitungssignalen (MWL) gemäß einem ersten Teil von Reihenadressen, und
einem Wortleitungsanhebungssignalgenerator (100) zum Empfangen von m übrigen Bits der Reihenadressen, die sich vom ersten Teil der Reihenadressen unterscheiden, am Eingang und zum Erzeugen von 2^m Wortleitungsanhebungssignalen...

Description

Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung mit einer hierarchischen Wortleitungsstruktur und einer Unterwortleitungstreiberschaltung, die in der Lage ist, einen Hochgeschwindigkeitsbetrieb bei kleiner Layoutfläche auszuführen.
Diskussion des Standes der Technik
Eine hierarchische Wortleitungsstruktur wird im allgemeinen dazu verwendet, eine strenge Metalldesignregel, die aus einer Metallverdrahtung einer Wortleitung herrührt, aufzuweichen. Die Metallverdrahtung wird derart ausgeführt, daß zur Verminderung des Widerstandes einer Wortleitung, die aus einem Polysilizium besteht, eine Metallleitung auf dem oberen Teil einer Zellenanordnung in einem Wortleitungszwischenraum angeordnet wird und dann mit der Wortleitung aus Polysilizium gekoppelt wird, wodurch der Widerstand der Wortleitung vermindert wird, um die Ansteuerzeit abzukürzen (hier bezieht sich der Ausdruck Zwischenraum auf die Summe der Leitungsbreite und des Zwischenraums der regelmäßig angeordneten Leitungen; man kann es auch mit Teilungsabstand benennen). Da bei der Metallverdrahtungsmethode der Wortleitungsteilungsabstand einhergehend mit der Steigerung der Packungsdichte der Speichervorrichtung vermindert wird, steigt die Ausfallrate des Metallisierungsvorganges, wodurch die Ausbeute verringert wird. Die hierarchische Wortleitungsstruktur wird daher notwendigerweise bei der Klasse der 16M-DRAM-Produkte angewendet.
Die vorliegende Erfindung ist zur Anwendung beim Treiberteil einer Unterwortleitung in der hierarchischen Wortleitungsstruktur bestimmt, die bei Speicherprodukten Anwendung findet.
Eine konventionelle Unterwortleitungstreiberschaltung, die für die hierarchische Wortleitungsstruktur verwendet wird, besteht im allgemeinen aus drei NMOS-Transistoren, und die Unterwortleitung wird durch ein hohes Potential Vpp angesteuert, was ein erhöhter Spannungspegel ist und über einen doppelten Bootstrapping-Vorgang erfolgt. Dieser doppelte Bootstrapping-Vorgang legt eine beachtlich hohe Spannung an einen Knoten, wodurch die Zuverlässigkeit der Vorrichtung beeinträchtigt wird. Außerdem verlängert die Verzögerung zwischen den Treibersignalen die Treiberzeit. Weiterhin muß das Layout so klein wie möglich sein, weil die Layoutfläche der Unterwortleitungstreiberschaltung einen großen Einfluß auf die gesamte Speichervorrichtung hat.
In 1 zeigt ein detailliertes Schaltbild einer konventionellen Unterwortleitungstreiberschaltung, die einen NMOS-Transistor MN3 enthält, der zwischen eine Hauptwortleitung MWL und einen Knoten N1 geschaltet ist, und mit einem Spannungssignal Vx an seinem Gate versorgt ist (die eine Gleichspannung ist, die typischerweise der Spannung Vcc gleich ist). Weiterhin ist ein NMOS-Transistor MN1 zwischen einem Knoten N2 zur Aufnahme eines Betriebssignals px und eine Unterwortleitung SWL geschaltet. Dieser hat ein Gate, das mit dem Knoten N1 verbunden ist, und ein weiterer NMOS-Transistor MN2 ist zwischen die Unterwortleitung SWL und eine Massespannung Vss geschaltet und ist mit seinem Gate mit einer Komplement-Hauptwortleitung/MWL verbunden.
Der Haupt-Heraufziehtransistor MN1 zieht die Unterwortleitung SWL auf den Vpp-Pegel hinauf, (der höher ist als die Spannung einer Stromquelle innerhalb eines Speicherchips), und der Herabziehtransistor MN2 zieht sie auf 0 V (Massespannung) herab. Der NMOS-Transistor MN3 dient auch als Schalter zum Auf rechterhalten des Potentials, nachdem der Knoten N1 vorgeladen und gebootstrapped wurde. Das heißt, in fast jedem Fall, ist Vx = Vcc und der Knoten N1 vorgeladen durch V_x – V_t (wobei V_t eine Schwellenspannung ist) vor dem Aktivieren von px auf Vpp nach Verstreichen einer vorbestimmten Zeit Td. Der Knoten N1 wird daher durch eine Spannung, die größer ist als Vpp – V_t gebootstrapped, so daß die Spannung Vpp eines Signals px zum selektiven Betreiben der Unterwortleitung SWL auf die Unterwortleitung über den Hochziehtransistor MN1 unverändert übertragen wird.
2 ist ein Zeitdiagramm der Ansteuerung der Unterwortleitung nach 1.
Die konventionelle Unterwortleitungstreiberschaltung hat einen Zeitverlust, der so groß ist, wie die vorbestimmte Zeitverzögerung Td, und sie hat einen schlechten Einfluß auf die Zuverlässigkeit des Hochziehtransistors MN1 aufgrund des Knotens N1 beim Übergang auf die höhere Spannung.
Übersicht über die Erfindung
Dementsprechend ist die vorliegende Erfindung auf eine Halbleiterspeichervorrichtung gerichtet, die eine hierarchische Wortleitungsstruktur hat und die eines oder mehrere der Probleme, die durch die Beschränkungen und Nachteile des Standes der Technik hervorgerufen werden, überwindet.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Halbleiterspeichervorrichtung mit einer Unterwortleitungstreiberschaltung anzugeben, bei der eine Unterwortleitung angesteuert wird, um eine Layoutfläche zu verkleinern.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung mit einer Unterwortleitungstreiberschaltung anzugeben, bei der die Betriebsgeschwindigkeit verbessert ist, indem der Zeitverlust beseitigt wird, der durch eine Verzögerung zwischen Treibersignalen verursacht ist, die bislang während eines Bootstrapping-Vorganges erforderlich war.
Diese Aufgabe wird mit den Merkmalen des Anspruchs 1 gelöst. Weitere vorteilhafte Ausführungsformen der Erfindung sind Gegenstand der Unteransprüche.
Es versteht sich, daß die nachfolgende detaillierte Beschreibung nur beispielhaft und erläuternd ist und nur dazu dient, die Erfindung weiter zu erläutern.
Kurzbeschreibung der Zeichnungen
Die begleitenden Zeichnungen dienen dem besseren Verständnis der Erfindung und sind Bestandteil dieser Beschreibung, sie dienen der Erläuterung der Prinzipien der Erfindung.
1 zeigt eine detaillierte Schaltung einer konventionellen Unterwortleitungstreiberschaltung;
2 ist ein Betriebszeitdiagramm der Unterwortleitungstreiberschaltung nach 1;
3 ist eine detaillierte Schaltung einer Unterwortleitungstreiberschaltung gemäß einer ersten Ausführungsform;
4 ist ein Betriebszeitdiagramm der Unterwortleitungstreiberschaltung nach 3;
5 zeigt eine erste Ausführungsform der Anwendung der Unterwortleitungstreiberschaltung nach 3 in einer Gesamtzellengruppe;
6 zeigt eine zweite Ausführungsform der Anwendung der Unterwortleitungstreiberschaltung nach 3 an der Gesamtzellengruppe;
7 ist eine detaillierte Schaltung der Unterwortleitungstreiberschaltung gemäß einer zweiten Ausführungsform, die in der vorliegenden Erfindung enthalten ist;
8 ist ein Betriebszeitdiagramm der Unterwortleitungstreiberschaltung nach 7; und
9 zeigt eine dritte Ausführungsform einer Anwendung der Unterwortleitungstreiberschaltung nach 7 in der Gesamtzellengruppe.
Es wird nun im Detail die vorliegende Erfindung anhand der begleitenden Zeichnungen dargestellt.
Eine Unterwortleitungstreiberschaltung und Halbleiterspeichervorrichtung, die diese verwendet, werden im Detail unter Bezugnahme auf die begleitenden Zeichnungen beschrieben.
3 ist eine detaillierte Schaltung, die die Unterwortleitungstreiberschaltung gemäß einer ersten Ausführungsform zeigt. Hier enthält die Schaltung einen NMOS-Transistor MN1, der zwischen einem Knoten N2 zur Aufnahme eines px-Potentials und eine Unterwortleitung SWL geschaltet ist und ein Gate hat, das mit einer Hauptwortleitung MWL verbunden ist. Weiterhin ist ein NMOS-Transistor MN2 zwischen die Unterwortleitung SWL und eine Massespannung Vss geschaltet und ist mit seinem Gate mit einer Komplement-Hauptwortleitung/MWL verbunden.
Die Unterwortleitungstreiberschaltung besteht aus den beiden NMOS-Transistoren MN1 und MN2, in denen der Hochziehtransistor MN1 die Hochziehfunktion zur Zuführung eines Spannungspegels von VppL zur Unterwortleitung SWL übernimmt, während der Herabziehtransistor MN2 die Unterwortleitung SWL auf 0 V der Massespannung herabzieht.
4 ist ein Betriebszeitdiagramm der Unterwortleitungstreiberschaltung nach 3. Anders als bei der konventionellen Unterwortleitungstreiberschaltung besteht hier keine Zeitverzögerung zwischen der Hauptwortleitung MWL und der Komplement-Hauptwortleitung/MWL und dem Signal px. Um die Schaltung zu betreiben, werden erhöhte Spannungspegel von VppH und VppL benötigt. Diesesmal ist VppH ein Spannungspegel, der erforderlich ist, um die Unterwortleitung zu aktivieren, und VppH ist eine Spannung, die dem Gate des Hochziehtransistors MN1 zugeführt wird, um die VppL-Spannung von px auf die Unterwortleitung unverändert zu übertragen (d. h. VppH > VppL + V_t).
5 zeigt eine erste Ausführungsform der Anwendung der Unterwortleitungstreiberschaltung nach 3 an einer Zellengruppe. Hier sind die Unterwortleitungen SWL klassifiziert jeweils als Vierergruppen. Da zwei Hauptwortleitungen MWL und Komplement-Wortleitungen/MWL-Metallleitungen über der Gruppe aus vier Unterwortleitungen aus Polysilizium verlaufen, ist die Metallteilung im Vergleich zum konventionellen Metallverdrahtungsverfahren doppelt vergrößert. Ein Reihendekodierer 200 empfängt eine Reihenadresse von einem Abschnitt als ein Eingang zum Aktivieren der Hauptwortleitung MWL entsprechend dem Addresssignal. Die Hauptwortleitung MWL, die in Übereinstimmung mit der Reihenadresse ausgewählt ist, wird durch VppH bei 0 V über einen Pegelschieber 300 angesteuert, und ein px-Generator 100 empfängt zwei Reihenadressen als Eingänge zum Ansteuern nur von pxi (worin i eine Konstante ist: 0 ≤ i ≤ 3) der korrespondierenden Adresse mit VppL bei 0 V. Unterwortlei tungstreiberschaltungen 400 liegen zu beiden Seiten der entsprechenden Unterzellenblöcke i (worin 1 ≤ i ≤ 3n).
6 zeigt eine zweite Ausführungsform der Anwendung der Unterwortleitungstreiberschaltung nach 3 an einer Gesamtzellengruppe, bei der die Metallteilung gegenüber dem konventionellen Metallverdrahtungsverfahren um das Vierfache gesteigert ist, da jeweils acht Unterwortleitungen SWL jeweils als Gruppen klassifiziert sind und die Hauptwortleitung MWL und die Komplement-Hauptwortleitung/MWL als Metalleitungen über die acht Unterwortleitungsgruppen aus Polysilizium laufen. Der Reihendekodierer 200 empfängt die Reihenadresse eines Abschnitts als einen Eingang zum Aktivieren der Hauptwortleitung MWL entsprechend dem Adressignal.
Die Hauptwortleitung MWL, die in Übereinstimmung mit der Reihenadresse ausgewählt ist, wird durch VppH bei 0 V über den Pegelschieber 300 angesteuert, und der px-Generator 100 empfängt drei Reihenadressen als Eingänge zum Ansteuern von nur pxi (wobei i eine Konstante ist und 0 ≤ i ≤ 7) der entsprechenden Adresse mit VppL bei 0 V. Die Unterwortleitungstreiberschaltungen 400 liegen zu beiden Seiten der ensprechenden Unterzellenblöcke i (wobei 1 ≤ i ≤ 3n).
7 ist ein detailliertes Schaltbild der Unterwortleitungstreiberschaltung gemäß einer zweiten Ausführungsform, die in der Halbleiterspeichervorrichtung gemäß der Erfindung enthalten ist.
Hier enthält die Schaltung einen NMOS-Transistor MN1, der zwischen eine Hauptwortleitung MWL und einer Unterwortleitung SWL geschaltet ist und ein Gate hat, das mit einer wahren pxi-Potentialleitung verbunden ist. Ein NMOS-Transistor MN2 ist zwischen die Unterwortleitung SWL und eine Massespannung Vss geschaltet und an seinem Gate mit einer Komplement-/pxi-Potentialleitung verbunden. Anders als bei der Schaltung der ersten Ausführungsform hat diese Schaltung kein Komplement-Hauptwortleitungs-/MWL-Signal, und die Unterwortleitung wird durch die Hauptwortleitung MWL und zwei Signale pxi und /pxi angesteuert.
8 ist ein Betriebszeitdiagramm der Unterwortleitungstreiberschaltung nach 7. Diese Schaltung enthält zwei NMOS-Transistoren MN1 und MN2, wie die erste Ausführungsform, bei der der Hochziehtransistor MN1 durch das pxi-Signal ein/ausgeschaltet wird und die Hochziehfunktion erfüllt, um die VppL-Spannung der Hauptwortleitung MWL auf die Unterwortleitung SWL zu übertragen. Der Herabziehtransistor MN2 wird indessen durch das /pxi-Signal ein/ausgeschaltet und zieht die Unterwortleitung auf 0 V herab. Das pxi-Signal hat den Spannungspegel von VppH auf 0 V, wenn nicht aktiviert, und die Hauptwortleitung MWL hat den Spannungspegel von VppL auf 0 V.
9 zeigt eine dritte Ausführungsform einer Anwendung der Unterwortleitungstreiberschaltung von 7 auf eine Gesamtzellengruppe. Hier ist die Metallleitungsteilung gegenüber dem konventionellen Metallverdrahtungsverfahren auf das Vierfache gesteigert, da vier Unterwortleitungen jeweils als Gruppen klassifiziert sind, und eine einzelne Hauptwortleitung MWL verläuft als Metallleitung über vier Unterwortleitungen aus Polysilizium. Ein Reihendekodierer 200 empfängt eine Reihenadresse eines Abschnitts als einen Eingang zur Aktivierung der Hauptwortleitung MWL entsprechend dem Adressignal.
Die durch die Reihenadresse ausgewählte Hauptwortleitung MWL wird durch VppL bei 0 V über den Pegelschieber 300 angesteuert, und der px-Generator 100 empfängt zwei Reihen Adressen zum Zuführen von nur pxi und /pxi (wobei i konstant ist und 0 ≤ i ≤ 3) der korrespondierenden Adresse. Hierbei pxi wird VppH bei 0 V und /pxi wird 0 V bei Vcc. Unterwortleitungstreiberschaltungen 400 sind zu beiden Seiten der entsprechenden Unterzellenblöcke i angeordnet.
Wenn die Unterwortleitungstreiberschaltung, wie oben beschrieben, in hochintegrierten Schaltungen der Gigabit-Klasse eingebaut ist, dann wird die Unterwortleitung nur durch zwei NMOS-Transistoren angesteuert, um die Gesamtfläche der Speichervorrichtung zu vermindern. Weil außerdem kein Zeitverlust durch eine Verzögerung zwischen Steuersignalen verursacht ist, wie es bislang im Bootstrapping-Vorgang der Fall war, werden außerdem eine hohe Betriebsgeschwindigkeit und eine hohe Zuverlässigkeit der Vorrichtung erreicht.

Claims

Halbleiterspeichervorrichtung mit einer in mehreren Reihen und Spalten angeordneten Zellengruppe, einem Spaltendekodierer, um jeweils Spalten in Übereinstimmung mit Spaltenadressen auszuwählen, einer hierarchischen Wortleitungsstruktur mit Unterwortleitungsgruppen, wobei jede Unterwortleitungsgruppe 2^m Unterwortleitungstreiberschaltungen aufweist, die Unterwortleitungsgruppen durch Teilen der Zellengruppe in n Unterzellenblöcke (400) in Spaltenrichtung und durch Zuordnen von Sätzen von 2^m Unterwortleitungen zu entsprechenden Unterzellenblöcken (400) erhalten werden, die Unterwortleitungsgruppen mit Hauptwortleitungen mit Hilfe von Unterwortleitungstreiberschaltungen verbunden sind, jede Unterwortleitungsgruppe mit 2^m Unterwortleitungen mit Hilfe von 2^m Unterwortleitungstreiberschaltungen mit der Hauptwortleitung verbunden ist, die 2^m Unterwortleitungstreiberschaltungen geeignet sind, die Unterwortleitungen gemäß 2^m Wortleitungsanhebungssignalen und Komplement-Wortleitungsanhebungssignalen (px0, /px0, px1, /px1, ...) anzusteuern, einem Reihendekodierer (200) zum Bereitstellen von Hauptwortleitungssignalen (MWL) gemäß einem ersten Teil von Reihenadressen, und einem Wortleitungsanhebungssignalgenerator (100) zum Empfangen von m übrigen Bits der Reihenadressen, die sich vom ersten Teil der Reihenadressen unterscheiden, am Eingang und zum Erzeugen von 2^m Wortleitungsanhebungssignalen und Komplement-Wortleitungsanhebungssignalen (px0, /px0, px1, /px1, ...), wobei m die Anzahl der in den Wortleitungsanhebungssignalgenerator (100) eingegeben Bits der Reihenadressen ist, wobei eine der 2^m Unterwortleitungstreiberschaltungen enthält: einen Heraufziehtreiber (MN1), der zwischen einer Hauptwortleitung (MWL) und einer Unterwortleitung (SWL) gekoppelt ist, und ein Gate aufweist, das ein Wortleitungsanhebungssignal (px0, px1, ...) empfängt, und einen Herabziehtreiber (MN2), der zwischen die Unterwortleitung (SWL) und Masse gekoppelt ist, sowie ein Gate aufweist, das ein Komplement-Wortleitungsanhebungssignal (/px0, /px1, ...) empfängt ist; wobei der Heraufziehtreiber (MN1) einen Transistor enthält, dessen Schwellspannung kleiner als die Differenz zwischen Hauptwortleitungssignal und Wortleitungsanhebungssignal ist.
Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Hauptwortleitung (MWL) durch Massepotential und ein erstes hohes Potential (VppL) angesteuert wird, das Wortleitungsanhebungssignal (px0, px1, ...) durch das Massepotential und ein zweites hohes Potential (VppH) angesteuert wird, und das zweite hohe Potential höher als das erste hohe Potential ist.
Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die 2^m Wortleitungsanhebungssignale und Komplement-Wortleitungsanhebungssignale von mehreren Unterwortleitungstreiberschaltungen gemeinsam benutzt werden.