DE2327733A1

DE2327733A1 - Monolithischer speicher mit direktem zugriff

Info

Publication number: DE2327733A1
Application number: DE19732327733
Authority: DE
Inventors: Charles Robert Hoffman; William Walter Lattin
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1972-06-02
Filing date: 1973-05-30
Publication date: 1973-12-13
Also published as: JPS4957737A; FR2186702A1; FR2186702B1; US3760380A; GB1361780A

Description

PATENTANWÄLTE DIPL.-ING. LEO FLEUCHAUS

München 71, 30. Mai 1973 Melchiorstr. 42

Unser Zeichen: MO74P-1OO5

Motorola, Inc. 9401 West Grand Avenue Franklin Park, Illinois V.St.A.

Monolithischer Speicher mit direktem Zugriff

Die Erfindung betrifft einen monolithischen Speicher mit direktem Zugriff, der mit elektrischen Impulsen von einer Datenquelle aus ansteuerbar ist und eine Vielzahl von dynamischen und als MOS-Schaltkreise aufgebaute Speicherzellen bzw. Speicherstufen in einem Feld aus 2 Reihen und 2 Spalten umfasst, wobei jede Speicherstufe mit einer selektiven, auf ein relativ niedriges oder ein relativ hohes Signalniveau, z.B. eine binäre "1" und eine binäre "0" ansprechende Eingangsstufe sowie einer Ausgangsstufe versehen ist, über welche der binäre Dateninhalt der Speicherstufe feststellbar ist, und wobei mit jeder Speicherstufe Spalten-Vorladeschaltungen verbunden sind.

Fs/ba Für

30S3B0/09S?

MO74P-1OO5

Für Halbleiter-Speichersysteme^insbesondere bei monolithisch integrierten dynamischen Speichern mit direktem bzw. wahlfreiem Zugriff (RAM) werden Feldeffekttransistoren vom Anreicherungstyp verwendet. Integrierte Speichersysteme aus monolithischen Metalloxyd-Halbleiteranordnungen (MOS) sind in der Regel als rechtwinklige Speichermatrix mit 2 Reihen und 2 Spalten aus einzelnen Speicherstufen aufgebaut. Es gibt meliere grundsätzliche MOS-Herstellungs- ' verfahren, mit denen kommerziell erfolgreich gearbeitet werden kann, wobei ein Herstellungsverfahren als das Metallgate-MOS-Verfahren und ein anderes als Siliciumgate-MOS-Verfahren bekannt ist. Nach dem bekannten Stand der Technik haben nach dem Siliciumgate-MOS-Verfahren hergestellte RAM-Schaltungen alle MOS-Transistoren auf einem Halbleiterplättchen, wobei dieses sowohl die statische als auch die dynamische Schaltung oder beide umfasst, und entweder nur N-Kanal-Halbleiterelemente oder P-Kanal-Halbleiterelemente Verwendung finden. Für eine periphere Schaltung aus entweder P-Kanal-Elementen oder N-Kanal-Elementen haften dieser systembedingte Nachteile an, indem es Schwierigkeiten bereitet, das hohe Signalniveau z.B. einer binären "1" zufriedenstellend zu halten, da ein Schwellwert-Spannungsabfall bei taktgesteuerten MOS-Lastelementen auftritt, die die Knotenkapazität des Speichers auf das gewünschte Signalniveau "1" umladen. Infolgedessen sind bei bekannten dynamischen RAM-Systemen Versorgungsspannungen in der Grössenordnung von 15 bis 20 Volt notwendig. Infolge der Möglichkeit bei konventionellen dynamischen MOS-Schaltungen mit kapazitiv gekoppelten Schaltkreisknoten, an welche P-Diffusionen angeschlossen sind und in welchen vorübergehend Spannungsniveaus in einer Weise gespeichert werden, die die zugeordnete PN-Grenzschicht in Durchlassrichtung vorspannt und dadurch einen Minoritätsträgerstrom in das Substrat injiziert, welcher

- 2 - dann

309850/0987

MO74P-1OO5

dann mit Hilfe eines bipolaren Transistors im Sp ei eher knoten einer beliebigen RAM-Stufe des Feldes summiert wird, ist es notwendig, separate Klemmen für die Stromversorgung am Substrat vorzusehen. Diese zusätzlichen Anschlüsse am Substrat werden dazu benutzt, um die Sperrvorspannung aller PN-Übergänge der Schaltung sicherzustellen und verringern die Packungsdichte eines solchen Speichersystems, womit auch zusätzliche Anforderungen an den Benutzer gestellt werden müssen. Die für die Herstellung .integrierter Schaltungen mit geringer Komplexität verwendete Technologie beruht auf dem Metallgate-MOS-Verfahren zur Herstellung komplementärer MOS-Elemente (CMOS). Die Packungsdichte derartiger CMOS-Schaltungen ist bei der bisher bekannten und angewandten Technologie wesentlich geringer als die vergleichbarer komplexer MOS-Logikschaltungen aus P-Kanal- oder N-Kanal-Elementen. Dies ergibt sich aus der Tatsache, dass bei einem CMOS-Schaltkreis das Substrat eine verhältnismässig tiefe P-Diffusion benötigt, um Bereiche zu schaffen, in welchen,die N-Kanal-Diffusion ausgeführt werden kann, um' dadurch die Source- und Drainbereiche von N-Kanal-MOS-Transistoren zu schaffen. Da es auch Schwierigkeiten bereitet, kompatible Dotierungsniveaus für die P-Diffusion und die N-Diffusion zu erhalten, ergaben sich bei CMOS-integrierten Schaltkreisen mit Metallgates sehr ernste Feldinversionsprobleme, wodurch parasitäre P-Kanal- und N-Kanal-Transistoren entstehen. Diese Transistoren verschlechtern die Wirkungsweise der Schaltung. Es ist daher üblich, N-diffundierte Schutzringbereiche um P-Kanal-Transistoren und P-diffundierte Schutzringbereiche um N-Kanal-Transistoren zu legen, um die parasitären Stromwege zu unterbrechen. Die grossen zusätzlichen, dadurch benötigten Flächenbereiche für diese diffundierten Schutzringe und die P-leitenden Wannen führten dazu, dass ein wesentlich.grösserer Teil der Oberfläche des Halbleiterplättchens pro logischer

- 3 - digitaler

309850/098?

MO74P-1OO5

digitaler Funktion der Schaltung benötigt wird, wenn die CMOS-Technologie anstelle der vergleichsweise komplexeren Schaltungen unter Verwendung der P-Kanal- oder N-Kanal-MOS-Technologie verwendet wird. Aus den vorausstehend erwähnten Gründen wurde die Metallgate-CMOS-Technologie nicht für die Herstellung von integrierten Schaltkreisen mit hoher Packungsdichte, z.B. für RAM-Speicherfelder, verwendet.

Im allgemeinen haben Halbleiterplättchen mit dynamischen MOS-RAM-Speichern aus N-Kanal- oder P-Kanal-Elementen die Nachteile einer verhältnismässig hohen Verlustleistung, der Verschlechterung der gespeicherten Daten durch verschiedene parasitäre Effekte infolge komplexer peripherer Schaltkreisanordnungen,einer hohen Sensibilität bezüglich Prozessparameter bei der Herstellung einer geringen Rauschfestigkeit, einer grossen Empfindlichkeit gegenüber Schwankungen der Versorgungsspannung und die Notwendigkeit zusätzlicher Anschlüsse für die LeistungsVersorgung. Bisher bekannte Metallgate-CMOS-Speicher mit direktem Zugriff Hessen sich nicht wirtschaftlich ausführen, wegen der geringen Komponentendichte, die mit den bekannten Verfahren erzielt wird«. Es ist jedoch wünschenswert, dass man ein Speicher mit direktem Zugriff in monolithischer Bauweise auf einem Halbleiterplättchen mit erhöhter Wirtschaftlichkeit herstellen kann, wobei dieser Speicher bei höherer Geschwindigkeit und geringerer Leistung als bisherige monolithische Speicher mit direktem Zugriff arbeiten soll. Die Leistung soll nahe bei der Gleichstrom leistung 0 liegen.

Der Erfindung liegt deshalb die Aufgabe zugrunde, ein Speicherfeld aus monolithischen Speichern mit direktem bzw. wahlfreiem Zugriff zu schaffen, das mit höherer Geschwindigkeit, geringerer Leistung und geringerer

- 4 - Verlustleistung

309850/0987

MO74P-1005

Verlustleistung arbeitet und weniger-empfindlich bezüglich Änderungen der Versorgungsspannung sowie Änderungen der Parameter beim Herstellungsverfahren ist und das eine geringere Anzahl von Anschlüssen für die Versorgungsspannung als bekannte dynamische ¹M)S-Speieher mit direktem Zugriff benötigt. Insbesondere soll der Aufbau des Speicherfeldes aus dynamischen RAM-Stufen ohne die Notwendigkeit der Diffusion von Schutzringbereichen möglich sein, wobei das Speicherfeld mit CMOS-Schaltkreisen für die Adressierung,die Ein- und Ausgabe und die Erneuerung der gespeicherten Werte ausgestaltet sein soll.

Diese Aufgabe wird erfindungsgemäss dadurch gelöst, dass zur Auswahl einer Reihe von Speicherstufen mit den Eingangsstufen jeder Speicherstufe Reihen-Adressiereinrichtungen aus CMOS-Schaltkreisen funktionell verbunden sind; dass zur Auswahl einer Spalte von Speicherstufen mit den Eingangsstufen jeder Speicherstufe Spalten-Adressiereinrichtungen aus CMOS-Schaltkreisen funktionell verbunden sind, wobei die der ausgewählten Reihe und der ausgewählten Spalte zugehörige, in deren Oberschneidung liegende Speicherstufe eindeutig auswählbar ist; dass Datenübertragungseinrichtungen aus CMOS-Schaltkreisen funktionell mit den Eingangs- und Ausgangsstufen jeder Speicherstufe verbunden sind, um von einer äusseren Datenquelle eine binäre "1" oder eine binäre "O" zu der eindeutig ausgewählten Speicherstufe bzw. von der Speicherstufe zur Ausgangsstufe zu übertragen; und dass als Rückkopplung wirksame Erneuerungsschaltungen aus CMOS-Schaltkreisen mit den Datenübertragungseinrichtungen funktionell verbunden sind, um den binären Speicherinhalt einer jeden Speicherstufe in Abhängigkeit von der Steuerung des binären Dateninhalts der Datenübertragungseinrichtungen zu erneuern.

- 5 - Weitere

309880/093?

MO74P-1OO5

Weitere Ausgestaltungen und Merkmale der Erfindung sind Gegenstand von weiteren Ansprüchen.

Durch die Verwirklichung der vorliegenden Erfindung werden die Nachteile von monolithischen Speichern mit direktem Zugriff (RAi-I) aus MOS- und CMOS-Schaltkreisen überwunden, indem ein monolithisches CMOS-RAiM-System geschaffen wird, das komplementäre periphere Schaltungen in Verbindung mit einem Speicherfeld aufweist, welches aus dynamischen Speicherstufen mit N-Kanal-Halbleiterelementen besteht, wobei das monolithische Hableiterplättchen unter Verwendung eines Siliciumgate-CMOS-Herstellungsverfahrens erstellt ist. Aufgrund des Siliciumgate-CMOS-Herstellungsverfahrens sind die Schwellwertspannungen sowohl für P-Kanal- als auch N-Kanal-Transistoren sehr gering und typischerweise kleiner als 1 Volt. Die parasitären Feldinversions-Schwellwertspannungen liegen typischerweise über 10 Volt, sodass keine diffundierten Schutzringbereiche sowohl für die P-Kanal-Transistofen als auch die N-Kanal-Transistoren benötigt werden.

Durch die Verwirklichung der Erfindung, und zwar durch die Kombination der statischen und dynamischen Schaltkreis-Entwurfstechnik mit dem verbesserten CMOS-Herstellungsverfahren, führt zu einem RAM-System auf einem Halbleiterplättchen mit der grösstmöglichen Optimierung, und zt^ar im Hinblick" auf die folgenden Entwurfsveränderlichen: Die Anzahl der RAM-Stufen in einem Speicherfeld, den Flächenbedarf für die peripheren Schaltungen auf dem Halbleiterplättchen, die Verlustleistung des Hableiterplättchens, die Arbeitsgeschwindigkeit, die Rausch- bzw. Geräuschimmunität, die Unempfindlichkeit der Schaltung gegenüber veränderter Prozessparameter und die Zahl der notwendigen Spannungsversorgungsanschlüsse und des hierfür erforderlichen Spannungsbereiches.

- 6 - Das

309850/0987

MO74P-1OO5

Das Speicherfeld ist auf dem Halbleiterplättchen aus 2' Reihen und 2 Spalten dynamischer Speicherzellen aus N-Kanal-Halbleiterelementen aufgebaut, wobei die Datenspeicherung auf einem minimalen Flächenbereich erfolgt. Dadurch lässt sich eine maximale Anzahl von Bits auf einem einzigen Halbleiterplättchen unterbringen, Die Verwendung von N-Kanal-Transistoren anstelle von P-Kanal-Transistoren im Speicherbereich bewirkt einen vergrösserten Ansteuerstrom für die RAM-Stufe und daher eine grössere oder höhere Arbeitsgeschwindigkeit. Die peripheren Schaltungen umfassen Adressen-Umkehrstufen, Dekodiergatter, Eingangs- und Ausgangsschaltungen, interne Vorladeschaltungen und Erneuerungsschaltungen, wobei diese Schaltungen aus CMOS-Schaltkreisen aufgebaut sind, um eine Gleichstromverlustleistung zu erzielen, die in der Grössenordnung von Mikrowatt liegt. Damit lässt sich auch eine höhere Rauschimmunität und eine höhere Dekodiergesclwindigkeit bzw. ein rascherer Zugriff zu der ausgewählten RAM-Stufe erzielen, wobei nur ein einziges eingangsseitiges Taktsignal für die Vorladung erforderlich ist.

Das Konzept der Verwirklichung eines Speichers mit direktem Zugriff der vorausstehend beschriebenen Art unter Verwendung von bekannten CMOS-Herst&lungsverfahren ist.wirtschaftlich nicht erstrebenswert, wegen der Vielzahl der sich dabei ergebenden Nachteile. Der wichtigste Nachteil wird in der geringen Packungsdichte für die RAM-Stufen und die peripheren Schaltungen gesehen. Ausserdem ist eine höhere Schwellwertspannung bei der Verwendung des bekannten CMOS-Herstellungsverfahrens, z.B. von typischerweise 2 Volt, erforderlich, womit auch höhere Versorgungsspannungen angelegt werden müssen und sich dadurch komplexere Adressenumkehr- bzw. Pufferstufen ergeben, was eine Vergrösserung der Wechselstrom-Verlustleistung und der gesamten Kosten für das System mit sich bringt.

- 7 - Die -

309850/0987

MO74P-1OO5

Die Merkmale und Vorteile der Erfindung ergeben sich auch aus der nachfolgenden Beschreibung von Ausführungsbeispielen in Verbindung mit den sowohl einzeln als auch in jeder beliebigen Kombination die Erfindung kennzeichnenden Ansprüchen und der Zeichnung. Es zeigen:

Fig. 1 ein Blockdiagramm,aus dem der Aufbau und die Organisation eines dynamischen Speichers mit direktem Zugriff in monolithischer Ausführung gemäss der Erfindung hervorgeht;

Fig. 2a bis 2g Schaltbeispiele für einen dynamischen Speicher mit direktem Zugriff, der ein Speicherfeld aus dynamischen RAM-Stufen mit drei N-Kanal-Transistoren umfasst, wobei das Speicherfeld zwischen eine periphere CMOS-Dekodierstüfe, Eingangs- und Ausgangsschaltkreise und eine Erneuerungsschaltung geschaltet ist und diese Stufen gemäss der Erfindung aufgebaut sind;

Fig. 3 ein Zeitdiagramm, aus dem die zeitliche Zuordnung verschiedener Schwingungsformen des RAM-Systems gemäss Fig. 2 hervorgeht.

Das Blockdiagramm gemäss Fig. 1 entspricht einem Aufbau eines Speichers mit direktem bzw. wahlfreien Zugriff in monolithisch integrierter'Bauweise gemäss der Erfindung, wobei bei der Herstellung des Speichers die eingangs erwähnten verbesserten Verfahren für die Herstellung der Siliciumgates Verwendung finden. Die monolithisch integierte Halbleiter-

M Speicherscheibe 120 umfasst ein Speicherfeld 132, aus 2 Reihen

N
und 2 Spalten, einen Adressierteil für die Reihen, einen Adressierteil· 148 für die Spalten, einen internen Taktgenerator 153, sowie eine Eingangs-Ausgangs-Datenpufferstufe 154.

- 8 - Für

309850/0987

MO74P-1OO5

Für das Speicherfeld 132 sind zur beispielsweisen Erläuterung nur drei Spalten und drei Reihen dargestellt, jedoch kann dieses Speicherfeld eine beliebige Anzahl solcher Reihen und Spalten aufweisen. In dem Speicherfeld 132 sind Steuer-Anschluss leitungen 135 und Daten-Anschlussleitungen 134 vorgesehen. Diese Steuer-Anschlussleitungen stehen jeweils mit dem Steueranschluss aller Speicherzellen einer Reihe in Verbindung, wogegen die Daten-Anschlussleitungen jeweils an alle Datenanschlüsse der Speicherzellen einer Spalte angeschlossen sind. Die Steuer-Anschlussleitungen bestehen aus dotierten polykristallinen Siliciumleitungen, wogegen die Daten-Anschlussleitungen aus Metalleitungen bestehen, welche für das verbesserte Herstellungverfahren für die Siliciumgates bei der Herstellung der Halbleiter-Speicherscheibe verwendet werden. Allen Daten-Anschlussleitungen 134 der jeweiligen Spalten der RAM-Stufen 133 ist eine Spalten-Erneuerungsschaltung 137 und eine Spalten-Vorladeschaltung 138 zugeordnet. Jede dieser Spalten-Vorladeschaltungen 138 besteht aus einem CMOS-Schaltkreis, der mit jeder Datenleitung der Daten-Anschlussleitungen 134 verbunden ist. Dadurch wird das gewünschte Spannung!veau auf der jeweiligen Datenleitung vor der Auswahl einer gegebenen Reihe der RAM-Stufen 133 über die Datenanschlussleitungen 135 eingestellt. Der in den Vorladeschaltungen enthaltene Cx-10S-Schaltkreis wird von einer internen Taktspannung angesteuert, die von dem internen Taktgenerator 153 abgeleitet ist. Ebenfalls mit jeder,einer Spalte zugeordneten Daten-Anschlussleitung 134,ist eine Erneuerungsschaltung 137 verbunden, welche eine vorübergehende Speicherung und eine Rückkopplung der gespeicherten Daten zu der ausgewählten RAM-Stufe bewirkt. Somit wird infolge der für jede Spalte wirksamen Erneuerungsschaltungen das in den einzelnen RAM-Stufen des Speicherfeldes gespeicherte logische Niveau durch die aufeinanderfolgende Auswahl/ jeder Reihe des Speicherfeldes aufgefrischt. Die Steuer-Anschlussleitungen

- 9 - jeder

3 0-9*8 5 0/0987

MO74P-1OO5

jeder Reihe des Speicherfeldes 132 werden von einer separaten Reihen-Auswahlschaltung 147 angesteuert, die ihrerseits ein Eingangssignal von einem der

2 Ausgänge der den Reihen zugeordneten CMOS-Dekodiereinrichtungen 145 erhält. Auch die Reihen-Auswahls'chaltung 145 wird mit einem oder mehreren Bingangssignalen angesteuert, die von dem internen Taktgenerator 153 geliefert werden,. Die Funktion der Reihen-Auswahlschaltung 147 besteht darin, die Signale für die Steuer-Anschlussleitungen 135 zu erzeugen, welche Signale für die dynamischen RAM-Stufen 133 benötigt werden. Jede Reihenadresse-Eingangsklemme 123 ist mit einem entsprechenden Eingang einer separaten Reihenadresse-Eingangspufferstufe 143 aus CMOS-Schaltkreisen verbunden. Diese Stufe erzeugt Signale für die Reihenadresse und die Reihenadresse-Komplementleitungen, die in den Reihenadresse-Anschlussleitungen 144 vorhanden sind. Diese Signale sind dazu geeignet, die Eingänge der CMOS-Dekodiereinrichtungen 145 für die"Reihen anzusteuern. Diese CMOS-Dekodiereinrichtungen 145 umfassen 2 logische Gatter. Die Ausgangsleitungen der Dekodiereinrichtungen für die Reihen werden einzeln durch eine spezifische Kombination der eingangsseitigen logischen Signalniveaus an den Reihenadresse-Eingangsklemmen 12.3 ausgewählt. Damit wird eine Reihen-Auswahlschaltung 14 7 ausgewählt, welche ihrerseits die notwendigen Signale für die Steuer-Anschlussleitungen 135 erzeugt. Dadurch wird funktionell eine und nur eine Reihe der RAM-Stufen des Speicherfeldes 132 ausgewählt bzw. angesteuert. Der Adressierteil 148 für die Spalten umfasst eine Selektion-Verstärkungsschaltung 139 aus CMOS-Schaltkreisen, und zwar jeweils eine Schaltung für jede Spalte des Speicherfeldes 132. Ferner sind Spalten-Anschlussleitungen 140 vorgesehen, welche jeweils eine Leitung für jede entsprechende Datenleitung der Daten-Anschlussleitungen 134 umfasst. Der Adressierteil 148 enthält ferner CMOS-Eingangspufferstufen 149 und Spaltenadresse-Anschlussleitungen 150 mit Adressenleitungen

- 10 - und

309850/098?

MO74P-1OO5

und komplementären Adressenleitungen für die 2 Spalten-Dekodiereinrichtungen 152. Die Selektions-Verstärkungsschaltungen 139 bewirken die Datenübertragung zwischen den Datenanschlussleitungen 134 und den Spalten-Anschlussleitungen 140 und bewirken damit den Datenfluss zwischen der Eingangs-Ausgangs-Datenpufferstufe 154 und der ausgewählten Spalte. Während eines Speicherzyklus liegt an

N ·

einem der 2 Ausgänge der Spalten-Dekodiereinrichtungen 152 das logische Signalniveau "1", während alle anderen Ausgänge auf dem logischen Signalniveau "Ö" liegen. Über den Ausgang mit dem Signalniveau "1" wird die entsprechende Selektions-Verstärkungsschaltung 139 ausgewählt. Diese Einrichtung verstärkt auch ein Datensignal auf den Datenanschlussleitungen 134, die durch die ausgewählte RAM-Stufe 133 angesteuert werden und bewirkt entsprechend ein verstärktes Datensignal der gewünschten Polarität auf den Spalten-Anschlussleitungen 140, wobei gleichzeitig dieses Signal zu der Eingangs-Ausgangs-Datenpufferstufe 154 übertragen wird. Diese Eingangs-Ausgangs-Datenpufferstufe 154 umfasst einen Dateneingangsanschluss 129, einen Daten-Aus gangs anschluss 130 und einen Anschluss 128 an das HaIbleiterplättchen, sowie einen Lese-Schreibanschluss 127. über den Anschluss 128 wird eine vollständige Isolation des Dateneingangsanschlusses 129 und des Datenausgangsanschlusses 130 von den Spalten-Anschlussleitungen 140 bewirkt. Dieses Merkmal macht es möglich, dass Dateneingangs- und Datenausgangsleitungen einer Vielzahl dynamischer und monolithisch integrierter RAM-Systeme parallel beaufschlagt werden können, sodass über den Anschluss 128 des ausgewählten Hälbleiterplättchens die Übertragung der digitalen Daten zwischen den beaufschlagten externen Datenleitungen und den Speicherzellen der ausgewählten Reihe und Spalte des entsprechenden Hälbleiterplättchens möglich ist, Die Spalten-Dekodiereinrichtung 15 2 kann in gleicher Weise wie die Reihendekodiereinrichtung 145

- 11 - aufgebaut

309850/0987

MO74P-1OO5 aufgebaut sein. Jf^ 2327733

Für den Fachmann ist es offensichtlich, dass das monolithische RAM-System gemäss der Erfindung aus CMOS-Schaltkreisen wesentliche kommerzielle Vorteile bietet, da die Verbesserung im Herstellungsverfahren der CMOS-Schaltkrdse insbesondere Vorteile dadurch bietet dass:

1. die Verbesserung eine Elimination der diffundierten. Schutzringe um die P-Kanal-Halbleiteranordnungen und die N-Kanal-Halbleiteranordnungen zulässt, wodurch eine wesentlich höhere Komponentendichte auf einem Halbleiterplättchen möglich ist und

2. die Verbesserung die Schwellwertspannungen der P-Kanal-Transistoren und N-Kanal-Transistoren verringert, wodurch die für einen Hochgeschwindigkeitsbetrieb benötigte elektrische Leistung bzw. Versorgungsspannung herabgesetzt werden kann und auch die dynamische Verlustleistung wesentlich verringert wird.

Es ist offensichtlich, dass für den Fachmann die Lehre der vorliegenden Erfindung, wie sie für den Aufbau von dynamischen RM-Systemen aus CMOS-Schaltkreisen beschrieben wird, auch für andere nicht beschriebene CMOS-Herstellungsverfahren anwendbar ist, insbesondere wenn diese aus Silicium auf isolierenden Trägerscheiben, z.B. Spinell oder Saphir oder S-O? auf polykristallinem Silicium hergestellt sind, wobei auf diesen Halbleiterscheiben die MOS-Transistoren mit sich selbst ausrichtenden Silicium-Gates oder Metall-Gates aufgebaut sind. Die sehr niedrige parasitäre Kapazität dieser Halbleiterahordnungen führt zu RAM-Systemen aus CMOS-Schaltkreisen mit aussergewöhnlich gutem Betriebsverhalten.

- 12 - In

309850/098?

MO74P-1OO5

In den Fig, 2a bis 2g ist anhand von Schaltungsbeispielen ein dynamisches RAM-Speichersystem für 1024 Bit beschrieben, das aus CMQS-Schaltkreisen mit Siliciumgates aufgebaut ist und ein N-Kanal-Speicherfeld gemäss der Erfindung aufweist. In Fig. 2a ist das Speicherfeld in eine obere Hälfte 171 und eine untere Hälfte 276 aufgeteilt, wobei jede Hälfte 16 Reihen und 32 Spalten aus N-Kanal-RAM-Stufen 133 aufweist. Somit umfasst das gesamte Speicherfeld aus der oberen und der unteren Hälfte 1024 Speicherzellen mit einem direkten bzw. wahlfreien Zugriff in 32 Reihen und 52 Spalten. Eine dynamische N-Kanal-RAM-Stufe 133 ist schematisch in Fig. 2b dargestellt und umfasst drei N-Kanal-MOS-Transistoren. Solche MOS-Transistoren haben drei Elektroden, \^ovon zwei als Hauptelektroden und eine, als Gate-Elektrode wirksam ist. Die Hauptelektroden bilden die Source-Elektrode und die Drain-Elektrode, wobei ein integrierter MOS-Transistor als bilaterales Element anzusehen ist und eine der beiden Elektroden entweder als Source oder als Drain in Abhängigkeit von den Spannungsverhältnissen wirksam ist. Beider Darstellung gemäss Fig. 2b ist die Source-Elektrode des N-Kanal-Speichertransistors 178 mit Masse verbunden. Die Drain-Elektrode dieses Transistors ist mit einer Hauptelektrode eines N-Kanal-Transistors 179 verbunden, wogegen die Gate-Elektrode mit einer Hauptelektrode eines N-Kanal-Transistors 130 in Verbindung steht. Die Gate-Elektrode 177 des Transistors 178 dient als Speicherknoten für die N-Kanal-IiAM-Stufe 133. Der Transistor 180 wirkt als Schreib-Lrneuerungs-Gatterelement und ist mit seiner Gate-Elektrode an einen Schreib-Erneuerungs-Steueranschluss 174 angeschlossen. Die andere Hauptelektrode dieses Transistors liegt an einem Schreib-Erneuerungs-Datenanschluss 176. Während des Betriebs der Speicherstufe wird ein Spannungsniveau an dem Anschluss 176 zum Speicherknoten 177 übertragen, wenn eine genügend positive Spannung an dem Anschluss 174 wirksam ist. Wenn

- 13 - der

3098S0/0987

der Transistor 180 abgeschaltet ist wird das Spannungsniveau kapazitiv im Speicherknoten 177 gespeichert und kann durch verschiedene parasitäre Effekte langsam schlechtere Werte annehmen. Der N-Kanal-Transistor 179 wirkt als Lese-Gattertransistor, dessen Gate-Elektrode mit dem Lese-Steueranschluss 173 und dessen andere Hauptelektrode mit dem Lese-Datenanschluss 175 verbunden ist. Während

des Lesevorgangs ist der Transistor 179 eingeschaltet infolge einer positiven Spannung an dem Anschluss 173, sodass der Lese-Datenanschluss 175 über den Transistor 179 und den Transistor 178 im leitenden Zustand dieser Transistoren an Masse zur bedingten Entladung angeschlossen ist in Abhängigkeit davon, ob ein positives oder negatives Spannungsniveau im Speicherknoten 177 gespeichert ist. Gemäss Fig. 2a liegen alle N-Kanal-RAxI-Stufen 133 einer gegebenen Reihe an einer gemeinsamen Lese-Steuerleitung 183 und einer gemeinsamen Schreib-Steuerleitung 184. Die Lese-Steuerleitung 183 ist mit allen Lese-Steueranschlüssen 173 (Fig· 2b) und die Schreib-Steuerleitung mit allen Schreib-Erneuerungs-Steueranschlüssen 174 (Fig. 2b) verbunden. Die Signale für die Lese-Steuerleitung 183 und die Schreib-Steuerleitung 184 einer gegebenen Reihe werden von der Reihen-Auswahlschaltung 147 erzeugt. Diese Reihen-Auswahlschaltung 147 ist. in Fig. 2g im Schaltbild dargestellt. Unter Bezugnahme auf die Fig. 2a und 2g kann man feststellen, dass die drei Eingänge für die Reihen-Auswahlschaltung 147 mit dem Signal am Ausgang 2 33 eines NAND-Reihen-Dekodiergatters dem Taktsignal R am Ausgang 232 des internen Taktgenerators und eines verzögerten Taktsignals R¹ am Ausgang 231 des Taktgenerators beaufschlagt sind, die von der der oberen Hälfte des Speicherfeldes zugeordneten Auswahlschaltung 245 gemäss Fig. 2a erzeugt werden. Für die untere Hälfte des Speicherfeldes werden die Taktsignale R" und R"¹ von den Ausgängen 274 und 273 einer Auswahlschaltung

- 14 - ' 250

3 09850/0987

ORIGINAL INSPECTED

MO74P-1OO5

250 abgegriffen, die der unteren Hälfte des Speicherfeldes zugeordnet ist. Das Ausgangssignal vom Ausgang 233 des NAND-Reihen-Dekodiergatters wird an die Gate-Elektrode eines P-Kanal-Transistors 206 (Fig. 2g) angelegt, dessen Source mit einer positiven Versorgungsspannung Vj, und dessen Drain mit einer Hauptelektrode eines weiteren P-Kanal-Transistors 207 verbunden ist. Die Gate-Elektrode letzteren Transistors 207 steht mit dem das Signal R liefernden Ausgang 232 in Verbindung, wogegen die andere Hauptelektrode dieses Transistors 207 an die Lese-Steuerleitung 183 angeschlossen, ist. Die Source-Elektrode des Transistors 208 ist mit i-Iasse verbunden, wogegen die Drain-Elektrode an der Lese-Steuerleitung 183 liegt und die Gate-Elektrode mit der Gate-Elektrode des Trasistors 206 verbunden ist. Ein N-Kanal-Transistor 209 liegt mit seiner Source-Elektrode an Masse und mit seiner Drain-Elektrode an der Lese-Steuerleitung 183, wogegen dessen Gate-Elektrode mit dem das Signal k liefernden Ausgang 232 des Taktgenerators 245 verbunden ist. Ein weiterer N-Kanal-Transistor 211 liegt mit seiner Source-Elektrode an Masse und ist mit seiner Gate-Elektrode an die Gate-Elektrode des Transistors 209 angeschlossen. Die Drain-Elektrode steht mit der Schreib-Steuerleitung 184 in Verbindung. Ein weiterer N-Kanal-Transistor 210 wird an seiner Gate-Elektrode von dem vom Ausgang 231 des Taktgenerators 245 abgegriffenen Signal R. beaufschlagt und steht mit seiner einen Hauptelektrode mit der Schreib-SteueiLeitung 184 und.mit seiner anderen Hauptelektrode mit der Lese-Steuerleitung 183 in Verbindung. Gemäss Fig. 2a sind alle RAM-Stufen 133 in der oberen Hälfte 171 des Speicherfeldes an eine gemeinsame Schreib-Erneuerungs-Datenleitung 186 und an eine gemeinsame Lese-Datenleitung 185 angeschlossen. Entsprechend sind auch alle RAM-Stufen 133 der unteren Hälfte 276 des Speicherfeldes geschaltet, wobei jedoch die Lese-Datenleitungen separat, entsprechend der oberen Hälfte, angesteuert werden. Die Schreib-Erneuerungs-

- 15 - Datenleitung

209850/0987

_Λ "⁰⁷WJ 7

Datenleitung 186 ist an alle Schreib-Erneuerungs-Datenanschlüsse 176 aller RAM-Stufen 133 der Spalte angeschlossen, wogegen die Lese-Datenleitung 185 jeweils an alle Lese-Datenanschlüsse 175 der RAM-Stufen einer gegebenen Spalte im oberen Feld und getrennt an die Lese-Datenanschlüsse 175 der RAM-Stufen derselben Spalte im unteren Feld angeschlossen ist. Jede Spalte der RAM-Stufen 133 im oberen Halbfeld 171 sind gemeinsam mit einer Spalten-Erneuerungsschaltung 137 verbunden, wogegen jede Spalte der RAM-Stufen im unteren Halbfeld 276 von einer identischen weiteren Spalten-Erneuerungsschaltung 137 angesteuert wird. Jede Lese-Datenleitung 185 ist mit einer Drain-Elektrode eines P-Kanal-Vorladetransistors 27 7 verbunden, dessen Source-Elektrode mit der Versorgungsspannung V „ und dessen Gate-Elektrode am Eingang 278 mit einem Taktsignal beaufschlagt ist. Eine derartige Erneuerungsschaltung aus CMOS-Schaltkreisen für die Lieferung der Erneuerungsinformation an die dynamischen RAM-Stufen einer Spalte wird in der US-Patentanmeldung Nr. 150 423 vom 7. Juni 1971 beschrieben.

In Fig. 2d ist die Spalten-Erneuerungsschaltung 137 aus GMOS-Transistoren schematisch dargestellt. Der Buchstabe T im Zeichnungssymbol auf der linken Seite kennzeichnet ein internes Taktsignal, das an der Klemme 244 des der oberen Feldhälfte zugeordneten Taktgenerators 245 (Fig. 2a) zur Verfügung steht, wogegen der Buchstabe T ein analoges Signal von dem der unteren Hälfte zugeordneten Taktgenerator 250 kennzeichnet. Die Erneuerungsschaltung 137 gemäss 2d umfasst eine CMOS-Umkehrstufe mit einem P-Kanal-Transistor 202 und einem N-Kanal-Transistor 203. Die Source-Elektrode des Transistors 202 liegt an der Versorgungsspannung V _, wogegen die Drain-Elektrode diese Transistors mit der Drain-Elektrode des Transistors 203 und ebenfalls mit einer Hauptelektrode eines P-Kanal-Transistors 201 verbunden ist. Die Source-Elektrode des

- 16 - ■ Transistors 3098 SO/0987 ORiGlMAL INSPECTED

MO74P-1OO5

Transistors 203 liegt an Masse. Die Gate-Elektrode des Transistors 202 ist mit der Gate-Elektrode des Transistors 203 verbunden und diese liegen gemeinsam an der Eingangsklemme 215, die für jede Erneuerungsschaltung 137 an die Lese-Datenleitung 185 der entsprechend zugeordneten Spalte angeschlossen ist. Die Gate-Elektrode des Transistors 201 liegt für die Erneuerungsschaltungen, die der oberen Speicherfeldhälfte zugeordnet sind, an der Ausgangsklemme 244 des Taktgenerators 245, wogegen di'e Gate-Elektrode des Transistors 201 mit der Ausgangsklemme 275 des Taktgenerators 250 verbunden ist, wenn die Erneuerungsschaltung mit der unteren Speicherfeldhälfte 276 in Verbindung steht. Die weitere Hauptelektrode des Transistors 201 stellt den Ausgang der Erneuerungsschaltung dar, der mit einer Klemme 214 in Verbindung steht, an welche die Schreib-Erneuerungs-Datenleitung 186 (Fig· 2a) für die entsprechende Spalte angeschlossen ist. Jede Schreib-Erneuerungs-Latenleitung 186 ist mit einer Spalten-Selektions-Verstärkungsschaltung 139 aus vier N-Kanal-Transistoren verbunden. Diese Selektions-Verstärkungsschaltung überträgt eingangsseitige Daten von der Dateneingangsleitung 227 bzw. wählt die Schreib-Erneuerungs-Datenleitung 186 aus und verstärkt Ausgangsdaten von der ausgewählten RAM-Stufe 133 über die Schreib-Erneuerungs-Datenleitung 186 einer ausgewählten Spalte zur Datenausgangsleitung 228. Diese Spalten-Selektions-Verstärkungsschaltung 139 umfasst einen N-Kanal-Transistor 252, dessen Source-Elektrode an Masse angeschlossen ist und dessen Gate-Elektrode mit der Schreib-Datenleitung 186 in Verbindung steht. Die Drain-Elektrode dieses Transistors steht mit der Hauptelektrode eines N-Kanal-Transistors 254 in Verbindung, dessen andere Hauptelektrode an der Datenausgangsleitung 228 liegt, und dessen Gate-Elektrode mit der Gate-Elektrode «ines N-Kanal-Transistors 253 und ebenso mit dem Ausgang 268 eines als CMOS-Schaltkreis aufgebauten NOR-Gatters 267 verbunden ist. Der N-Kanal-Transistor 251 hat eine Hauptelektrode, die an

- 17 - ■ der

3098S0/0987

MO75P-1OO5

der Schreib-Erneuerungs-Datenleitung 186 liegt, dagegen ist die Gate-Elektrode mit der Ausgangsklemme 258 einer als CMOS-Schaltkreis aufgebauten Lese-Schreib-Umkehrstufe 257 verbunden. Die andere Hauptelektrode dieses Transistors 251 steht mit einer Hauptelektrode des Transistors 253 in Verbindung, von, dem, ivie bereits erwähnt, die Gate-Elektrode mit dem NOR-Gatter 267 und die anderellauptelektrode mit der Dateneingangsleitung 227 verbunden ist. Die Datenausgangsleitung 228 ist mit einer Hauptelektrode eines N-Kanal-Transistors 265 verbunden, dessen andere Hauptelektrode der Datenausgangsanschluss 130 ist und dessen Gate-Elektrode der Anschluss 128 an das Halbleiterplättchen ist, über welchen dieses in den Funktions zustand zu setzen ist. Die Dateneingangsleitung 227 ist mit einer Hauptelektrode des N-Kanal-Transistors 264 verbunden, dessen Gate-Elektrode ebenfalls mit dem Anschluss 128 in Verbindung steht und dessen andere Hauptelektrode mit dem Ausgang 261 einer aus einem CMOS-Schaltkreis gebildeten Umkehrstufe 260 in Verbindung steht, welche mit den Eingangsdaten an der Klemme 129 beaufschlagt wird. In Fig. 2c ist ein charakteristisches Schaltbild einer solchen Umkehrstufe 260 dargestellt, das einen P-Kanal-Transistor 291 und einen N-Kanal-Transistor 292unfasst. Die Source-Elektrode des Transistors 291 ist mit der Spannungs-Versorgung V_ÜD verbunden, während die Drain-Elektrode mit dem Ausgang 290 und der Drain-Elektrode des Transistors 292 verbunden ist. Die Gate-Elektrode des Transistors 291 steht ebenso wie die Gate-Elektrode des Transistors 292 mit der Eingangsklemme 280 in Verbindung. Die Source-Elektrode des Transistors 292 ist mit ^.asse verbunden. Weiter fortfahrend mit der Betrachtung der Schaltung gemäss Fig. 2a kann man erkennen, dass eine bestimmte Reihe der oberen"Speicherfeldhälfte 171 und der unteren Speicherfeldhälfte 276 mit Hilfe eines als CMOS-Schaltkreis aufgebauten NAND-Gatters 230 und der als CMOS-Schaltkreis ausgebildeten Reihenadresse-Umkehrstufe 229 auswählbar ist. Die

- -- - - 18 - . gewüns elite

3098 50/0987

M)74P-?.O(i5

gewünschte Speicherfeldhälfte wird mit Hilfe der £. 3 Z / I O A4-Adresse am Eingang 246 ausgexvählt_s welche entweder über die entsprechende Adressen-Umkehrstufe und die Auswahlschaltung 245 oder die Auswahlschaltung 250 wirksam ist. Die Reihenadresse-Eingangspufferstufe 143 bzw. die Reihenadresse-Umkehrstufe 143 ist gleichartig wie die anhand der Fig. 2c beschriebene Umkehrstufe aufgebaut. Das NAND-Gatter 230 hat vier Eingänge 234 ,und ist in Fig. 2e als schematisches Schaltbild dargestellt. Das Gatter umfasst vier N-Kanal-Transistoren und vier P-Kanal-Transistoren, xtfovon die P-Kanal-Transistoren 280, 281, 282 und 283 bezüglich ihrer Source-Elektroden parallel geschaltet sind und an der Versorgungsspannung V ~ liegen. Die Drain-Elektroden sind gemeinsam mit der Ausgangsklemme 233 verbunden. Die Gate-. Elektroden dieser P-Kanal-Transistoren liegen nacheinander an jeweils einer der Eingangsklemmen 234. Die N-Kanal-Transistoren 285, 286 und 288 sind bezüglich ihrer Hauptelektroden in Serie geschaltet_s wogegen die Gate-Elektroden ebenfalls an einer der Eingangsklemmen 234 liegen. .Die Source-Elektrode des Transistors 288 liegt an Masse und die Hauptelektrode des Transistors 285 ist an die Ausgangsklemme 233 angeschlossen_e Die als CMOS-Schaltkreis aufgebauten Spaltenadresse-Umkehrstufen 149 bzw» Eingangspufferstufen gemäss Fig. 2a x^erden an den Eingangsklemmen 124 entsprechend mit den Adresseneingangssignalen A5_S A6, A7, A8_sund A9 beaufschlagt, wobei diese Umkehrstufen entsprechend wie die Reihenadresse-Umkehrstufen 229 bzw. 143 aufgebaut sind. Fünf eingangsseitige NOR-Gates 267 wählen eine der zweiunddreissig Spalten aus, wobei jedes dieser NOR-Gates' an seinem Ausgang 268 die zugeordnete Selektions-Verstärkerschaltung 139 ansteuert. In Fig. 2f ist ein NOR-Gate 267 mit fünf P-Kanal-Transistoren und fünf N-Kanal-Transistoren im Schaltbild dargestellt. Die P-Kanal-Transistoren 290, 292, 293 und 294 sind bezüglich ihrer Hauptelektroden in Serie geschaltet und liegen mit ihren Gate-Elektroden an jeweils einem entsprechenden Eingang 266 des Gatters.

- 19 - Die

309850/098?

MO74P-1OO5

Die Source-Elektrode des Transistors 290 liegt an der Spannungsversorgung V_ÜD, wogegen eine Hauptelektrode des Transistors 294 mit der Ausgangsklemme 268 verbunden ist. Die fünf N-Kanal-Transistoren 295, 296, 297, 298 und 299 sind bezüglich ihrer Source-Elektroden parallel an Masse geschaltet und liegen mit ihren Drain-Elektroden an der Ausgangsklemme 268. Die Gate-Elektroden sind ebenfalls entsprechend jeweils mi,t einem der Eingänge 266 verbunden. Entsprechend der Auslegung der Schaltung gemäss Fig. 2a sind zweiunddreissig NOR-Gatter 267 vorgesehen.

Die der oberen Speicherfeldhälfte zugeordnete Auswahlschaltung 45 umfasst zwei aus CMOS-Schaltkreisen aufgebaute Umkehrstufen 237, wie diese bereits anhand der Fig. 2c beschrieben wurden. Ferner umfasst die Schaltung drei N-Kanal-Transistoren 241, 242 und 255 und drei P-Kanal-Transistoren 240, 243 und 24 7. Die Source-Elektrode des Transistors 240 ist mit der positiven Versorgungsspannung V"_ÜD verbunden, wogegen die Gate-Elekrode dieses Transistors mit dem Anschluss 126 für das Takt-Eingangssignal verbunden ist. Die Drain-Elektrode dieses Tran-sistors 240 liegt an einer Hauptelektrode des Transistors 241, sowie an der Drain-Elektrode des Transistors 247. Die Gate-Elektrode des Transistors 241 ist ebenfalls mit dem Anschluss 126 verbunden, wogegen die andere Hauptelektrode dieses Transistors mit der Drain-Elektrode des Transistors 242 in Verbindung steht^ dessen Source-Elektrode mit Masse verbunden ist und dessen Gate-Elektrode am Ausgang der A4-Adressai-Umkehrstufe 239 liegt. Ferner steht die Gate-Elektrode des Transistors 242 mit der Gate-Elektrode des Transistors 247 in Verbindung. Die Source-Elektrode des Transistors 247 liegt am Anschluss 232, über welchen das Signal R übertragen wird und ist ferner mit dem Eingang einer als GMOS-Schaltkreis aufgebauten Umkehrstufe 237 verbunden, deren Ausgang mit dem Eingang

- 20 - einer

309860/0 9-8 7

MO74P-1OO5

einer weiteren als CMOS-Schaltkreis aufgebauten Umkehrstufe 237 in Verbindung steht und ausgangsseitig an der Klemme.231 das Signal R liefert. Die Source-Elektrode des Transistors 247 ist ebenfalls mit einer Hauptelektrode des Transistors 255 verbunden, dessen Gate-Elektrode mit dem Lese-Schreib-Eingangssignal beaufschlagt wird, das an dem Anschluss 127 bzw. 256 wirksam ist. Die andere Hauptelektrode dieses Transistors ist mit der Klemme 244 für das Signal T verbunden. Der P-Kanal-Transistor hängt mit seiner Source-Elektrode an der Spannungsversorgung V„_n und ist mit seiner Gate-Elektrode an den Eingang 127 für das Lese-Schreib-Signal angeschlossen. Die Drain-Elektrode stehtmit dem Anschluss 244 in Verbindung. Die Auswahlschaltung 250 für die untere Speicherfeldhälfte ist identisch wie die Auswahlschaltung für die obere Speicherfeldhälfte aufgebaut, jedoch wird sie direkt von dem A4-Adressen-Eingangssignal beaufschlagt und liefert die Ausgangssignale R, R' und T.

Die Wirkungsweise der vorausstehend erläuterten Ausführungsform eines 1024 Bit RAM-Systems mit Siliciumgate-CMOS-Schaltkreisen wird anhand der Fig. 3 beschrieben, die ein Zeildiagramm für einen Lese-Erneuerungs-Speicherzyklus und für einen Schreib-Speicherzyklus zeigt.

Für den Betrieb eines dynamischen RAM-Systems wird das Halbleiterplättchen mit dem ausgewählten Speicherfeld durch das Anlegen eines Signalniveaus "1" an den Anschluss 128 des Halbleiterplättchens ausgewählt. Ein'der 1024 internen Speicherplätze wird durch Spannungen adressiert, welche an die zehn Adresseneingänge angelegt werden* Eine digitale Information wird aus dem spezifischen Speicherplatz mit Hilfe der ausgangsseitigen Schaltung und der Datenausgangsanschlüsse abgegriffen. Eine digitale Information wird in den ι adressierten

- 21 - Speicherplatz 309850/0987'

MO74P-1OO5

Speichexplatz mit Hilfe der eingangsseitigen Schaltungen über die Dateneingangsleitungen eingegeben. Für derartige dynamische RAM-Systeme ist es notwendig, den Speicherinhalt periodisch zu erneuern. Eine gesamte Reihe der RAM-Stüfen insbesondere diejenige, die der Spannungskonfiguration an den Reihenadresse-Eingangslclemmen 235 als Eingangsadressen AO bis A3 liegen, werden während eines typischen Lesezyklus erneuert. Das betroffene Halbleiterplättchen ist bezüglich seiner Dateneingangsklemmen und seiner Datenausgangsklemmen von der internen Schaltung mit Hilfe des an den Anschluss 128 angelegten Eingangssignals isoliert, welches das Halbleiterplättchen in den Funktionszustand versetzt. Der Unterschied zwischen einem Lesezyklus und einem Erneuerungszyklus besteht darin, dass für einen Erneuerungszyklus das Halbleiterplättchen nicht durch das Anlegen eines Signalniveaus "1" an den Anschluss 128 ausgewählt wird. Intern wird eine bestimmte RAM-Stufe bzw. ein bestimmter Speicherplatz durch die Auswahl einer bestimmten Reihe und einer bestimmten Spalte der RAM-Stufen ausgewählt, wobei die ausgewählte Stufe am Schnittpunkt der Reihe und Spalte liegt; jedoch erfolgt während des Lesezyklus eine bedingte Entladung aller 32 RAM-Stufen der ausgewählten Reihe über die entsprechenden Lese-Datenleitungen 185 dieser 32 Stufen in Abhängigkeit davon, ob ein logisches Signalniveau "1" oder ein logisches Signalniveau "0" am Speicherknoten der zugeordneten speziellen RAM-Stufe 133 wirksam ist. Anschliessend wird das Spannungsniveau auf der zugeordneten Lese-Datenleitung 185 umgekehrt und zur Schreib-Erneuerungs-Datenleitung 186 jeder Spalte der ausgewählten Speicherfeldhälfte übertragen, jedoch wird nur das logische Signalnivau auf der Schreib-Erneuerungs-Datenleitung 186 für die ausgewählte Spalte durch die Spannungskonfiguration der Spaltenadresse-Eingangssignale AS bis A9 mit Hilfe der

- 22 - Spalfen-Selektions-

3098S0/0987

MO74P-1OO5

Spalten-Selektions.-Verstärkungsschaltung 139 an die Datenausgangsklemme 130 durchgeschaltet, jedoch wird gleichzeitig das Spannungsniveau auf den Schreib-Erneuerungs-Datenleitungen 186 aller Spalten der ausgewählten Speicherfeldhälfte zum Speicherknoten aller RAM-Stufen der ausgewählten Reihe übertragen, wodurch das Spannungsniveau in dem Speicherknoten erneut auf den dem Speicherzustand zugeordneten Wert gebracht wird. Daraus lässt sich entnehmen, dass die Adressierung des Halbleiterspeicher-Scheibchens .aus der Auswahl einer Reihe mit Hilfe der Reihenadresse-Eingangssignale AO bis A3 und der Auswahl der Spalte mit Hilfe der Spaltenadresse-Eingangssignale A5 bis A9 erfolgt, wobei gleichzeitig die obere oder untere Speicherhälfte durch das Adresseneingangs signal A4 ausgewählt wird. Dadurch \iird eindeutig eine der 1024 RAM-Stufen ausgewählt und an die Eingangs-Ausgangsschaltkreise angeschlossen.

Die Wirkungsweise der in Fig. 2a dargestellten Ausführungs·* form wird anhand des Zeitdiagramms gemäss Fig. 3 beschrieben, indem zunächst ein Lese-Erneuerungszyklus anhand der Kurven 3a bis 3d und anschliessend ein Schreibzyklus anhand der

Kurven 3e bis 3g betrachtet wird.

Der erste Vorgang in einem Lese-Erneuerungszyklus oder einem Schreibzyklus ist die Adressenänderung, während welcher die Adresseneingangssignale AO bis A9 sich derart verändern, dass sie die dem auszuwählenden Speicherplatz entsprechende Spannungskonfiguration annehmen. Nachdem die Adressen einmal ein bestimmtes Spannungsnivau eingenommen haben, muss dieses während des ganzen Speicherzyklus konstant gehalten werden, um.zu verhindern, dass gespeicherte Daten verbrengehen. Wenn die Adresseneingangssignale einen stabilen Wert eingenommen haben, wird mit dem nächsten Schritt,der den Speicherzyklus tatsächlich

- 23 - auslöst

309850/0987

MO74P-1OO5

auslöst, die Taktspannung am Eingang 126 gemäss Fig. 2a vom Wert O Volt auf den Wert der Versorgungsspannung +V_DD angehoben. Dies ist nach dem Ablauf der Zeit TDl gemäss Fig. 3a der Fall. Diese Zeit TDl ist ausreichend lang, um für die Reihenadresse-Umkehrstufen 143 und die A4-AdresserHJmkehrstufe 239 eine stabile Änderung der Spannung zuzulassen, sodass die Reihen-NAND-Gatter nur eine der 16 Reihen der oberen Speicherfeldhälfte 171 und der unteren Speicherfeldhälfte 276 auswählen, bevor die Signaländerung für das Eingangs-Taktsignal abgelaufen ist. Vor der Änderung des Takteingangssignals werden nur die Adressen-Umkehrstufen 143 und die NAND-Gatter 230 ausgewählt. Sobald die Änderung des Taktsignals stattgefunden hat, werden die 32 Lese-Datenleitungen 185 der oberen Speicherfeldhälfte 171 und auch die 32 Lese-Datenleitungen 185 der unteren Speicherhälfte 276 durch ent- sprechende P-Kanal-Transistoren 277 auf die Versorgungsspannung ⁺Vj_)n voraufgeladen. Gleichzeitig werden die Signale R und R' an den Klemmen 232 und 231 gemäss Fig. 2a und auch das Signal T an der Klemme 244 gemäss Fig. 2a durch die Auswahlschaltung 265 für die obere Speicherfeldhälfte und die Spannungen R sowie R¹ und T¹ an den Klemmen 273, 274 und 275 gemäss Fig. 2a durch die Auswahlschaltung 250 für die untere Speicherfeldhälfte erzeugt. Wenn das A4-Adresseneingangssignal einen Spannungswert.von z.B* V„_D annimmt, liegt der Ausgang der Umkehrstufe 239 für das Adresseneingangssignal auf dem Wert 0 Volt, sodass der Transistor 242 nichtleitend ist und der P-Kanal-Transistor 247 leitend. Damit wird die Klemme für das Signal R 232 auf einen Wert von ⁺V_DI} Volt über die Transistoren 240 und 247 aufgeladen. Aus Fig. 2g kann man entnehmen, dass der Wert V„„ Volt für das Signal R den P-Kanal-Transistor 207 einschaltet und wenn die betreffende Reihe, die durch die Adresseneingangssignale AO bis A3 ausgewählte Reihe ist, das NAND-Gatter 230 an seinem Ausgang

- 24 - 2 33 den

309850/0987

MO71P-1CO5

233 den Wert O Volt annimmt und damit den P-Kanal-Transistor 206 leitend macht. Als Folge davon lädt sich die Lese-Steuerleitung 183 auf den Wert Vp.^ Volt auf und wählt die betreffende Reihe der RAM-Stufen 132 der oberen Speicherhälfte aus. Wie man feststellen kann, wird auch der Transistor 242 der Auswahlschaltung 250 für die untere Speicherfeldhälfte leitend gemacht, wodurch das Signal R an der Klemme 273 den Wert 0 Volt annimmt und die Auswahl der unteren Speicherfeldhälfte 276 verhindert. Unter Bezugnahme auf die Auswahlschaltung für die obere Speicherfeldhälfte lässt sich feststellen, dass die Spannung des Signals R an der Klemme 231 von der Spannung des Signals R abgeleitet und durch komplementäre Umkehrstufen 237 verzögert wird. Dadurch ergibt sich eine Verzögerung zwischen den Signaländerungen auf der Lese-Steuerleitung und auf der Schreib-Erneuerungs-Steuerleitung 184. Zwischen diesen beiden Übergängen müssen die zugeordneten Lese-Datenleitungen 185 durch die Speicherstufen und die ausgewählte

Reihe entsprechend entladen werden. Für jede dieser Spalten wird durch die Spalten-Erneuerungsschaltung 137 die Spannung auf der entsprechenden Lese-Datenleitung 185 umgekehrt und diese Spannung über den Transistor 20Ϊ gemäss Fig. 2d übertragen, wenn das Signal T einen Übergang von der Spannung V_{)D Volt auf den Wert 0 Volt erfährt. Die Spannungsänderung für das Signal T an der Klemme 244 ist gegenüber dem Signal R verzögert, jedoch tritt sie vor der Änderung des Signals R auf. Die Schreib-Erneuerungs-Datenleitung 186 für jede Spalte wurde zuvor auf den Wert 0 Volt über den N-Kanal-Transistor 300 durch das Anlegen eines Taktsignals an die Klemme 203 umgeladen, welche an den Ausgang einer Taktumkehrstufe 301 angeschlossen ist. Folglich erscheint das im Speicherknoten einer jeden RAM-Stufe 133 gespeicherte Spannungsniveau der bestimmten Reihe nach der Änderung des Signals T auf der entsprechenden Schreib-Erneuerungs-Datenleitung 186. Wenn das Signal R¹ an der Klemme 231 eine Wertänderung von der Spannung 0 auf die Spannung V_DD erfährt, wird das Spannungsniveau im Speicherknoten einer jeden RAM-Stufe der ausge-

- 25 - wählten

3098S0/0987

MO74P-1OO5

wählten Reihe über den N-Kanal-Transistor 180 gemäss Fig. 2b entsprechend der RAM-Stufe für die ausgewählte Speicherfeldhälfte erneuert. Zu diesem Zeitpunkt erscheinen die gespeicherten Daten in jeder Stufe der ausgewählten Reihe auf den entsprechenden Schreib-Erneuerungs-Datenleitungen 186. Es ist die Funktion der Spaltenadresse-Auswahlschaltung, eine der 32 Spalten auszuwählen und die gespeicherten Daten zum Datenausgangsanschluss 130 zu übertragen. Das Spannungsniveau auf der Schreib-Erneuerungs-Datenleitung wird umgekehrt und zur Datenausgangsleitung 228 über die N-Kanal-Transistoren 252 und 254 der ausgewählten Spalte übertragen. Es kann zweckmässig sein, dass die Spalten-NOR-Gatter 267 und die Spaltenadresse-Umkehrstufen 149 eine kombinierte Verzögerungszeit aufweisen, die etwas länger als die Verzögerungszeit der entsprechenden Reihenadresse-Schaltungen ist, da die Spalten nicht vor dem Abtasten der RAM-Stufen 133 und der Datenübertragung zu den Schreib-Erneuerungs-Datenleitungen 186 ausgewählt werden müssen. Wenn die Spalte ausgewählt ist und am Eingang 263 bzw. 12 8 zur Funktionseinschaltung des Halbleiterplättchens die Spannung V_flD Volt liegt, fliesst ein Ausgangsstrom, der die Spannung am Speicherknoten der ausgewählten RAM-Stufe kennzeichnet, über die N-Kanal-Transistoren 265, 254 und 252 zu den Daten-Ausgangsanschluss 130. Es sei bemerkt, dass es nicht notwendig ist, dass durch eine entsprechende Spannung am Anschluss für die Einstellung des Funktionszustandes des Halbleiterplättchens dieses Plättchen ausgewählt ist,um die RAM-Stufen der ausgewählten Reihe bezüglich des Speicherwertes zu erneuern, da dies unabhängig von der Spannung an dem Anschluss erfolgt, wie man aus dem Zeitdiagramm gemäss Fig. 3c für den gestrichelten Bereich entnehmen kann.

- 26 - · Während

309850/0987

MO74P-1OO5

Während eines Schreibzyklus wird die Spannung an der Dateneingangsklemme 129 vervollständigt bzw. ergänzt und über den N-Kanal-Transistor 264 zur Dateneingangsleitung 227 übertragen,, wenn an der Funktionseinstellklemme 128 die Spannung V_DD wirksam ist» Das Dateneingangssignal wird über den Transistor 253 der ausgewählten Spalte und ferner über den Transistor 251 zur Schreib-Erneuerungs-Datenleitung 186 der ausgewählten Spalte übertragen, da der Transistor 251 durch das Komplement des Signals am Lese-Schreibanschluss 127 eingeschaltet ist.(Fig. 3£). Dieser Vorgang muss stattfinden, bevor alle Speicherstufen der ausgewählten Reihe durch die entsprechenden Rückkopplungsschaltungen 200 erneuert sind. Zu diesem Zeitpunkt ändert sich das Signal an dem Lese-Schreibanschluss 127 vom Wert V_ßD Volt auf den Wert 0 Volt und bewirkt, dass das Signal T an der Klemme 244 auf den Wert V_DD Volt geht, wodurch der P-Kanal-Transistor 201 der Spalten-Erneuerungsschaltung 137 gemäss Fig. 2d leitend wird und alle Schreib-Erneuerungs-Datenleitungen 186 gegenüber den entsprechenden Spalten-Erneuerungs-Schaltungen 137 isoliert. Somit müssen die Spannungsniveaus der Dateneingangssignale j die über die Spalten-Selektions-Verstärkungsschaltungen übertragen werden, die Spaltenerneuerungsschaltungen 137 der ausgewählten Spalte nicht übersteuern, sodass die Spannung in den Speicherknoten der ausgewählten RAM-Stufe eingespeist wird.

- 27 - Patentansprüche

309850/0987

Claims

MO74P-1005

Patentansprüche

(ij Monolithischer Speicher mit direktem Zugriff, der mit elektrischen Impulsen von einer Datenquelle aus ansteuerbar ist und eine Vielzahl von dynamischen und als MOS-Schaltkreise aufgebaute Speicherzellen bzw. Speicherstufen in einem Feld aus 2 Reihen und 2¹ Spalten umfasst, wobei jede Speicherstufe mit einer selektiven, auf ein relativ niedriges oder ein relativ hohes Signalniveau, z.B. eine binäre "1" und eine binäre "0" ansprechende. Eingangsstufe sowie einer Ausgangsstufe versehen ist, über welche der binäre Dateninhalt der Speicherstufe feststellbar ist, und wobei mit jeder Speicherstufe Spalten-Vorladeschaltungen verbunden sind, dadurch g e k e η η -. zeichnet, dass zur Auswahl einer Reihe von Speicherstufen mit den Eingangsstufen jeder Speicherstufe Reihen-Adressiereinrichtungen aus CMOS-Schaltkreisen funktionell verbunden sind; dass zur Auswahl einer Spalte von Speieherstufen mit den Eingangsstufen jeder Speicherstufe Spalten-Adressiereinrichtungen aus CMOS-Schaltkreisen funktionell verbunden sind, wobei die der ausgewählten Reihe und der ausgewählten Spalte zugehörige, in deren Überschneidung liegende Speicherstufe eindeutig auswählbar ist; dass Datenübertragungseinrichtungen aus CMOS-Schaltkreisen funktionell mit den Eingangs- und Ausgangsstufen jeder Speicherstufe verbunden sind, um von einer äusseren Datenquelle eine binäre "1" oder eine binäre "0" zu der eindeutig ausgewählten Speicherstufe

309850/0987

bzw. von der Speicherstufe zur Ausgangsstufe zu übertragen; und dass als Rückkopplung wirksame Erneuerungsschaltungen aus CMOS-Schaltkreisen mit den Datenübertragungseinrichtungen funktionell verbunden sind, um den binären Speicherinhalt einer jeden Speicherstufe in Abhängigkeit von der Steuerung des binären Dateninhalts der Datenübertragungseinrichtungen zu erneuern.
2. Monolithischer Speicher nach Anspruch 1, dadurch g ekennz e i chnet, dass interne Taktgeberstufen zur Lieferung von Taktsignalen vorhanden sind, die zumindest mit den Spalten-Vorladeschaltungen und den Erneuerungsschaltungen funktionell verbunden sind, um das monolithische Speicherfeld intern zeitlich zu steuern.
3. Monolithischer Speicher nach Anspruch 1 oder 2, dadurch gekennz e i chnet,- dass die Reihen-Adressiereinrichtungen umfassen:

a) Adressenumkehr- bzw. Pufferstufen aus CMOS-Schaltkreisen, um interne Adressenspannungen und komplementäre Adressenspannungen von den il-Reihen-Adresseneingangsanschlüssen abzuleiten.

b) Reihen-Dekodiereinrichtungen aus CMOS-Dekodiergattern sowie Übertragungseinrichtungen, um die Adressensignale und komplementären Adressensignale von den Adressenumkehrstufen an die Eingänge der Dekodiergattter zu übertragen, wodurch jede eindeutige Spannungskonfiguration der M-Reihen-Adresseneingangssignale die Auswahl von nur einer

der 2 Reihen bewirkt.

c) Steuer-Übertragungseinrichtungen mit zumindest ^f einer separaten Steuerleituiig für jede Reihe

309850/0987

7Q MO74P-1OO5

im Speicherfeld, die funktionell mit jeder dynamischen Speicherstufe dieser Reihe verbunden ist d) und Reihen-Selektionseinrichtungen aus CMOS-Schaltkreisen, die mit den Ausgängen der Reihen-Dekodiereinrichtungen funktionell verbunden sind und die Staier-Übertragungseinrichtungen der ausgewählten Reihe funktionell an die internen Taktgeberstufen anschliessen.
4. Monolithischer Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Daten-Übertragungseinrichtungen umfassen:

a) Daten-Übertragungsleitungen mit zumindest einer separaten Datenleitung für jede Spalte im Speicherfeld, die funktionell mit jeder Speicherstufe der betreffenden Spalte verbunden ist, um binäre Daten in die oder aus der Speicherstufe der ausgewählten Reihe durch die Reihen-Adressiereinrichtungen zu übertragen.

b) Spalten-Vorladeeinrichtungen aus CMOS-Schaltkreisen, um ein zweckmässiges Spannungsniveau auf den Daten-Übertragungseinrichtungen vor den Lese-Schreibund Erneuerungsfunktionen aufzubauen.

c) Übertragungseinrichtungen für die dekodierte Spalte, um binäre Daten zu der und von der eindeutig ausgewählten Speicherstufe über die Daten-Übertragungseinrichtungen zu übertragen.

d) Spalten-Selektions- und Verstärkungseinrichtungen

N aus CMOS-Schaltkreisen, um eine der 2 Spalten auszuwählen, um binäre Daten zwischen den Daten-Übertragungseinrichtungen und den Übertragungseinrichtungen für die dekodierte Spalte zu übertragen

e) und Eingangs-Ausgangs-Datenpufferstufen aus CMOS-Schaltkreisen mit zumindest einem Anschluss,

309850/098 7

1.1G74P-1OO5

um die Übertragungseinrichtungen für die dekodierte ' Spalte mit einem Datenanschluss zu verbinden, wenn ein logisches Signalniveau "1" an dem Anschluss des Halbleiterplättchens für die Einschaltung der Funktionsbereitschaft wirksam ist, und um die Übertragungseinrichtungen für die dekodierte Spalte von dem Datenanschluss abzuschalten, wenn am Anschluss des Halbleiterplättchens für die Einschaltung der Funktionsbereitschaft ein logisches Signalniveau "0" \tfirksam ist, wodurch die von den Übertragungseinrichtungen für die dekodierte Spalte zu dem Datenanschluss übertragenen .,Ausgangsdaten verstärkt und die Eingangsdaten von" dem Dateneingangsanschluss zu den Übertragungseinrichtungen für die dekodierte Spalte wirksam übertragen werden=
5= Monolithischer Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Spalten— Adressiereinrichtungen umfassen:

a) Adressenumkehr- bzw. Pufferstufen aus CMOS-Schaltkreisen, um interne Adressenspannungen und komplementäre Adressenspannungen für die N-Reihen-Adresseneingangsanschlüsse zu liefern

b) und Spalten-Dekodiereinrichtungen aus cMOS-Dekodiergattern und CMOS-Schaltkreisen mit Übertragungseinrichtungen zur Übertragung der Adressenspanriungen und komplementären Adressenspannungen von den Spalten-Adressenumkehr- bzw. Pufferstufen zu den Eingängen der Spalten-Dekodiergatter und zur funktionsmässigen Verbindung der Ausgänge der Spalten-Dekodiergatter mit den Spaltenselektions- und Verstärkungseinrichtungen, wodurch jede eindeutige Spannungskonfiguration an den N-Spalten-Adresseneingangsanschlüssen die Auswahl einer

3 0 9850/0987

«O74P-1OO5

N
einzigen Spalte der 2 Spalten bewirkt.
6. Monolithischer Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass jede Spalte separate Erneuerungsschaltungen mit zumindest einer Umkehrstufe umfasst, die funktionell mit den Daten-Übertragungsleitungen verbunden ist, um mit dem in der Speicherstufe .für die ausgewählte Reihe und die zugeordnete Spalte gespeicherten Daten entsprechenden Spannungsniveau beaufschlagt zu werden und das die binären Daten repräsentierende Spannungsniveau zu verstärken,und dass die Erneuerungs-Schaltung die verstärkten binären Daten in funktioneller zeitlicher Folge zu den Daten-Eingangsschaltungen überträgt, um die Daten dem Speicherknoten der zugeordneten Speicherstufe mit erneuertem Signalniveau zuzuführen.
7. Monolithischer Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Spalten-Dekodiereinrichtungen CMOS-Dekodierschaltkreise mit baumartiger Aufgliederung umfassen.
8. Monolithischer Speicher nach Anspruch 1 oder 2, dadurch gekennze lehnet, dass die Spalten-Dekodiereinrichtungen und die Reihen-Dekodiereinrichtungen CMOS-Dekodierschaltkreise mit baumartig sich verästelnder Aufgliederung umfassen.
9. Monolithischer Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die dynamischen Speicherstufen bestehen aus:

a) einem ersten N-Kanal-Speichertransistor, an dessen Gate-Elektrode die gespeicherten Daten

309850/0987

MO74P-1OO5

durch ein verhältnismässig hohes oder ein verhältnismässig niedriges Signalniveau repräsentiert s ind,

b) einem zweiten N-Kanal-Lesetransistor, dessen Source-Elektrode mit der Drain-Elektrode des ersten Speichertrarisistors und dessen Drain-Elektrode mit der Lese-Datenleitung verbunden ist,, wogegen die Gäte-Elek'trode dieses zweiten Transistors mit der Lese-Steuerleitung in Verbindung steht,

c) und einem dritten N-Kanal-Schreib-Erneuerungstransistor, dessen Source-Elektrode mit der Gate-Elektrode des Speichertransistors und dessen Drain-Elektrode mit der Schreib-Erneuerungs-Datenleitung verbunden ist, wobei die Gate-Elektrode dieses dritten Transistors an eine Schreib-Erneuerungs-Steuerleitung angeschlossen ist.

309850/0987

L e 6 rs e 11 e