DE4206864C2 - Datenausgabepuffer - Google Patents
DatenausgabepufferInfo
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Description
Die Erfindung bezieht sich auf einen Datenausgabepuffer, ins
besondere als Teil eines Halbleiterspeicherbauelements, nach dem
Oberbegriff des Patentanspruchs 1 bzw. 2.
Mit der hohen Integration und der großen Geschwindigkeit von
Halbleiterspeicherbauelementen tritt die Erzeugung von Rauschen
in Chips auf, was deren Zuverlässigkeit vermindert und Funktions
ausfälle in ihnen verursacht. Für die Erzeugung von Rauschen in
einem Chip gibt es viele Gründe, aber während einer Datenopera
tion in einem Datenausgabepuffer erzeugtes Rauschen ist besonders
schwerwiegend. Das bei Datenoperationen erzeugte Rauschen wird
durch den plötzlichen und drastischen Wechsel von Datenwerten von
niedrigen logischen Zuständen zu hohen logischen Zuständen und
umgekehrt verursacht.
In der Patentschrift US 4.875.196 ist ein Datenausgabepuffer
offenbart, bei dem zwecks Verminderung von Rauschen vor der
Pull-up- und der Pull-down-Einheit zwei aus jeweils einer Strom
quelle, einem Kondensator und zwei Schalttransistoren bestehende
Steuereinrichtung angeordnet sind, welche die Pull-up- und die
Pull-down-Einheit mittels Signalen mit einstellbarer, gleich
bleibender Steigung ansteuern.
Aus der Offenlegungsschrift EP 0 432 790 A2 ist es bekannt, der
Pull-up- und der Pull-down-Einheit eines Datenausgabepuffers
Steuereinrichtungen vorzuschalten, die mittels einer Verzöge
rungsstufe die Pull-up- und die Pull-down-Einheit derart ansteuern,
daß ein gleichzeitiges Leitendwerden beider Einheiten und
damit ein unerwünschter Stromfluß durch diese Einheiten von der
Versorgungsspannung nach Masse verhindert wird.
Aufgabe der Erfindung ist es, einen Datenausgabepuffer mit redu
ziertem Rauschen zu schaffen.
Diese Aufgabe wird durch einen Datenausgabepuffer mit den Merkma
len des Patentanspruchs 1 oder 2 gelöst. Durch die Steuerung der
Flankensteigung seines Ausgangssignals bei einem Wechsel des
jeweiligen logischen Zustands vermindern sich die Rauscheffekte.
Vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den
Unteransprüchen.
Bevorzugte Ausführungsformen der Erfindung sowie zu deren bes
serem Verständnis ein bekannter Datenausgabepuffer sind in den
Zeichnungen dargestellt und werden nachfolgend beschrieben.
Fig. 1 zeigt eine schematische Darstellung eines erfin
dungsgemäßen Datenausgabepuffers,
Fig. 2A und 2B Funktions-Zeitdiagramme zur Beschreibung der Be
triebsweise eines in Fig. 3 gezeigten, bekannten
Datenausgabepuffers,
Fig. 3 den bekannten Datenausgabepuffer,
Fig. 4 einen Schaltkreis einer Ausführungsform eines
erfindungsgemäßen Datenausgabepuffers,
Fig. 5A und 5B Funktions-Zeitdiagramme zur Beschreibung der Be
triebsweise des in Fig. 4 gezeigten Schaltkreises
und
Fig. 6 einen Schaltkreis einer weiteren Ausführungsform
eines erfindungsgemäßen Datenausgabepuffers.
Vor der Beschreibung der erfindungsgemäßen Datenausgabepuffer
wird im folgenden zunächst ein bekannter Datenausgabepuffer
beschrieben.
Fig. 3 zeigt den bekannten Datenausgabepuffer. Hier stellt ein
Datenpaar D und Ausgabesignale eines nicht gezeigten Lesever
stärkers dar, und das Ausgabefreigabesignal OE dient als Signal
zur Freigabe der Ausgabe des Datenpaars D und .
Der in Fig. 3 gezeigte Datenausgabepuffer besitzt:
einen Dateneingangspuffer, der ein die Daten D und das Aus gabefreigabesignal OE empfangendes NAND-Gatter (1), einen Inver ter (2) zur Invertierung der Ausgabe des NAND-Gatters (1) und einen Inverter (5) enthält, welcher aus einem PMOS-Transistor (3) mit einer Gate-Elektrode, die das Ausgangssignal des Inverters (2) empfängt, und einer Source-Elektrode, die mit einer Spannungs quelle Vcc verbunden ist, und einem NMOS-Transistor (4) ebenfalls mit einer Gate-Elektrode, die das Ausgangssignal des Inverters (2) empfängt, einer mit Erdpotential (Vss) verbundenen Source-Elek trode und einer mit der Drain-Elektrode des PMOS-Transistors (3) verbundenen Drain-Elektrode besteht;
einen Inversdateneingangspuffer, der ein die invertierten Daten und das Ausgabefreigabesignal OE empfangendes NAND-Gatter (6) und einen Inverter (9) enthält, welcher aus einem PMOS-Tran sistor (7) mit einer Gate-Elektrode, die das Ausgangssignal des NAND-Gatters (6) empfängt, und einer Source-Elektrode, an die eine Spannungsquelle (Vcc) angeschlossen ist, und einem NMOS-Transistor (8) mit einer Gate-Elektrode, die das Ausgangssignal des NAND-Gatters (6) empfängt, einer mit dem Erdpotential (Vss) ver bundenen Source-Elektrode und einer mit der Drain-Elektrode des PMOS-Transistors (7) verbundenen Drain-Elektrode besteht; und
einen Datenausgabetreiber, der einen PMOS-Transistor (10) mit einer Gate-Elektrode, die das Ausgangssignal (DOP) des Inverters (5) empfängt, und einer Source-Elektrode, an die eine Spannungs quelle (Vcc) angeschlossen ist, und einen NMOS-Transistor (11) mit einer Gate-Elektrode, die das Ausgangssignal (DON) des Inver ters (9) empfängt, einer mit dem Erdpotential (Vss) verbundenen Source-Elektrode und einer mit der Drain-Elektrode des PMOS- Transistors (10) verbundenen Drain-Elektrode enthält und der über den gemeinsamen Schaltungsknoten zwischen dem NMOS-Transistor (11) und dem PMOS-Transistor (10) ein Datenausgabesignal (Dout) erzeugt.
einen Dateneingangspuffer, der ein die Daten D und das Aus gabefreigabesignal OE empfangendes NAND-Gatter (1), einen Inver ter (2) zur Invertierung der Ausgabe des NAND-Gatters (1) und einen Inverter (5) enthält, welcher aus einem PMOS-Transistor (3) mit einer Gate-Elektrode, die das Ausgangssignal des Inverters (2) empfängt, und einer Source-Elektrode, die mit einer Spannungs quelle Vcc verbunden ist, und einem NMOS-Transistor (4) ebenfalls mit einer Gate-Elektrode, die das Ausgangssignal des Inverters (2) empfängt, einer mit Erdpotential (Vss) verbundenen Source-Elek trode und einer mit der Drain-Elektrode des PMOS-Transistors (3) verbundenen Drain-Elektrode besteht;
einen Inversdateneingangspuffer, der ein die invertierten Daten und das Ausgabefreigabesignal OE empfangendes NAND-Gatter (6) und einen Inverter (9) enthält, welcher aus einem PMOS-Tran sistor (7) mit einer Gate-Elektrode, die das Ausgangssignal des NAND-Gatters (6) empfängt, und einer Source-Elektrode, an die eine Spannungsquelle (Vcc) angeschlossen ist, und einem NMOS-Transistor (8) mit einer Gate-Elektrode, die das Ausgangssignal des NAND-Gatters (6) empfängt, einer mit dem Erdpotential (Vss) ver bundenen Source-Elektrode und einer mit der Drain-Elektrode des PMOS-Transistors (7) verbundenen Drain-Elektrode besteht; und
einen Datenausgabetreiber, der einen PMOS-Transistor (10) mit einer Gate-Elektrode, die das Ausgangssignal (DOP) des Inverters (5) empfängt, und einer Source-Elektrode, an die eine Spannungs quelle (Vcc) angeschlossen ist, und einen NMOS-Transistor (11) mit einer Gate-Elektrode, die das Ausgangssignal (DON) des Inver ters (9) empfängt, einer mit dem Erdpotential (Vss) verbundenen Source-Elektrode und einer mit der Drain-Elektrode des PMOS- Transistors (10) verbundenen Drain-Elektrode enthält und der über den gemeinsamen Schaltungsknoten zwischen dem NMOS-Transistor (11) und dem PMOS-Transistor (10) ein Datenausgabesignal (Dout) erzeugt.
Fig. 2A stellt ein Funktions-Zeitdiagramm zur Beschreibung der
Betriebsweise des in Fig. 3 gezeigten Schaltkreises dar, wenn die
Daten D vom niedrigen Logikpegel zum hohen Logikpegel wechseln.
Das obige Ausgabefreigabesignal OE wird auf hohem Pegel liegend
angenommen.
Die Information D mit hohem Logikpegel geht über das NAND-Gatter
(1) in den niedrigen Logikpegel über und wechselt über den Inverter
(2) wieder in den hohen Logikpegel. Dies schaltet den NMOS-Transi
stor (4) des Inverters (5) leitend und senkt damit das Ausgangssignal
DOP (auf das Potential Vss).
Der Dateneingangspuffer invertiert also die Information D mit
hohem Logikpegel über das NAND-Gatter (1) in den niedrigen Logikpe
gel, invertiert das Signal mit niedrigem Logikpegel durch den
Inverter (2) zurück in ein Signal (D) mit hohem Logikpegel und gibt
durch Invertieren des Signals mit hohem Logikpegel mittels des
Inverters (5) ein Ausgangssignal (DOP) mit niedrigem Logikpegel
aus. Gleichzeitig gelangt das Ausgangssignal (DON) des Eingangs
puffers für invertierte Daten ebenfalls auf niedrigen Pegel. Das
Ausgangssignal DOP mit niedrigem Logikpegel schaltet den PMOS-
Transistor (10) des Datenausgabetreibers leitend, während das
Ausgangssignal DON mit niedrigem Logikpegel den NMOS-Transistor
11 sperrend schaltet. Dies resultiert in einem Datenausgabepuf
fersignal Dout mit hohem Logikpegel.
Hierbei wird die Information D durch die jeweiligen Verzögerungs
zeiten des NAND-Gatters (1), des Inverters (2), des Inverters (5) und
des Datenausgabetreibers verzögert und ausgegeben.
Fig. 2B stellt ein Funktions-Zeitdiagramm zur Beschreibung der
Betriebsweise des in Fig. 3 gezeigten Schaltkreises dar, wenn die
invertierte Information vom niedrigen Pegel zum hohen Pegel
übergeht. Hier wird wiederum das Ausgabefreigabesignal OE als auf
hohem Pegel liegendes Signal angenommen.
Der Inversdateneingangspuffer invertiert eine invertierte Infor
mation mit hohem Pegel über das NAND-Gatter (6) in ein logisches
Signal mit niedrigem Pegel und dieses logische Signal mit
niedrigem Pegel über den Inverter (9), wodurch er ein logisches
Ausgangssignal (DON) mit hohem Pegel ausgibt. Gleichzeitig ge
langt das Ausgangssignal (DOP) des Inverters (5) ebenfalls auf
hohen Pegel. Das logische Ausgangssignal DON mit hohem Pegel
schaltet den NMOS-Transistor 11 des Datenausgabetreibers leitend,
während das logische Ausgangssignal DOP mit hohem Pegel den
PMOS-Transistor (10) sperrend schaltet, wodurch das Datenausgabesignal
Dout in ein logisches Signal mit niedrigem Pegel umgewandelt
wird.
Hierbei wird die invertierte Information durch die jeweiligen
Verzögerungszeiten des NAND-Gatters (6), des Inverters (9) und des
Datenausgabetreibers verzögert und ausgegeben.
Daher ist, wie in Fig. 2A und Fig. 2B gezeigt, wenn das Ausgangs
signal (DOP) des Inverters (5) vom hohen Pegel auf den niedrigen
Pegel oder wenn das Ausgangssignal (DON) des Inverters (9) vom
niedrigen Pegel auf den hohen Pegel übergeht, die Flankensteigung
des Datenausgabesignals beim Wechsel vom niedrigen zum hohen
Pegel oder umgekehrt über den großen Kanal des PMOS-Transistors
(10) oder des NMOS-Transistors (11) des Datenausgabetreibers steil,
da die Spannungshübe der Ausgabesignale DOP und DON und ihre
entsprechenden Flankensteigungen groß sind, was zur Erzeugung von
Rauschen führt. Dieses Rauschen verursacht eine Funktionsstörung
im Chip und vermindert die Zuverlässigkeit.
Hierbei werden die Flankensteigungen der Ausgangssignale DOP und
DON durch den Grad bestimmt, bis zu dem die jeweiligen Kanäle des
Pull-down-Transistors (4) des Inverters (5) und des Pull-up-Transi
stors (7) des Inverters (9) geöffnet sind.
Es folgt nun die Beschreibung eines erfindungsgemäßen Datenaus
gabepuffers unter Bezugnahme auf die beigefügten Diagramme.
Fig. 1 veranschaulicht die Konzeption eines erfindungsgemäßen
Datenausgabepuffers. Im Vergleich zu dem in Fig. 3 gezeigten
Schaltkreis beinhaltet der erfindungsgemäße Datenausgabepuffer
nach Fig. 1 außerdem eine erste, mit dem Ausgabeanschluß des
Inverters (2) und der Source-Elektrode des NMOS-Transistors (4)
verbundene Steuereinheit (A) zur Verzögerung des Übergangs des
Ausgangssignals (DOP) des Inverters (5) während eines Übergangs vom
hohen Pegel zum niedrigen Pegel sowie eine zweite, mit dem Aus
gabeanschluß des NAND-Gatters (6) und der Source-Elektrode des
PMOS-Transistors (7) verbundene Steuereinheit (B) zur Verzögerung
des Übergangs des Ausgangssignals (DON) des Inverters (9) während
eines Übergangs vom niedrigen Pegel zum hohen Pegel.
Fig. 4 zeigt eine Ausführungsform des erfindungsgemäßen Datenaus
gabepuffers. Eine erste Steuereinheit (12) beinhaltet in Fig. 4
eine erste Verzögerungseinheit (12A) und eine erste Flankenstei
gungssteuereinheit (12B). Die erste Verzögerungseinheit (12A)
enthält einen ersten Inverter (14), der das Ausgangssignal (Dd)
des Inverters (2) empfängt, und einen zweiten und dritten Inverter
(15 und 16), die beide seriell mit dem ersten Inverter (14)
verbunden sind. Die erste Flankensteigungssteuereinheit (12B)
besitzt einen ersten NMOS-Transistor (17) mit einer Gate-Elek
trode, an die das Ausgangssignal (S3) des dritten Inverters (16)
angelegt wird, einer mit dem Erdpotential (Vss) verbundenen
Source-Elektrode und einer mit der Source-Elektrode des NMOS-
Transistors (4) verbundenen Drain-Elektrode sowie einen zweiten
NMOS-Transistor (18) mit einer Gate-Elektrode, an die eine Span
nungsquelle (Vcc) angeschlossen ist, und jeweils mit der Drain
und Source-Elektrode des ersten NMOS-Transistors (17) verbundenen
Drain- und Source-Elektroden. Hierbei arbeitet der zweite NMOS-
Transistor (18) als Konstantstromquelle.
Eine zweite Steuereinheit (13) weist eine zweite Verzögerungsein
heit (13A) und eine zweite Flankensteigungssteuereinheit (13B)
auf. Die zweite Verzögerungseinheit (13A) besitzt einen vierten
Inverter (19), der das Ausgangssignal des NAND-Gatters (6) emp
fängt, und einen fünften und sechsten Inverter (20 und 21), die
beide seriell mit dem vierten Inverter (19) verbunden sind. Die
zweite Flankensteigungssteuereinheit (13B) beinhaltet einen
ersten PMOS-Transistor (22) mit einer Gate-Elektrode, an die das
Ausgangssignal (S6) des sechsten Inverters (21) angelegt wird,
mit einer Source-Elektrode, an die die Spannungsquelle (Vcc)
angeschlossen ist, und einer mit der Source-Elektrode des PMOS-
Transistors (7) verbundenen Drain-Elektrode sowie einen zweiten
PMOS-Transistor (23) mit einer Gate-Elektrode, an die das Erdpo
tential (Vss) angelegt ist, und jeweils mit Drain- und Source
Elektroden des ersten PMOS-Transistors (22) verbundenen Drain
und Source-Elektroden. Hierbei arbeitet wiederum der zweite
PMOS-Transistor (23) als Konstantstromquelle.
Die Anzahl der im oben beschriebenen Aufbau die erste und die
zweite Verzögerungseinheit bildenden Inverter kann auch je nach
den Eigenschaften sowohl des Speicherbauelements als auch der die
erste und die zweite Steuereinheit bildenden Bauelemente variie
ren.
Fig. 5A stellt ein Funktions-Zeitdiagramm zur Beschreibung der
Betriebsweise des in Fig. 4 gezeigten Schaltkreises dar, wenn die
Information D einen Übergang vom niedrigen Pegel zum hohen Pegel
vollzieht. Hierbei wird wiederum das Ausgabefreigabesignal OE auf
hohem Pegel liegend angenommen.
In Fig. 5A wird, wenn das Ausgangssignal Dd von niedrigem Pegel
zu hohem Pegel übergeht, der NMOS-Transistor (4) leitend geschal
tet. Zu diesem Zeitpunkt fällt, da der erste und der zweite
NMOS-Transistor (17 und 18) der ersten Flankensteigungssteuer
einheit (12B) leitend geschaltet werden, das Ausgangssignal DOP
auf den niedrigen Logikpegel. Zwischenzeitlich verzögert die
erste Verzögerungseinheit (12A) das Signal Dd um eine vorgegebene
Zeit (Td), während das Ausgangssignal 53 auf den niedrigen Logik
pegel fällt, was den ersten NMOS-Transistor (17) sperrend schal
tet und das Abfallen des Ausgangssignal DOP auf den niedrigen
Logikpegel verzögert.
Hierbei geht das Absinken des Ausgangssignals DOP zunächst so
schnell vor sich wie in herkömmlichen Fällen, bis der PMOS-Tran
sistor (10) leitend wird. Nach dem Leitendwerden des PMOS-Transi
stors (10) wird jedoch der erste NMOS-Transistor (17) sperrend, was
zu einem langsamen Abfallen des Ausgangssignals DOP auf den
niedrigen Logikpegel führt. Entsprechend steigt das Ausgabesignal
Dout nach dem Leitendschalten des PMOS-Transistors (10) langsam auf
den hohen Logikpegel.
Fig. 5B stellt ein Funktions-Zeitdiagramm zur Beschreibung der
Betriebsweise des in Fig. 4 gezeigten Schaltkreises dar, wenn die
invertierte Information einen Übergang vom niedrigen zum hohen
Pegel vollzieht. Hierbei wird weiterhin das Ausgabefreigabesignal
OE auf hohem Pegel liegend angenommen.
In Fig. 5B wird der PMOS-Transistor (7) leitend geschaltet, wenn
das Ausgangssignal von hohem Pegel auf niedrigen Pegel fällt.
Zu diesem Zeitpunkt steigt, da der erste und der zweite PMOS-
Transistor (22 und 23) der zweiten Flankensteigungssteuereinheit
(13B) leitend geschaltet sind, das Ausgangssignal DON auf hohen
Logikpegel. Zwischenzeitlich verzögert die zweite Verzögerungs
einheit (13A) das Signal um eine festgesetzte Zeit (Td) und
verzögert den ansteigenden Übergang des Ausgangssignals DON auf
den hohen Logikpegel durch Leitendschalten des ersten PMOS-Tran
sistors (22).
Hierbei geht zunächst der Anstieg des Signals DON so schnell vor
sich wie in herkömmlichen Fällen, bis der NMOS-Transistor (11)
leitend geschaltet wird (das heißt, bis zum Zeitpunkt T1 oder
T2). Nach dem Leitendschalten des NMOS-Transistors (11) wird jedoch
der erste PMOS-Transistor (22) sperrend geschaltet, was zu einem
langsamen Anstieg des Ausgangssignals auf den hohen Pegel führt.
Entsprechend fällt das Datenausgabepuffersignal Dout nach dem
Leitendschalten des NMOS-Transistors (11) langsam auf den niedrigen
Logikpegel.
Fig. 6 zeigt eine weitere Ausführungsform eines erfindungsgemäßen
Datenausgabepuffers. In Fig. 6 besitzt eine erste Flankenstei
gungssteuereinheit im Vergleich zum Schaltkreis aus Fig. 4 zu
sätzlich einen dritten PMOS-Transistor (24) mit einer mit dem
Ausgangsanschluß des zweiten Inverters (15) verbundenen Gate-
Elektrode und einer Drain- sowie einer Source-Elektrode, die
jeweils mit der Source- und der Drain-Elektrode des ersten NMOS-
Transistors (17) verbunden sind.
Des weiteren beinhaltet eine zweite Flankensteigungssteuereinheit
im Vergleich zum Schaltkreis aus Fig. 4 zusätzlich einen dritten
NMOS-Transistor (25) mit einer mit dem Ausgangsanschluß des
fünften Inverters (20) verbundenen Gate-Elektrode und einer
Drain- sowie einer Source-Elektrode, die jeweils mit der Source-
und der Drain-Elektrode des ersten PMOS-Transistors (22) ver
bunden sind.
Hierbei werden die Übergangssteigungen der Ausgangssignale DOP
und DON dadurch weniger steil, daß die Sperrung des Paares des
ersten NMOS- und dritten PMOS-Transistors und des Paares des
ersten PMOS- und dritten NMOS-Transistors früher als zu der
festgesetzten Zeit durchgeführt werden.
Deshalb hält ein Datenausgabepuffer gemäß der Erfindung für den
fallenden Übergang des Ausgangssignals DOP und den ansteigenden
Übergang des Ausgangssignals DON die gleiche Geschwindigkeit wie
in einem bekannten Datenausgabepuffer aufrecht, bis der PMOS-
Transistor (10) bzw. der NMOS-Transistor (11) leitend geschaltet
werden, erlaubt jedoch danach langsame Änderungen, so daß das
Rauschen ohne Beeinflussung der Betriebsgeschwindigkeit reduziert
wird.
Außerdem geht, wenn die Versorgungsspannung hoch und die Umge
bungstemperatur niedrig sind, der Verzögerungsvorgang der oben
beschriebenen ersten und zweiten Verzögerungseinheit schnell vor
sich, so daß die Übergangssteigungen der Ausgangssignale DOP und
DON weniger steil werden als wenn die Versorgungsspannung niedrig
und die Umgebungstemperatur hoch sind. Weiterhin können sowohl
die Anzahl der die obige erste und zweite Verzögerungseinheit
bildenden Bauelemente als auch der Aufbau der ersten und der
zweiten Flankensteigungssteuereinheit innerhalb des durch den
Inhalt der Patentansprüche bestimmten Umfangs der Erfindung
variiert werden.
Claims (14)
1. Datenausgabepuffer mit einem Datentreiberschaltkreis, der
aus einer auf ein erstes Signal (DOP) reagierenden Pull-up-Ein
heit (10) und einer auf ein zweites Signal (DON) reagierenden
Pull-down-Einheit (11) besteht, gekennzeichnet durch eine erste
Steuereinrichtung (5, A), die die Steigung des ersten Signals
nach Erreichen eines Schwellwerts der Pull-up-Einheit (10) fla
cher einstellt als vor Erreichen des Schwellwerts der Pull-up-
Einheit (10).
2. Datenausgabepuffer mit einem Datentreiberschaltkreis, der
aus einer auf ein erstes Signal (DOP) reagierenden Pull-up-Ein
heit (10) und einer auf ein zweites Signal (DON) reagierenden
Pull-down-Einheit (11) besteht, gekennzeichnet durch eine zweite
Steuereinrichtung (9, B), die die Steigung des zweiten Signals
(DON) nach Erreichen eines Schwellwerts der Pull-down-Einheit
(11) flacher einstellt als vor Erreichen des Schwellwerts der
Pull-down-Einheit (11).
3. Datenausgabepuffer nach Anspruch 1, gekennzeichnet durch
eine zweite Steuereinrichtung (9, B), die die Steigung des zwei
ten Signals (DON) nach Erreichen eines Schwellwerts der Pull
down-Einheit (11) flacher einstellt als vor Erreichen des
Schwellwerts der Pull-down-Einheit (11).
4. Datenausgabepuffer nach Anspruch 1 oder 3, dadurch ge
kennzeichnet, daß die erste Steuereinrichtung (5, A) enthält:
- - einen ersten, auf ein Datensignal (Dd) reagierenden Pull- up-Transistor (3);
- - einen ersten, ebenfalls auf dieses Datensignal (Dd) reagie renden Pull-down-Transistor (4);
- - eine erste Verzögerungseinheit (12A) zum Empfang und zur Verzögerung dieses Datensignals (Dd); und
- - eine erste Flankensteigungssteuereinheit (12B), die seriell mit dem ersten Pull-down-Transistor (4) verbunden ist, auf das Ausgangssignal (S3) der ersten Verzögerungseinheit rea giert und die Flankensteigung des ersten Signals (DOP) ein stellt.
5. Datenausgabepuffer nach Anspruch 4, dadurch gekennzeich
net, daß die erste Verzögerungseinheit (12A) seriell verbunden
einen ersten, zweiten und dritten Inverter (14, 15, 16) zum
Empfang des Datensignals (Dd) enthält.
6. Datenausgabepuffer nach Anspruch 4 oder 5, dadurch ge
kennzeichnet, daß die erste Flankensteigungssteuereinheit (12B)
enthält:
- - einen ersten NMOS-Transistor (17) mit einer Gate-Elektrode, die das Ausgangssignal der Verzögerungseinheit (12A) emp fängt, einer mit der Source-Elektrode des ersten Pull-down Transistors (4) verbundenen Drain-Elektrode und einer mit Erdpotential (Vss) verbundenen Source-Elektrode; und
- - einen zweiten NMOS-Transistor (18) mit einer Gate-Elektrode, an die eine Spannungsquelle (Vcc) angeschlossen ist, sowie einer Drain- und einer Source-Elektrode, die jeweils mit der Drain- und der Source-Elektrode des ersten NMOS-Transistors (17) verbunden sind.
7. Datenausgabepuffer nach einem der Ansprüche 5 bis 6,
dadurch gekennzeichnet, daß die erste Flankensteigungssteuer
einheit (12B) des weiteren einen PMOS-Transistor (24) mit einer
Gate-Elektrode, die das Ausgangssignal des zweiten Inverters (15)
empfängt, sowie einer Drain- und einer Source-Elektrode, die
jeweils mit der Source- und der Drain-Elektrode des ersten NMOS-
Transistors (17) verbunden sind, aufweist.
8. Datenausgabepuffer nach einem der Ansprüche 2 bis 7,
dadurch gekennzeichnet, daß die zweite Steuereinrichtung (9, B)
enthält:
- - einen zweiten, auf ein Datensignal () reagierenden Pull- up-Transistor (7);
- - einen zweiten, ebenfalls auf das Datensignal () reagieren den Pull-down-Transistor (8);
- - eine zweite Verzögerungseinheit (13A) zum Empfang und zur Verzögerung dieses Datensignals (); und
- - eine zweite Flankensteigungssteuereinheit (13B), die seriell mit dem zweiten Pull-up-Transistor (7) verbunden ist, auf das Ausgangssignal der zweiten Verzögerungseinheit reagiert und die Flankensteigung des zweiten Signals (DON) einstellt.
9. Datenausgabepuffer nach Anspruch 8, dadurch gekennzeich
net, daß die zweite Verzögerungseinheit (13A) seriell verbunden
einen vierten, fünften und sechsten Inverter (19, 20, 21) zum
Empfang des Datensignals () enthält.
10. Datenausgabepuffer nach Anspruch 8 oder 9, dadurch ge
kennzeichnet, daß die zweite Flankensteigungssteuereinheit (13B)
enthält:
- - einen ersten PMOS-Transistor (22) mit einer Gate-Elektrode, die das Ausgangssignal (S6) der Verzögerungseinheit (13A) empfängt, einer mit der Source-Elektrode des zweiten Pull- up-Transistors (7) verbundenen Drain-Elektrode und einer Source-Elektrode, an die eine Spannungsquelle (Vcc) angelegt ist; und
- - einen zweiten PMOS-Transistor (23) mit einer mit Erdpoten tial (Vss) verbundenen Gate-Elektrode sowie einer Drain- und einer Source-Elektrode, die jeweils mit der Drain- und der Source-Elektrode des ersten PMOS-Transistors (22) verbunden sind.
11. Datenausgabepuffer nach Anspruch 9 oder 10,
dadurch gekennzeichnet, daß die zweite Flankensteigungssteuer
einheit (13B) des weiteren einen NMOS-Transistor (25) mit einer
Gate-Elektrode, die das Ausgangssignal des fünften Inverters (20)
empfängt, sowie einer Drain- und einer Source-Elektrode, die
jeweils mit der Source- und der Drain-Elektrode des ersten PMOS-
Transistors (22) verbunden sind, aufweist.
12. Datenausgabepuffer nach einem der Ansprüche 3 bis 11 als
Teil eines Halbleiterbauelements, dadurch gekennzeichnet, daß er
als Pull-up-Einheit einen Pull-up-Transistor (10), als Pull-
down-Einheit einen Pull-down-Transistor (11) und außerdem folgendes
aufweist:
- - eine Datenpuffereinheit (1, 2, 5), deren Ausgangssignal (DOP) den Pull-up-Transistor (10) beaufschlagt, zur Puffe rung von Datensignalen (D); und
- - eine Inversdatenpuffereinheit (6, 9), deren Ausgangssignal (DON) den Pull-down-Transistor (11) beaufschlagt, zur Puffe rung von invertierten Datensignalen ().
13. Datenausgabepuffer nach Anspruch 12, dadurch gekennzeich
net, daß die Datenpuffereinheit eine erste, auf ein spezifisches
Steuersignal (OE) reagierende Logikeinheit (1, 2) zur Pufferung
des Datensignals (D) enthält, wobei auf deren Ausgangssignal (Dd)
der erste Pull-up-Transistor (3) und der erste Pull-down-Transi
stor (4) reagieren.
14. Datenausgabepuffer nach Anspruch 12 oder 13, dadurch
gekennzeichnet, daß die Inversdatenpuffereinheit eine zweite, auf
das spezifische Steuersignal (OE) reagierende Logikeinheit (6)
zur Pufferung des invertierten Datensignals () enthält, wobei
auf deren Ausgangssignal() der zweite Pull-up-Transistor (7)
und der zweite Pull-down-Transistor (8) reagieren.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019910012384A KR930008656B1 (ko) | 1991-07-19 | 1991-07-19 | 노이즈가 억제되는 데이타 출력 버퍼 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4206864A1 DE4206864A1 (de) | 1993-01-21 |
DE4206864C2 true DE4206864C2 (de) | 1994-04-28 |
Family
ID=19317524
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4206864A Expired - Fee Related DE4206864C2 (de) | 1991-07-19 | 1992-03-05 | Datenausgabepuffer |
Country Status (8)
Country | Link |
---|---|
US (1) | US5315173A (de) |
JP (1) | JPH05211430A (de) |
KR (1) | KR930008656B1 (de) |
DE (1) | DE4206864C2 (de) |
FR (1) | FR2679368B1 (de) |
GB (1) | GB2257856A (de) |
IT (1) | IT1254670B (de) |
TW (1) | TW216823B (de) |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR940010671B1 (ko) * | 1992-07-25 | 1994-10-24 | 금성일렉트론 주식회사 | Cmos 3-스테이트 버퍼회로 및 그 제어방법 |
US5430404A (en) * | 1992-10-28 | 1995-07-04 | Integrated Device Technology, Inc. | Output driver circuits with enhanced supply-line bounce control and improved VOH characteristic |
KR950000353B1 (ko) * | 1992-12-30 | 1995-01-13 | 현대전자산업 주식회사 | 집적회로용 출력 버퍼 회로 |
US5418474A (en) * | 1993-09-24 | 1995-05-23 | National Semiconductor Corporation | Circuit for reducing transient simultaneous conduction |
KR0132504B1 (ko) * | 1993-12-21 | 1998-10-01 | 문정환 | 데이타 출력버퍼 |
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KR960043524A (ko) * | 1995-05-23 | 1996-12-23 | 홍-치우 후 | 출력 버퍼링 장치 |
KR0172798B1 (ko) * | 1995-06-30 | 1999-03-30 | 김주용 | 모드 적응형 데이타 출력 버퍼 |
KR100223747B1 (ko) * | 1995-12-28 | 1999-10-15 | 김영환 | 고속 저잡음 출력 버퍼 |
US5959481A (en) * | 1997-02-18 | 1999-09-28 | Rambus Inc. | Bus driver circuit including a slew rate indicator circuit having a one shot circuit |
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KR100643913B1 (ko) | 2004-11-03 | 2006-11-10 | 매그나칩 반도체 유한회사 | 출력 버퍼 |
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US7282961B1 (en) | 2006-04-13 | 2007-10-16 | International Business Machines Corporation | Apparatus for hysteresis based process compensation for CMOS receiver circuits |
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TW201032476A (en) * | 2009-02-18 | 2010-09-01 | Etron Technology Inc | Signal converting device |
US9946489B2 (en) | 2016-07-27 | 2018-04-17 | Western Digital Technologies, Inc. | Multi-stream journaled replay |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL137673C (de) * | 1964-07-06 | |||
DE3200069A1 (de) * | 1982-01-05 | 1983-07-14 | Bayer Ag, 5090 Leverkusen | Verfahren zur herstellung von 2,4,6-trichloranilin |
US4612466A (en) * | 1984-08-31 | 1986-09-16 | Rca Corporation | High-speed output driver |
GB2184622B (en) * | 1985-12-23 | 1989-10-18 | Philips Nv | Outputbuffer and control circuit providing limited current rate at the output |
JPS635553A (ja) * | 1986-06-25 | 1988-01-11 | Fujitsu Ltd | バツフア回路 |
US4760279A (en) * | 1986-07-02 | 1988-07-26 | Kabushiki Kaisha Toshiba | Noise cancelling circuit |
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KR910002748B1 (ko) * | 1988-04-12 | 1991-05-04 | 삼성 반도체통신 주식회사 | 반도체장치에 있어서 데이타 출력 버퍼회로 |
JP2666347B2 (ja) * | 1988-04-20 | 1997-10-22 | セイコーエプソン株式会社 | 出力回路 |
KR910004735B1 (ko) * | 1988-07-18 | 1991-07-10 | 삼성전자 주식회사 | 데이타 출력용 버퍼회로 |
US4880997A (en) * | 1988-08-18 | 1989-11-14 | Ncr Corporation | Low noise output buffer circuit |
JP2862916B2 (ja) * | 1989-10-20 | 1999-03-03 | 化成オプトニクス株式会社 | 蛍光体、蛍光体の表面処理方法及び蛍光膜の製造方法 |
JPH07105711B2 (ja) * | 1990-04-26 | 1995-11-13 | 株式会社東芝 | 入力回路 |
-
1991
- 1991-07-19 KR KR1019910012384A patent/KR930008656B1/ko not_active IP Right Cessation
-
1992
- 1992-02-28 TW TW081101516A patent/TW216823B/zh active
- 1992-03-03 FR FR9202507A patent/FR2679368B1/fr not_active Expired - Fee Related
- 1992-03-05 DE DE4206864A patent/DE4206864C2/de not_active Expired - Fee Related
- 1992-03-06 IT ITMI920529A patent/IT1254670B/it active
- 1992-03-10 GB GB9205169A patent/GB2257856A/en not_active Withdrawn
- 1992-05-08 JP JP4115898A patent/JPH05211430A/ja active Pending
- 1992-06-15 US US07/898,535 patent/US5315173A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
ITMI920529A1 (it) | 1993-09-06 |
JPH05211430A (ja) | 1993-08-20 |
GB2257856A (en) | 1993-01-20 |
KR930008656B1 (ko) | 1993-09-11 |
FR2679368B1 (fr) | 1993-12-24 |
IT1254670B (it) | 1995-09-28 |
FR2679368A1 (fr) | 1993-01-22 |
DE4206864A1 (de) | 1993-01-21 |
KR930003540A (ko) | 1993-02-24 |
GB9205169D0 (en) | 1992-04-22 |
ITMI920529A0 (it) | 1992-03-06 |
TW216823B (de) | 1993-12-01 |
US5315173A (en) | 1994-05-24 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8328 | Change in the person/name/address of the agent |
Free format text: PATENTANWAELTE RUFF, WILHELM, BEIER, DAUSTER & PARTNER, 70173 STUTTGART |
|
8339 | Ceased/non-payment of the annual fee |