DE2621137A1 - Leseverstaerker - Google Patents
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Description
Die Erfindung betrifft einen Leseverstärker für Speicherzellen mit Ladungsspeicher, mit einem ersten und einem zweiten Feldeffekttransistor mit je
einer Steuer-Elektrode sowie einer ersten und einer zweiten Stromleitungselektrode,
wobei die beiden Feldeffekttransistoren durch kreuzweise Verbindung ihrer Steuer-Elektroden und ersten Stromleitungs-Elektroden zu
einem Paar kombiniert sind, und wobei Lesesignaleden Kreuzverbindungsknotenpunkten
zuführbar sind, sowie ein Verfahren zu seinem Betrieb.
Es gibt eine Vielzahl von Ausführungsformen für Halbleiter-Speicherschaltungen.
Im USA Patent 3 387 286 ist eine Anordnung von Halbleiterspeicherzellen
beschrieben, deren jede einen einzelnen Feldeffekttransistor (FET) mit einem angeschlossenen Speicherkondensator enthält. Die Entwicklung
solcher Speicherzellen mit Einzel-FET und Kondensator hat in den letzten Jahren für den Bau von dichtgepackten Halbleiterspeichern stark
an Bedeutung gewonnen wegen der Preisvorteiie von Feldeffekttransistoren
gegenüber Bipolartransistoren und wegen der hohen Packungsdichte, die bei Verwendung eines einzigen aktiven Elements pro Speicherzelle möglich
wird.
L
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Im USA Patent 3 678 473 is^ ein geeigneter Leseverstärker sowie eine
Speicherkonfiguration für solche Speicherzellen beschrieben. Der
Leseverstärker enthält ein verhältnisfreies kreuzgekoppeltes Lesekippglied, das zwischen die gemeinsamen Bitleitungen eines Paares von Anordnungen
geschaltet ist, die aus Speicherzellen mit Einzel-FET und Speicherkondensator
bestehen. Ein Spej-cherkondensator - geladen oder ungeladen wird
an die eine Bitleitung gekoppelt und ein Referenzpotential wird an die
andere Bitleitung gekoppelt; die Potentialdifferenz, d.h. die Spannung
zwischen den beiden Bitleitungen wird abgefragt ("gelesen"). Bei grossen Speicheranordnungen ist die Streukapazität der Bit/Leseleitung gross
gegenüber der Kapazität der einzelnen Speicherkondensatoren. Das hat zur Folge, dass infolge von Ladungsübertragung zwischen der kleinen Speicherkapazität
und der Bit/Leseleitungskapazität das Lesesignal stark gedämpft wird.
Bei solchen FET-Schaltungen kommen Unsymmetrien vor wie z.B. ungleiche
Schwellenwertspannungen der kreuzgekoppelten Elemente, oder Unterschiede in den Bitleitungskapazitäten; zur Vermeidung fehlerhafter Arbeitsweise
bei solchen Unsymmetrien ist es notwendig, dass ein Lesesignal erzeugt wird, welches grosser ist als das durch die Konstruktion bedingte minimale
Lesesignal. Ausserdem wird die Umschaltgeschwindigkeit des Kippglieds
begrenzt durch die Grosse der Bit/Leseleitungskapazität, welche jeweils
auf hohe und niedrige Signalpegel gebracht werden muss. Der Artikel "Sense Latch Circuit for Memory Cells" von A. Furman et al., erschienen
in IBM Technical Disclosure Bulletin, Februar 1974, S. 2792 - 2793,
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beschreibt eine Anordnung mit taktgesteuerten Trennelementen zwischen
den Kippglied-Anschlusspunkten und den Bit/Leseleitungen, mit deren Hilfe während des Einstellens des Kippgliedes die Bit/Leseleitungskapazität
vom Kippglied abgetrennt (isoliert) wird.
Weitere Verbesserungen für Leseverstärker sind dem USA Patent
3 764-.906 *!-· zu entnehmen. Dort wird ein Ladungsübertragungs-(oder
Eimerketten-) Leseverfahren beschrieben, das unempfindlich gegen Parameterschwankungen der verwendeten Elemente ist, und bei dem die
Spannung des Speicherkondensators praktisch direkt zum Leseschaltungs-Anschlusspunkt
übertragen werden kann. Dies Verfahren ergibt zwar eine bessere Eingangsempfindlichkeitj es ergibt sich aber eine langsamere
Arbeitsweise als beim dynamischen Kippglied wegen der Zeit, die benötigt wird, die Kapazität der Bit/Leseleitung voll aufzuladen mit einem
Feldeffekttransistor, der in der Nähe des Reststroms, aber im Sättigungsbereich arbeitet.
Weitere Verbesserungen für Ladungsübertragungs-Leseverstärker wurden
bekannt durch die deutsche Offenlegungsschrift 2 324 965, sowie durch
den Artikel "Differential Sense Amplifier" von D.P. Spampinato, erschienen
im IBM Technical Disclosure Bulletin, November 1974, S. 1797-1798.
Zusammenfassend kann gesagt werden, dass bisher zwei verschiedene Arten
von Leseverstärkern für Speicherzellen mit Einzel-FET und Speicherkondensator
bekannt wurden. Das dynamische, kreuzgekoppelte Kippglied
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ist schneller, aber empfindlich gegen Parameterschwankungen der verwendeten
Bauelemente und benötigt deshalb ein grösseres Eingangssignal, wogegen der Ladungsübertragungs-Leseverstärker zwar eine bessere Eingangsempfindlichkeit hat, dafür aber langsamer ist.
Es seien hier noch drei weitere Vorveröffentlichungen erwähnt, die zwar
zu verschiedenen Gebieten der Halbleitertechnik gehören, aber für bestimmte Aspekte der vorliegenden Erfindung von Interesse sind.
Das USA Patent 3 549 912 beschreibt ein Kippglied mit Bipolartransistoren,
bei dem kapazitiv eingekoppelte Taktsignale verwendet werden, um ein Paar
kreuzgekoppelter Transistoren unwirksam zu machen, damit der statische
Zustand des Kippglieds schneller geändert wird.
Der Artikel "Sense Amplifier for IGFET Memory" von D.L. Critchlow, erschienen
im IBM Technical Disclosure Bulletin,, November 1970, S. 1720 - 1722S
beschreibt eine Lese/Kippgliedschaltung mit kreuzgekoppelten Feldeffekttransistoren,
bei der die Source-Elektroden der kreuzgekoppelten FETs an verschiedene Spannungsknotenpunkte angeschlossen sinds von denen ein
Ausgangssignal abgeleitet wird. Am Anfang werden die Knotenpunkte auf ■jeden Fall auf gleiches Gleiehs-pannungspotential eingestellt.
Im USA Patent 3 854 059 wird ein. FET-Kippglied beschrieben» bei dem
kreuzgekoppelte aktive Elemente alt voneinander getrennten Source-Elektroden am Anfang aufgeladen (voraufgeladen) werden. Die Schaltung
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enthält separate Schalterelemente zum Anlegen einer niedrigen Spannung
für jedes der lcreuzgekoppel-ten FET-F-lemente. Im Betrieb spricht die
Schaltung auf logische Eingangssignale ans die vor der Betätigung der
Schalterelemente, mit denen die Soürce-Elektroden auf niedrige Spannung
gebracht werden, selektiv an die vorher aufgeladenen Source-Knotenpunkte
angelegt werden. Eine regenerative Arbeitsweise wird verhindert durch ein Bauelementj, welches die Rückkopplung unterbrich^ und welches nur während
des Vorauflade-IntervaUs leitend gemacht wird.
Der Erfindung liegt die Aufgabe zugrunde, einen demgegenüber weiter verbesserten
Leseverstärker anzugeben, bei dem die oben angegebenen Nachteile vermieden werden. Zur Lösung sieht die Erfindung die in den Patentansprüchen
gekennzeichnete Lösung vor.
Zusammengefaßt sieht die Erfindung eine Leseverstärkerschaltung mit
einem kreuzgekoppelten FET-Kippglied vor, das über entsprechende Torschaltungen
mit den jeweiligen Bit-AbfühIleitungen verbindbar ist. Die
Source-Elektroden der kreuzgekoppelten FET sind voneinander isoliert angeordnet
und werden unabhängig voneinander auf ein Potential vor-aufgeladen,
das von der Schwellenspannung Jedes FET abhängt. Nachdem das
Abfühlsignaf auf die Kreuzkopplungsknoien des Kippgliedes durchgeschaltet ist, werden die vor-aufgeladenen Source-Knoten über einen relativ hochohmigen
Gleichstrompfad mit konstanter Rate auf ein negatives Potential heruntergezogen. Dadurch wird das anfänglich differentielle Eingangssignal
durch einen sog. Ladungsübertragungs-Verstärkereffekt zwischen einer relativ kleinen Drain-Kapazität und einer relativ großen Source-Kapazität
soweit erhöht, daß selbst ein extrem kleines Eingangsssignal zum Setzen des kreuzgekoppelten FET-Kippgliedes ausreicht. Die Verriegelungswirkung
wird durch Anschalten eines Referenzpotentials an beide Source-Knoten abgeschlossen, worauf die Torschaltungen zu den Bit-Abfühl-
!eitungen wieder geöffnet werden können, damit sich eine Bit-Abfühüeitung
auf das Referenzpotential entladen kann.
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Ein Ausführungsbeispiel der Erfindung wird im folgenden anhand von
Zeichnungen beschrieben.
In den Zeichnungen zeigen:
Fig. 1 eine schematische ,Schaltungsdarstellung eines Ausschnittes
aus einem Speichersystem mit einem erfindungsgemässen
Leseverstärker;
Fig. 2 ein Zeitdiagramm von Impulssignalen, die für den Betrieb der
Schaltung gemäss Fig. 1 verwendet werden;
Fig. 3 eine schematische Darstellung einer Schaltung zur Erzeugung
des Taktimpulssignals CPl aus den Taktimpulssignalen CP3
und CP4, mit Hilfe der Versorgungsspannungen VI und VN.
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Fig. 1 zeigt in schematischer Darstellung einen Ausschnitt eines Speichersystems,
das in integrierter Schaltungstechnik ausgeführt ist» und in dem eine bevorzugte Ausführungsform des erfindungsgemässen Leseverstärkers
verwendet ist. In der Abbildung ist zwar nur eine einzelne Speicherzelle mit Leseverstärker gezeigt; es dürfte jedoch klar sein, dass ein tatsächliches
Speichersystem normalerweise zwei separate Anordnungen von · Speicherzellen aufweist, die in Zeilen und Spalten geordnet sind. Im
gezeigten Ausführungsbeispiel sind den Spalten von Speicherzellen Wortzugriff
leitungen zugeordnet, und den Zeilen von Speicherzellen sind Bitzugriffsleitungen zugeordnet, wobei für jede Zeile ein einzelner Leseverstärker
Vorgesehen ist. Obwohl vorzugsweise differentielles Lesen zwischen zwei Speicherzellen-Anordnungen verwendet wird, kann man auch
eine einzelne Speicherzellen-Anordnung vorsehen, bei der die Leseverstärker entlang der einen Seite angebracht sind; es müssen dann allerdings
bestimmte Modifikationen vorgenommen werden.
Jede Speicherzellen-Anordnung enthält eine Mehrzahl von LadungsSpeicherzellen,
mit Durchschalt-Feldeffekttransistor (Durchschalt-FET) T7 zum
selektiven Verbinden eines Speicherkondensators C5 mit einer Bit/Leseleitung 10 aufgrund eines Adressiersignals VW, das von einem Wortdecodierer
abgegeben wird, welcher nicht gezeigt ist. Das Signal VW steuert ausserdem eine Anzahl weiterer Speicherzellen ans welche durch das
Bezugszeichen 12 angedeutet sind, und welche zu anderen Bitstellen
gehören. Mit jeder Bit/Leseleitung ist ausserdem eine Anzahl weiterer Speicherzellen 14 und 14' verbunden, welche zu anderen Wortleitungen
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gehören. Die Bit/Leseleitung 10 hat eine eigene Kapazität CB/S, die
ziemlich gross ist im Vergleich zum Speicherkondensator CS. An der
anderen Seite des Leseverstärkers ist eine zweite Bit/Leseleitung 16
angeordnet, mit welcher normalerweise - wie allgemein bekannt - die gleiche Anzahl von Speicherzellen verbunden ist wie mit der Bit/Leseleitung
10. Jeder Bit/Leseleitung ist überdies eine Vorrichtung zur Abgabe eines Referenzpegels, oder eine "Leerzelle", zugeordnet, die z.B.
ein Element T12 enthält, welches auf ein Leerzellen-Auswahlsignal DWL
anspricht, sowie einen Kondensator CD. Das Signal DWL steuert ausserden:
weitere Leerzellen an, die mit dem Bezugszeichen 13 angedeutet
sind. Solche Leerzellen werden auch häufig als Referenz- oder
Blindspeicherzellen ("dummy cells") bezeichnet.
Während jedes Lesezyklus wird diejenige Leerzelle ausgewählt, welche der
Bit/Leseleitung zugeordnet ist, mit welcher keine Speicherzelle adressiert wird. Da im Ausführungsbeispiel nur auf die Speicherzelle
Bezug genommen wird, welche an der linken Bit/Leseleitung liegt, ist in der Abbildung nur die rechte Leerzelle gezeigt.
Jeder Bit/Leseleitung sind ausserdem die Voraufladeelemente T9 und TlO
zugeordnet, welche vom Taktsignal CP2 angesteuert werden; sie laden die Bit/Leseleitungen auf ein mittleres Potential VI auf, wenn das Signal
CP2 den Wert "EIN" hat (mit "EIN" und "AUS" werden hier die beiden
möglichen Binärwerte bezeichnet); im vorliegenden Fall von n-Kanal
MOSFET-Elementen also, wenn das Signal CP2 positiv ist. Da man Daten
vorzugsweise beim höchsten verfügbaren Versorgungspegel speichert, sind
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die Rückstellelemente T8 un,d TIl vorgesehen, welche zur Taktzeit CP4
ein hohes Potential VH an die Bitleseleitungen anlegen.
Der Leseverstärker enthält ein Paar Bitleitungs-Trennelernente Tl und T2,
die aufgrund der Taktimpulse^^^normalerweise leitend und im linearen
Arbeitsbereich sind. Tl und Τ·2 koppeln Eingangssignale an den Leseverstärker;
sie isolieren (trennen) andererseits den Verstärker von der ziemlich grossen Bit/Leseleitungskapazität CB/S, was später noch genauer
erklärt wird. Im Leseverstärker befinden sich die kreuzweise miteinander verbundenen Elemente T3 und T4, welche auch mit den Trennelementen Tl
und T2 verbunden sind. Die Drain- und Gate-Elektroden von T3 und T4 sind kreuzweise so miteinander verbunden, dass sich eine regenerative Rückkopplung
ergibt.
Den Drain-Elektroden von T3 und T4 sind die Streukapazitäten C5 und C6
zuzuordnen. Die Source-Elektroden von T3 und T4 sind - separat - mit einem Paar von Scha1terelernenten T5 und T6 zum Durchschalten auf niedriges
Potential verbunden, welche von den Taktimpulsen CPlD angesteuert werden. T5 und T6 dienen dazu, die Source-Anschlüsse von T3 und T4 auf niedrigem,
d.h. negativem, Potential VN zu halten, wenn das bistabile Kippglied gesetzt werden soll. Die Kondensatoren Cl und C3 sind ebenfalls mit den
Source-Elektroden von T3 und T4 verbunden; sie werden vom Taktsignal CPl angesteuert, welches den Lese/Verstärkungsteil des Speicherzyklus einleitet,
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Daten können mittels unterschiedlicher Verfahren in den Speicher eingegeben
bzw. aus dem Speicher ausgelesen werden. Eingabe/Ausgabesignale I/O
werden vorzugsweise über die Bit/Leseleitung 16 übertragen, wie in Fig. gezeigt. Ebensogut könnten aber auch beide Bitleitungen verwendet werden;
auch könnte man ein Eingabe/Ausgabesignal direkt an den Knotenpunkten C und D eingeben bzw. abnehmep.
Die Arbeitsweise des Leseverstärkers wird nunmehr anhand der Fig. 1 und
beschrieben. Es werden drei Versorgungsspannungen verwendet: VH
bezeichnet die höchste verfügbare Versorgungsspannung - normalerweise VDD -, VN bezeichnet die niedrigste Versorgungsspannung - normalerweise
VSS -, und VI bezeichnet ein mittlerem Potential zwischen VH und VN.
VI kann so gewählt werden, dass das Potential auf der Bit/Leseleitung gleich gross wie oder grosser als das Potential wird, welches durch
Ladungen auf einem Speicherkondensator aufgebracht werden soll. Es sei angenommen, dass der Verstärker zunächst so eingestellt ist, dass die
Bit/Leseleitung 10 (Knotenpunkt A) auf dem Potential "VH-Vt" liegt wobei Vt die Schwellenwertspannung von T8 ist —, und zwar infolge vorheriger
Aufladung über T8 durchCP'4 und dass sich die Bit/Leseleitung
(Knotenpunkt B) auf dem Potential VN befindet, nachdem sie über die Elemente T2, T4 und T6 entladen wurde. Unmittelbar vor dem Zeitpunkt tO
sind die Signale CP3 auf VHj CPl auf VI; CP2, CP4 und VW auf VN und
CPlD auf VH. Zum Zeitpunkt tO geht CP2 auf VH; die Bit/Leseleitung 10 beginnt sich gegen VI zu entladen, und die Bit/Leseleitung 16 beginnt
sich gegen VI zu laden. CPlD bleibt solange auf VH, dass die Knotenpunkte
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E und F sich auf jeden Fall von einem Potential, das unter VI-Vt liegt,
aufzuladen beginnen, bis ihr Potential noch etwa eine Schwellenwertspannung
niedriger ist als die Endspannungen an den Knotenpunkten C bzw. D. Die Knotenpunkte E und F kommen infolge ihrer unterschiedlichen
Schwellenwertspannungen auf unterschiedliche Potentialpegel. Die Bit/
Leseleitungen 10 und 16 gelangen wie die Knotenpunkte C und D auf Potential VI, während CP2 und CP3 den Wert von VH haben. Knotenpunkt E
kommt auf ein Potential, das um die Schwellenwertspannung Vt3 von T3 niedriger ist als das Potential von Knotenpunkt D (VI), und Knotenpunkt F
kommt auf ein Potential, das um die Schwellenwertspannung Vt4 von T4 niedriger ist als das Potential am Knotenpunkt C (VI), wobei T3 und T4
nicht-leitend sind, wenn die Source-Streukapazitäten aufgeladen sind. Zum Zeitpunkt t2 kehrt das Signal CP2 zum Wert VN zurück; dadurch werden T9
und TlO ausgeschaltet, und das Potential VW auf der Wortleitung (ebenso das Leerzellen-Wortleitungspotential DWL) steigt von VN auf VH, wodurch
T7 eingeschaltet wird und das Signal, welches im Speicherkondensator CS gespeichert ist, zur Bit/Leseleitung 10 koppelt. Zur gleichen Zeit gelangt
an die Bit/Leseleitung 16 ein Referenzpotential, das dem halben Differenzwert (dem Mittelwert) zwischen den Spannungen eines voll aufgeladenen
Speicherkondensators und eines vollständig entladenen Speicherkondensators entspricht.
Der Verstärker spricht an
a) auf ein Eingangssignal am Knotenpunkt C (D), das gleich oder grosser
null ist, in Verbindung mit einer Potentialänderung am Knotenpunkt
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D (C), die gleich einem%negativen Schwellenwert -AVl ist, welcher
von der Nichtanpassung verschiedener Elemente der Vorrichtung
abhängt, oder
b) auf einen Potentialwechsel am Knotenpunkt C (D),. der gleich oder
grosser -2AV1 ist, in Verbindung mit einem Potentialwechsel am
Knotenpunkt D (C), der gleich -AVl ist.
Zum Zeitpunkt t3 - nachdem Daten am Knotenpunkt C oder D eingegeben
wurden - sperrt das Signal CP3 die Elemente Tl und T2, wodurch die
grosse Kapazität CB/S der Bit/Leseleitung vom Verstärker entkoppelt wird. Gleichzeitig bringt das Signal CP4 durch die Elemente T8 und TIl beide
Bit/Leseleitungen auf das Potential VH zurück. Da VW noch auf dem Potential VH ist, wird an den gelesenen Speicherkondensator auf jeden
Fall eine logische "Eins" angelegt.
Die Leerzelle wird auch auf einen Anfangswert zurückgebracht. Der Anstieg
von CP4 bewirkt, dass CPl gegen den Wert VN hin abzufallen beginnt. CPl bewirkt, dass eine lineare Spannungsänderung (-AV, konstante Rate)
über die Kapazitäten Cl und C3 so auf die Knotenpunkte E und F gekoppelt
wird, dass deren Potential abfällt gemäss einer Funktion, die dem Verhältnis von Cl zu C2 und von C3 zu C4 entspricht. Die Source-Potentiale
von T3 und T4 können, infolge verschiedener Schwellenwertspannungen, unterschiedliche Werte haben; wichtig ist, dass die Aenderung der Gate-Treiberspannung
- d.h. "VG-Vt-VS", wobei VG = Gate-Potential und.
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VS = Source-Potential - übe.r der Zeit linear ist, um eine einwandfreie
Arbeitsweise der Schaltung zu gewährleisten. Da T3 und T4 vorher nichtleitend waren, werden sie durch -AV veranlasst, im Sättigungsbereich eben
gerade einzuschalten. T3 und T4 arbeiten als Konstantstromelemente, um eine exakte Kopplung der Ladung Q von den Knotenpunkten E und F zu bewirken.
Eines der beiden kreuzweise verbundenen Elemente T3 und T4, nämlich das mit der höheren Gate-Treiberspannung, wird sich einschalten,
wodurch entweder Knotenpunkt C oder Knotenpunkt D mit einer Geschwindigkeit
entladen wird, die eine Funktion des kapazitiven Verhältnisses zwischen den Drain- und Source-Elektroden von T3 und T4 sowie der
Potentialänderung -AV ist, welche von dem Source-Knotenpunkt her ausgekoppelt
wird. Wenn man die Streukapazität an der isolierten Drain-Elektrode (Knotenpunkt C oder D) von T3 und T4 minimisiert, wird die verstärkte
Spannung zwischen den Knotenpunkten C und D gross genug, um jede Schwellenwert-Ungleichheit zwischen den Elementen T3 und T4 vollständig
zu überdecken. Wenn anfangs das Potential der Source-Elektrode des kreuzweise gekoppelten Elementes abfällt, wird am Drain-Knotenpunkt eine
Ladungsübertragungs-Verstärkung erfolgen; mit weiterer Zunahme von —AV
beginnt das leitende Element im linearen Bereich zu arbeiten, wodurch
entweder Knotenpunkt C oder Knotenpunkt D rasch aif das angelegte Source-Potential
abfallen. Das andere kreuzweise gekoppelte Element bleibt nicht-leitend, weil die Gate-Treiberspannung im wesentlichen konstant
bleibt infolge der regenerativen Rückkopplung, welche sicherstellt, dass das Gate-Potential mindestens so schnell wie das Source-Potential abfällt.
Zum Zeitpunkt t5 schaltet das Signal CPlD die Elemente T5 und T6 ein,
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wodurch die Knotenpunkte E und F an das Potential VN gelegt werden.
Dadurch wird das Differenzsignal zwischen den Knotenpunkten C und D
weiter verstärkt. Zum Zeitpunkt t6 fällt das Signal CP4 auf VN ab,
wodurch die Bit/Leseleitungen von VH abgetrennt werden. Danach steigt CP3 auf VH an, so dass die Bit/Leseleitungen an die Knotenpunkte C und
D gekoppelt werden. Wegen des kreuzgekoppelten Zustande von T3 und T4 wird eine der Bitleitungen auf das Potential VN entladen. Beim Lesen
einer logischen "Eins", welche einem auf VH aufgeladenen Spexcherkondensator entspricht, wird die Bit/Leseleitung 16 entladen. Zum
Zeitpunkt t8 geht VW auf das Potential VN zurück. Damit wird das
richtige Potential am Spexcherkondensator CS festgehalten, und der Zyklus ist beendet.
Fig. 3 zeigt eine Schaltung, die zur Erzeugung des Taktsignals CPl aus
den Taktsignalen CP3 und CP4 und den Versorgungspotentialen VI und VN
benutzt werden kann. Während der Zeit, in der CP3 positiv ist, legt das
Element T13 das Potential VI an den Ausgang. Wenn CP4 positiv ist, legt T14 das Potential VN an den Ausgang.
Die Erfindung benutzt Ladungsübertragungsverstärkung, um eine zusätzliche
Verstärkung des Eingangssignals zu erreichen; es ist jedoch möglich, dass man aus technologischen Gründen das richtige Verhältnis zwischen Drain-Kapazität
und Source-Kapazität nicht erreichen kann. In einem solchen Fall kann man die regenerative .Rückkopplung allein dazu benutzen, die
zum Einstellen des Kippgliedes nötige Spannungsdifferenz bereitzustellen.
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Es können auch andere Leseeinrichtungen oder Kippgliedanordnungen benutzt werden, welche auf die verstärkte Differenzspannung zwischen
den Knotenpunkten C und D ansprechen.
Das Einschreiben von Daten erfolgt in ähnlicher Weise, wobei allerdings
der Pegel auf der betreffenden Bit/Leseleitung auf ein höheres Potential gebracht wird, als es beim Lesen eines geladenen Speicherkondensators
benutzt wird, bzw. auf ein niedrigeres Potential, als es beim Lesen eines ungeladenen Speicherkondensators benutzt wird.
Herkömmliche Kippglied-Leseverstärker haben eine Eingangsempfindlichkeit
von etwa 250 ... 500 Millivolt. Der hier beschriebene Leseverstärker hat eine Eingangsempfindlichkeit von 2 ... 20 Millivolt, je nach den geforderten
Bedingungen. Diese verbesserte Eigenschaft istbedingt durch das anfängliche Vor-Aufladen ^er Source-Anschlusspunkte der kreuzgekoppelten
Elemente und durch den linearen Abfall der Source-Potentiale. Es sei darauf hingewiesen, dass durch Aenderungen der Impulsamplituden und der
Zeitsignale erreicht werden kann, dass keine Leerzelle benötigt wird, oder dass die Elemente Tl und T2 als Ladungsubertragungsverstärker benutzt
werden können.
andere Aus füh rungs formen der Erfindung möglich als die beschriebene. Da die kreuzweise gekoppelten Feldeffekttransistoren
während des VerstärkungsIntervalls eines Lesezyklus im Sättigungsbereich
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arbeiten, könnten auch andere strombegrenzte leitende Elemente verwendet
werden, die einen steuerbaren Schwellenwert haben. Auch können - obwohl
das AusEührungsbeispiel mit Einzel-Feldeffekttransistor/Kondensator-Speicherzellen
arbeitet, andere Ladungsspeicherlemente verwendet werden.
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Claims (1)
- PATENTANSPRÜCHELeseverstärker für Speicherzellen mit Ladungsspeicher, mit einem ersten und einem zweiten Feldeffekttransistor mit je einer Steuer-Elektrode sowie einer ersteh und einer zweiten Stromleitungselektrode, wobei die beiden Feldeffekttransistoren durch kreuzweise Verbindung ihrer Steuer-Elektroden und ersten Stromleitungs-Elektroden zu einem Paar kombiniert sind, und wobei Lesesignale den Kreuzverbindungsknotenpunkten zuführbar sind, dadurch gekennzeichnet, daß erste Schaltmittel vorgesehen sind, mit denen an die Steuer-Elektroden des ersten (T3) und zweiten (T4) Feldeffekttransistors eine Vorlade-Spannung angelegt werden kann, um mit den zweiten Stromleitungs-Elektroden (Knoten E, F) verbundene Kapazitäten (C2, C4) auf eine Spannung aufzuladen, die der Vorlade-Spannung abzüglich einer Schwellenwertspannung des betreffenden Feldeffekttransistors entspricht; daß weiterhin signalgesteuerte zweite Schaltmittel (C1, C3) je mit einander entsprechenden Stromleitungs-Elektroden (Knoten E,F) der beiden Feldeffekttransistoren (T3, T4) verbunden sind, um bei Anlegen eines Steuersignals (CP1) die Potentialdifferenz zwischen der Steuer-Elektrode und der zweiten Stromleitungs-Elektrode jedes der beiden Feldeffekttransistoren gleichmäßig zu erhöhen.Leseverstärker nach Anspruch 1, dadurch gekennzeichnet, daß dritte signalgesteuerte Schaltmittel (T5, T6) vorgesehen sind zum Anlegen einer Referenzspannung (VN) an die zweiten Stromleitungs-Elektroden (Knoten E, F) zwecks Festhalten eines sich einstellenden Schaltzustandes des Feldeffekttransistor-Paares. !Leseverstärker nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zweiten Schaltmittel ein Paar von Kapazitäten (CI, C3) sind, die hinsichtlich eines Anschlusses gemeinsam mit einer Steuersignalleitung (CPI) und hinsichtlich ihres anderen Anschlusses mit je einer der zweiten Stromleitungs-Elektroden der beiden Feldeffekttransistoren verbunden sind.6 0 984 9/Q6-81BU 974011 - 17 -Leseverstärker mindestens nach Anspruch 2, dadurch gekennzeichnet, daß die dritten Schaltmittel ein dritter (T5) und ein vierter (T6) Feldeffekttransistor sind, deren Steuer-Elektroden gemeinsam mit einer Steuersignal leitung (CPI D) verbunden sind, deren erste Stromleitungs-Elektroden mit je einer zweiten Stromleitungs-Elektrode (Knoten E, F) des ersten (T3) und zweiten (T4) Feldeffekttransistors verbunden sind, und deren zweite Stromleitungs-Elektroden an einem Referenzpotential (VN) liegen.Verfahren zum Betrieb eines Leseverstärkers nach einem der vorhergehenden Patentansprüche, dadurch gekennzeichnet, daß zum Lesen des Inhaltes einer Speicherzelle zuerst deri mit den ersten Stromleitungselektroden verbundenen Steuerelektroden (Knoten C, D) der Feldeffekttransistoren des Leseverstärkers eine Vorlade-Spannung zugeführt wird, um mindestens die mit den zweiten Stromleitungs-Elektroden (Knoten E, F) verbundenen Kapazitäten aufzuladen und die beiden Feldeffekttransistoren nicht-leitend zu machen; daß dann dem einen Knotenpunkt (C bzw. D) des Feldeffekttransistorpaares das Lesesignal aus einer Speicherzelle zugeführt wird, und daß außerdem den zweiten Schaltmitteln (Cl, C3) ein Steuersignal (CP1) zugeführt wird, um die Potentialdifferenz zwischen der Steuer-Elektrode und der zweiten Stromleitungs-Elektrode beider Feldeffekttransistoren zeitlich etwa linear zu erhöhen, so daß einer der beiden Feldeffekttransistoren leitend wird, während der andere infolge der Kreuzkopplung im nicht-leitenden Zustand verbleibt.Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß beim Anlegen des Lesesignais an einen der Knotenpunkte (C bzw. D) des Feldeffekttransistorpaares an den anderen Knotenpunkt (D bzw. C) ein Referenzsignal, vorzugsweise aus einer Referenzspeicherzelle, angelegt wird.609849/0681BU 974 011 - 18 -
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/581,984 US3993917A (en) | 1975-05-29 | 1975-05-29 | Parameter independent FET sense amplifier |
Publications (3)
| Publication Number | Publication Date |
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Cited By (2)
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|---|---|---|---|---|
| DE2912328A1 (de) * | 1978-03-31 | 1979-10-04 | Hitachi Ltd | Speichersystem mit stabilisiertem leseverstaerker |
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Families Citing this family (27)
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|---|---|---|---|---|
| DE2634089B2 (de) * | 1975-08-11 | 1978-01-05 | Schaltungsanordnung zum erfassen schwacher signale | |
| DE2623219B2 (de) * | 1976-05-24 | 1978-10-12 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zum Betreiben einer Leseverstärkerschaltung für einen dynamischen MOS-Speicher und Anordnung zur Durchführung dieses Verfahrens |
| US4081701A (en) * | 1976-06-01 | 1978-03-28 | Texas Instruments Incorporated | High speed sense amplifier for MOS random access memory |
| US4028558A (en) * | 1976-06-21 | 1977-06-07 | International Business Machines Corporation | High accuracy MOS comparator |
| DE2630797C2 (de) * | 1976-07-08 | 1978-08-10 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Funktionsgenerator zur Erzeugung einer Spannung an einem Knoten, an den den Bitleitungen eines MOS-Speichers zugeordnete Flip-Flops aus MOS-Transistoren angeschlossen sind |
| US4279023A (en) * | 1979-12-19 | 1981-07-14 | International Business Machines Corporation | Sense latch |
| US4300210A (en) * | 1979-12-27 | 1981-11-10 | International Business Machines Corp. | Calibrated sensing system |
| JPS56101694A (en) * | 1980-01-18 | 1981-08-14 | Nec Corp | Semiconductor circuit |
| US4355247A (en) * | 1980-02-11 | 1982-10-19 | Rockwell International Corporation | Sense amplifier and method for small bit line swing with short propagation delay for high speed MOS memories |
| US4370737A (en) * | 1980-02-11 | 1983-01-25 | Fairchild Camera And Instrument Corporation | Sense amplifier and sensing methods |
| US4658158A (en) * | 1980-07-03 | 1987-04-14 | Xerox Corporation | Voltage sense amplifier using NMOS |
| US4572506A (en) * | 1983-06-03 | 1986-02-25 | Commodore Business Machines | Raster line comparator circuit for video game |
| US4539495A (en) * | 1984-05-24 | 1985-09-03 | General Electric Company | Voltage comparator |
| US4651305A (en) * | 1985-02-11 | 1987-03-17 | Thomson Components-Mostek Corporation | Sense amplifier bit line isolation scheme |
| JPH02312096A (ja) * | 1989-05-26 | 1990-12-27 | Ricoh Co Ltd | センスアンプ装置 |
| US5130976A (en) * | 1991-02-12 | 1992-07-14 | Bell Communications Research, Inc. | Batcher and banyan switching elements |
| US6498074B2 (en) | 1996-10-29 | 2002-12-24 | Tru-Si Technologies, Inc. | Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners |
| KR100377033B1 (ko) | 1996-10-29 | 2003-03-26 | 트러시 테크날러지스 엘엘시 | Ｉｃ 및 그 제조방법 |
| US6882030B2 (en) * | 1996-10-29 | 2005-04-19 | Tru-Si Technologies, Inc. | Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate |
| US6322903B1 (en) | 1999-12-06 | 2001-11-27 | Tru-Si Technologies, Inc. | Package of integrated circuits and vertical integration |
| US6717254B2 (en) | 2001-02-22 | 2004-04-06 | Tru-Si Technologies, Inc. | Devices having substrates with opening passing through the substrates and conductors in the openings, and methods of manufacture |
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| US20030183943A1 (en) * | 2002-03-28 | 2003-10-02 | Swan Johanna M. | Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme |
| US9310250B1 (en) * | 2015-04-24 | 2016-04-12 | Verity Instruments, Inc. | High dynamic range measurement system for process monitoring |
| US10083973B1 (en) * | 2017-08-09 | 2018-09-25 | Micron Technology, Inc. | Apparatuses and methods for reading memory cells |
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|---|---|---|---|---|
| US3549912A (en) * | 1967-02-27 | 1970-12-22 | Collins Radio Co | Jk flip-flop |
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- 1976-05-31 BR BR3440/76A patent/BR7603440A/pt unknown
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2912328A1 (de) * | 1978-03-31 | 1979-10-04 | Hitachi Ltd | Speichersystem mit stabilisiertem leseverstaerker |
| EP0244628A1 (de) * | 1986-03-31 | 1987-11-11 | Kabushiki Kaisha Toshiba | Leseverstärker für eine Halbleiter-Speicheranordnung |
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