DE2344019C3 - Verfahren und Einrichtung zur Bestimmung des Fehlerorts - Google Patents

Description

Die Erfindung bezieht sich auf ein Verfahren zur Gestimmung der Lage eines bei der Übertragung oder Speicherung eines insbesondere aus acht Bytes mit je acht Bits bestehenden Datenblocks gefälschten Bits durch paarweisen Vergleich von Korrekturbits verschiedener binärer Wertigkeit, die am Anfang der Übertragungsstrecke bzw. beim Einschreiben in den Speicher mit Hilfe von modulo-2-Addition ausgewählter Datenbits gebildet sind, mit in gleicher Weise am Ende der Übertragungsstrecke bzw. beim Lesen des Speichers gebildeten Korrekturbits und durch Bildung der Summe von Zahlen, die der Wertigkeit der gegebenenfalls ungleichen Korrekturbits entsprechen. Ferner bezieht sich die Erfindung auf eine Einrichtung zur Durchführung des Verfahrens.

Es ist bekannt, daß Daten durch redundante Verschlüsselung gegen Fälschungen durch Störeinflüsse oder fehlerhafte Bauelemente gesichert werden können Codes, die die Korrektur von Einfachfehlern und die Erkennung von Doppelfehlern zulassen und unter dei Bezeichnung SEC-DED-Codes bekanntgeworden sind wurden unter anderen von Hamming (»The bei system technical journal«, vol.26, April 1950,Seiten 147 — 160) und Hsiao (»IBM journal of research am development«, vol. 14, JuIi 1970, Seiten 395—400 vorgeschlagen. Durch Vergleich von Korrekturbits, di< am Anfang einer Übertragungsstrecke, beispielsweisi auch beim Einschreiben in einen Speicher nacl bestimmten Algorithmen aus den Bits eines Daten blocks abgeleitet und ebenfalls übertragen bzw gespeichert werden, mit am Ende der Übertragungs strecke bzw. beim Lesen des Datenblocks in gleiche Weise gebildeten Korrekturbits werden zunächs sogenannte Syndrombits erzeugt. Wenn während de Übertragung bzw. Speicherung keine Fehler aufgetre ten sind, sind die Syndrombits alle »0«. Syndrombits mi dem Binärwert »1« zeigen das Vorhandensein vo Fehlern an. Im Fall eines Einfachfehlers läßt sich aus de

Syndrombits das fehlerhafte Datenbit ermitteln. Die Ermittlung wird durch den sogenannten Fehlerortdecoder durchgeführt Durch Inversion des gefundenen Datenbits wird der Fehler korrigiert. Darüber hinaus läßt die Bestimmung der Lage eines gefälschten Datenbits innerhalb eines Datenblocks weitgehende Rückschlüsse auf die Entstehung der Fälschung und damit auf den Ort der Entstehung zu.

Durch die für die Erkennung und Korrektur von Fehlern notwendigen Maßnahmen darf die Datenverarbettung nicht nennenswert verzögert werden. Das gilt vor allem für den Lesezyklus bei der Speicherung von Daten. Bei der Auswahl von Fehlerkorrekturschaltungen für schnelle Speicher, die mit wahlfreiem Zugriff adressiert werden, müssen besonders folgende Ge-Sichtspunkte beachtet werden:

a) Durch die Fehlerkorrektur darf weder die Zugriffszeit noch die Zykluszeit des Speichers wesentlich erhöht werden. Die Fehlerkorrekturschaltungen sollen daher eine geringe Signallaufzeit besitzen.

b) Der Aufwand an Bauelementen für die Fehlerkorrekturschaltung muß so gering wie möglich sein. Diese Forderung hat nicht nur wirtschaftliche Gründe. Vielmehr muß man dafür sorgen, daß die Fehlerkorrekturschaltung selbst wesentlich zuverlässiger ist als der Speicher, der durch sie verbessert werden soll. Geringer Aufwand und Übersichtlichkeit der Schaltung sind dafür wichtige Beiträge.

c) Die Fehlerkorrekturschallung soll möglichst leistungsfähig sein, also mit möglichst wenig Redundanz und möglichst wenig Bauelementen möglichst viele Fehler korrigieren und erkennen können.

Nach den bekannten Vorschlägen für die Bildung der einzelnen Korrekturbits durch unterschiedliche Auswahl der hierbei zu bewertenden Datenbits wurde in einer Weise vorgegangen, daß der Aufwand für die Schaltungsanordnungen zur Korrekturbiterzeugung möglichst klein wurde. Es ist die Aufgabe der Erfindung, eine Einrichtung der eingangs angegebenen Art so auszubilden, daß darüber hinaus auch der Fehlerortdecoder nur einen geringen Schaltungsaufwand erfordert und die vorher erwähnten Forderungen in möglichst optimaler Weise erfüllt werden.

Diese Aufgabe wird gemäß der Erfindung durch die Merkmale im kennzeichnenden Teil des Patentanspruchs 1 gelöst

Nachstehend wird die Erfindung anhand der Zeichnung näher erläutert Es zeigt

F i g. 1 eine schematische Darstellung des Fehlerkorrektursystems in Verbindung mit einem Datenspeicher, F i g. 2 ein Schema für die Bildung der Korrekturbits,

Fig.3 ein Schema für die Berücksichtigung der Datenbus 0—7,

F i g. 4 ein Schema für die Bildung von Korrekturbits aus 32 Datenbits,

Fig.5 eine Einrichtung zur Bestimmung der Lage eines fehlerhaften Datenbits (Fehlerortdecoder) und

F i g. 6 eine weitere Ausführung eines Fehlerortdecoders.

Zum besseren Verständnis der Erfindung ist in F i g. 1 ein Korrektursystem in Verbindung mit einem Speicher schematisch dargestellt Der auf dem Leitungsbündel 1 ankommende Datenblock mit beispielsweise 64 Bit wird gleichzeitig dem Speicher 2 und einer Schaltungsanordnung 3 zur Erzeugung der Korrekturbits zugeführt. Die Schaltungsanordnung 3 für die Erzeugung der Korrokturbits bildet aus dem Datenblock acht Korrekturbits CQ- CT. die ebenfalls in den Speicher eingegeben werden. Beim Lesen des Speichers werden gleichzeitig mit dem Datenblock auf dem Leitungsbündel 4 auch die Korrekturbits auf dem Leitungsbündel 5 ausgegeben. Eine weitere Schaltungsanordnung 6 für die Erzeugung von Korrekturbits leitet aus dem gelesenen Datenblock eine zweite Gruppe von Korrekturbits CO' bis CT ab. Beide Gruppen von Korrekturbits werden in einer Vergleichseinrichtung 7 paarweise miteinander verglichen. Die die Vergleichsergebnisse kennzeichnenden sogenannten Syndrombits 50—57 stehen an den gleichnamigen Ausgangsleitungen zur Verfügung. Ein mit einem bestimmten Index bezeichnetes Syndrombit hat dann den binären Wert »1«, wenn die durch die gleichen Indices bezeichneten Korrekturbits verschieden waren. Die Syndrombits werden sowohl einer Schaltungsanordnung 8 für die Erkennung des Fehlertyps als auch dem Fehlerortdecoder 9 zugeführt. Die Schaltungsanordnung 8 für die Erkennung des Fehlertyps gibt an ihren Ausgängen 8.1, 8.2 und 8.3 Signale entsprechend den Fällen »kein Fehler«, »Einfachfehler« und »Doppelfehler« ab. Der Fehlerortdecoder 9 entschlüsselt die durch die Syndrombits gegebene Information und kennzeichnet das gefälschte Datenbit durch ein der binären »1« entsprechendes Signal auf einer seiner 64 Ausgangsleitungen. Die Ausgangsleitungen des Fehlerortdecoders stehen mit einer Korrekturschaltung 10 in Verbindung, über die der gelesene Datenblock geführt wird, in der Korrekturschaltung JO wird das als gefälscht erkannte Datenbit invertiert und somit korrigiert.

Wie schon vorher angedeutet wurde, sind die für die Bildung der Korrekturbits gewählten Algorithmen entscheidend für den Aufbau der dazu und zur Entschlüsselung der Syndrombits erforderlichen Einrichtungen. Die Fig. 2 zeigt in Form einer Matrix das Schema, nach dem gemäß der Erfindung die Korrekturbits CO— Cl von den Datenbits abgeleitet werden. Zur Erleichterung der Übersicht ist der Datenblock in acht Bytes 0—7 zu je acht Bits 0—7 aufgeteilt.

Die Striche unter den Bit-Nummern kennzeichnen diejenigen Bits, die bei der Bildung des Korrekturbits, dem die betreffende Zeile zugeordnet ist, im Sinne einer modulo-2-Addition berücksichtigt werden. Man erkennt, daß die Verteilung der berücksichtigten Datenbits für die Korrekturbits CO-C2 rein binär ist. Eine binäre Verteilung besteht mit Ausnahme der Datenbits 0—7 auch für die Korrekturbits C3— C6.

Die in der Korrekturmatrix im Bereich des Byte 0 eingetragenen Kreuze sollen darauf hinweisen, daß für die Auswahl der an der Ableitung der Korrekturbits C3— C5 beteiligten Datenbits besondere Regeln gelten, die von dem sonstigen Binärschema abweichen Es gibt für die Beteiligung der Datenbits 0—7 (in Byte o; vier verschiedene, praktisch gleichwertige Versionen A bis D, die in Fig.3 gesondert dargestellt sind. Mar erkennt aus F i g. 3, daß im Fall A alle Datenbits zui Bildung der Korrekturbits C3—C5 beitragen, währenc sie in den Fällen B, C und D jeweils nur bei de Ableitung von zwei der drei zuletzt genannte! Korrekturbits mitwirken. In keinem der Fälle werdei die Datenbits 0—7 bei der Bildung des Korrekturbit C6 berücksichtigt.

Zur Erkennung von Doppelfehlern wird ein weitere Korrekiurbit C7 gebildet in seine Bildung werden all diejenigen Bitstellen einbezogen, die bei der Ableitun der Korrekturbits CO-C6 insgesamt mit eine geradzahligen Häufigkeit berücksichtigt werden. M anucren Worten bedeutet das, daß alle Datenbits k-m

an der Bildung von Korrekturbits beteiligt sind, wobei k eine ungerade Zahl < 7 ist

Eine weitere Korrekturmatrix auf der Grundlage eines Datenblocks mit 32 Bit ist in der F i g. 4 gezeigt. Analog zu der Darstellung in F i g. 2 ist hier der Datenblock in vier Bytes 0—3 mit je acht Datenbits 0—7 aufgeteilt. Die Belegung der Korrekturmatrix ist wieder mit Ausnahme des Byte 0 binär. Für die Belegung in Byte 0 existieren nunmehr keine Varianten. Entsprechend dem verkürzten Datenblock werden nur 6 Korrekturbits KO-K 5 benötigt; das Korrekturbit K 6 bildet die Ergänzung für die Doppelfehlererkennung.

Die Bildung der Korrekturbits nach den beschriebenen Algorithmen läßt sich in an sich bekannter Weise durch Verknüpfungsnetzwerke und/oder Paritybit-Schaltungen realisieren. Der hierzu benötigte Aufwand übersteigt den für die bekannten SEC-DED-Codes erforderlichen Aufwand nur ganz geringfügig. Andererseits bilden die vorgeschlagenen Algorithmen für die Korrekturbitbildung die Voraussetzung für einen besonders aufwandarmen Aufbau des Fehlerortdecoders, der in F i g. 5 schematisch dargestellt ist.

Der Fehlerortdecoder, dem ein Datenblock mit 64 Bit zugrunde liegt, enthält neun binäre 1 aus 8-Einzeldecoder DecO bis Dec 8 in handelsüblicher Ausführung. Jeder Einzeldecoder besitzt drei Eingänge 2°, 2¹ und 2² für die binär codierte Eingangsinformation und acht Ausgänge. Abhängig von der anliegenden Information entsteht auf einem der Ausgänge 0—7 ein der logischen »1« entsprechendes Signal, wenn gleichzeitig am Freigabeeingang £ein ebensolches Signal anliegt

Jeweils die gleichwertigen Eingänge der Einzeldecoder DecO—Dec7 sind parallel geschaltet und mit den Eingangsleitungen S0—S2 für die gleichnamigen Syndrombits verbunden. Entsprechend der binären Wertigkeit liegen somit das Syndrombit SO an den Eingängen 2°, das Syndrombit S1 an den Eingängen 2" und das Syndrombit S 2 an den Eingängen 2² der Einzeldecoder DecO— Dec7 an.

Die Syndrombits S3, S4 und S5 werden in der Reihenfolge ihrer Benennung den Binäreingängen 2°, 2¹ und 2² des zusätzlichen Einzeldecoders Dec8 zugeführt, dessen Freigabeeingang E durch das Syndrombit S gespeist wird. Die Ausgänge 1—7 sind mit den Freigabeeingängen der in jeweils gleicher Weise numerierten Einzeldecoder Decl bis Dec 7 verbunden. Der Ausgang 0 des Einzeldecoders Dec 8 bleibt frei.

Der Freigabeeingang Edes Einzeldecoders DecO ist an den Ausgang eines UN D-Verknüpfungsglieds G angeschlossen, welches das mit Hilfe des inverters /1 in jedem Fall invertierte Syndrombit S6 und die nur unter gewissen Voraussetzungen invertierten Syndrombits S3-S5 verknüpft. Durch die Darstellung der Inverter /2-/4 mittels unterbrochener Striche soll zum Ausdruck gebracht werden, daß nicht alle drei Syndrombits S3-S5 gleichzeitig invertiert werden. Vielmehr wird die Invertierung eines dieser Syndrombits nur erforderlich, wenn bei der Bildung der zugeordneten Korrekturbits das Datenbyte 0 nicht beteiligt war.

So bedarf es nach dem Bildungsschema A in F ι g. 3 keiner Inversion, während im Fall B der Inverter /2, im Fall C der Inverter /3 und im Fall D der Inverter /4 benötigt wird. Die jeweils nicht erforderlichen Inverter (/2, /3, /4 bzw. /3, /4 oder 12, /4 oder /2, /3) sind in F i g. 5 als nicht vorhanden und durch eine Durchverbinij dung ersetzt zu denken.

Die Fig.6 zeigt einen Fehlerortdecoder, dem ein Datenblock mit 32 Bits zugrunde liegt. An seinem Eingang stehen die Syndrombits TO- TS zur Verfügung, die durch den paarweisen Vergleich der to Korrekturbits KO- K 5 entstanden sind, welche nach dem in F i g. 4 dargestellten Schema gebildet wurden.

Die Eingänge 2°, 2¹ und 2² für die binär codierte Eingangsinformation von vier Einzeldecodern DecO— Dec 3 sind wieder in gleichrangige Gruppen zusammen-2j gefaßt. Die Freigabeeingänge E dieser Einzeldecoder sind mit den Ausgängen 3, 5, 6 und 7 eines weiteren gleichartigen Einzeldecoders Dec 9 in der Reihenfolge ihrer Aufzählung verbunden. Der Einzeldecoder Dec 9 entschlüsselt die durch die Syndrombits T3—T5 gebildete Binärinformation. Sein Freigabeeingang E liegt ständig an einem dem Potentialwert der logischen »1« entsprechenden Potential. Das Freigabesignal könnte indes auch weniger vorteilhaft durch die ODER-Verknüpfung der Syndrombits T3- T5 erzeugt werden.

Die beschriebenen und in den Fig.5 und 6 dargestellten Ausführungsbeispiele von Fehlerortdecodern sind unter Verwendung von 1 aus 8-Einzeldecodern aufgebaut, die als integrierte Bausteine auf dem Markt erhältlich sind, wie schon erwähnt wurde. Selbstverständlich können unter Beibehaltung des angegebenen Schemas auch 1 aus η-Decoder mit π = 2 (k — 1... 6) eingesetzt werden.

Das vorgeschlagene Korrekturschema ermöglicht nicht nur eine Verringerung des erforderlichen Schaltungsaufwands für das Korrektursystem, insbesondere für den Fehlerortdecoder, sondern es macht auch die Zuordnung eines fehlerhaften Datenbits zum Syndrom durchsichtiger. Aus der Anzeige der Syndrombits kanr ein einigermaßen geübter Wartungsmann ohne Zuhilte nähme einer Tabelle Rückschlüsse auf die Fehlerursachi ziehen.

Hierzu 5 Blatt Zeichnungen

Claims (4)

Patentansprüche:

1. Einrichtung zur Bestimmung der Lage eines bei der Übertragung oder Speicherung eines insbesondere aus vier bzw. acht Bytes mit je acht Datenbits bestehenden Datenblocks gefälschten Datenbits, mit einer ersten Anordnung zur Bildung von ersten Korrekturbits verschiedener binärer Wertigkeit am Anfang der Übertragungsstrecke bzw. beim Einschreiben in den Speicher mit Hilfe von modulo-2-Addition ausgewählter Datenbits, mit einer identischen zweiten Anordnung zur Bildung von zweiten Korrekturbits am Ende der Übertragungsstrecke bzw. beim Lesen des Speichers, mit einer Anordnung zur Bildung von Syndrombits durch modulo-2-Addition der ersten und zweiten Korrekturbits jeweils gleicher Wertigkeit, wobei die Syndrombits einem Fehlerortdecoder zugeführt werden, der durch ein an einem seiner den Datenbits zugeordneten Ausgängen auftretendes Signal das gegebenenfalls gefälschte Datenbit identifiziert, dadurch gekennzeichnet, daß durch die erste und zweite Anordnung zur Bildung der Korrekturbits KO bis K 5 bzw. CO bis C6 folgende Datenbits erfaßt werden, wobei eine mit 0 beginnende Zählung zugrunde liegt:

a) für das Korrekturbit KO bzw. CO alle ungeradzahlig numerierten Datenbits in jedem Byte,

b) für das Korrekturbit K 1 bzw. Cl die Datenbits 2,3,6 und 7 in jedem Byte,

c) für das Korrekturbit K 2 bzw. C2 die Bits 4 bis 7 in jedem Byte,

d) für das Korrekturbit K 3 bzw. C3 die Datenbits 0 bis 7 in jedem ungeradzahlig numerierten Byte,

e) für das Korrekturbit K 4 bzw. C4 die Datenbits 0 bis 7 in den Bytes 2,3 bzw. 2,3,6 und 7,

f) für das Korrekturbit C5 die Datenbits 0 bis 7 in den Bytes 4 bis 7,

g) für das Korrekturbit K 5 bzw. C6 die Datenbits 0 bis 7 in allen Bytes mit Ausnahme des Byte 0, ferner für die Korrekturbits K 3 und K 4 bzw. für mindestens zwei der drei Korrekturbits C3 bis C5 zusätzlich die Datenbits 0 bis 7 in Byte 0,

daß der Fehlerortdecoder eine Gruppe mit so vielen 1 aus 8-Einzeldecodern (DecO bis Dec 3 bzw. Dec0 bis Dec 7) mit Freigabeeingängen (E) aufweist wie der Datenblock Bytes enthält, daß die Syndrombits 70 bis 72 bzw. SO bis 52 den parallelgeschalteten Eingängen 2°, 2¹, 2² dieser Einzeldecoder entsprechend ihrer Wertigkeit zugeführt werden und daß die Freigabe der Einzeldecoder in Abhängigkeit von den Syndrombits 73 bis 75 bzw. 5 3 bis S 6 erfolgt.

2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß zur Feststellung von Doppelfehlern innerhalb des Datenblocks ein weiteres Korrekturbit K 6 bzw. C 7 gebildet wird unter Berücksichtigung derjenigen Datenbits, die bereits bei der Bildung einer geraden Anzahl von Korrekturbits geringerer Wertigkeit berücksichtigt werden.

3. Einrichtung nach Anspruch 1 für einen aus 8 Byics bestehenden Daier;b!cck, dadurch gekennzeichnet, daß die Syndrombits S3 bis 55 sowohl an 6; den Eingängen eines UN D-Verknüpfungsglieds (G) als auch an den Decodiereingängen (2° bis 2²) eines weiteren 1 aus 8-Einzeldecoders (Dec S) anliegen, dessen Ausgänge (1 bis 7) mit Ausnahme des niedrigstwertigen mit den Freigabeeingängen (E) der Einzeldecoder entsprechender Wertigkeit (Deci bis Dec7) der Gruppe von Einzeldecodern verbunden sind, daß das höchstwertige Syndrombit 56 am Freigabeeingang des weiteren Einzeldecoders (DscS) und über einen Inverter (/1) an einem Eingang des UND-Verknüpfungsglieds anliegt, dessen Ausgang mit dem Freigabeeingang (E) des ersten Einzeldecoders (DecO) der Gruppe von Einzeldecodern verbunden ist und daß ein Inverter (12, /3, /4) zwischen dem entsprechenden Eingang des UND-Verknüpfungsglieds (G^und dem Eingang für das die Ungleichheit jener Korrekturbits anzeigende Syndrombit 53, 54, 55 angeordnet ist, für deren Bildung die Datenbits 0 bis 7 in Byte 0 nicht berücksichtigt wurden.

4. Einrichtung nach Anspruch 1 für einen aus 4 Bytes bestehenden Datenblock, dadurch gekennzeichnet, daß die Syndrombits 73 bis 75 an den Decodiereingängen (2° bis 2²) eines weiteren ständig freigegebenen 1 aus 8-Einzeldecoders (Dec9) anliegen, dessen Ausgänge 3, 5, 6 und 7 mit den Freigabeeingängen fender Einzeldecoder (DecO bis Dec3) der Gruppe der Einzeldecoder in aufsteigender Wertigkeit verbunden sind.