DE1901806A1

DE1901806A1 - Schaltungsanordnung zur Kompensation schadhafter Speicherzellen in Datenspeichern

Info

Publication number: DE1901806A1
Application number: DE19691901806
Authority: DE
Inventors: Duda William L; Terman Lewis M
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1968-01-17
Filing date: 1969-01-15
Publication date: 1969-09-11
Also published as: US3588830A; GB1207560A; FR1601224A

Description

IBM Deutschland Internationale Büro-Matdiinen Geselhchaft mbH

Böblingen, 10. Januar 1969

ru-hn

Anmelderin:

International Business Machines Corporation, Armonk, N_aY. 10 504

Amtliches Aktenzeichen:

Neuanmeldung

Aktenzeichen der Anmelderin: Docket YO 9-67-084

Schaltungsanordnung zur Kompensation schadhafter Speicherzellen in

Datenspeichern

Die Erfindung betrifft eine Schaltungsanordnung zur Kompensation schadhafter Speicherstellen in Datenspeichern, insbesondere in Matrixspeichern, die sowohl als Ferritkernspeicher als auch als Transistorspeicher ausgeführt sein können,

Speicheranordnungen, insbesondere Matrixspeicher mit Ferritkernen oder Transistoren, werden für die modernen Datenverarbeitungsanlagen in einem automatischen Herstellungsverfahren hergestellt. Obwohl insbesondere an die Vorrichtungen zur Herstellung dieser Speichermatrizen sehr hohe Anforderungen gestellt werden, ist es nicht zu vermeiden, daß in einem Matrixspeicher mit mehreren Millionen Bit Speicherkapazität, d.h., mit mehreren Millionen Bauteilen, fehlerhafte bzw. schadhafte Speicherstellen auftreten können. Außerdem ist es möglich, daß nach längerem Betrieb eines derartigen Speichers verschiedene Speicherzellen ausfallen

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können. Da jedoch ein Speicher für eine Datenverarbeitungsanlage fehlerfrei sein muß, sind für die einzelnen Speicherarten verschiedene Möglichkeiten bekannt geworden, um die schadhaften Stellen zu kennzeichnen bzw. einen automatischen Ersatz der schadhaften Speicher stellen durch andere, nicht schadhafte zu ermöglichen^ Es ist z.B. bei Magnetbandspeichern bekannt, die wahrend des Herstellungsprozesses aufgetretenen Fehler in der Schicht, z.B. durch Materialeinschlüsse bzw. durch eine rissige Oberfläche, durch Markierung der betreffenden Stellen ana Rand des Aufzeichnungsträgers zu kennzeichnen. Beim Schreiben bzw. beim Lesen einer Information auf bzw. von diesem markierten Aufzeichnungsträger wird dann diese Stelle automatisch übersprungen, so daß der Fehler im Aufzeichnungsträger nach außen hin nicht in Erscheinung tritt und somit die Arbeitsweise einer Datenverarbeitungsanlage nicht beeinträchtigt.

Bei Matrixspeichern mit Magnetkernen hat man die schadhaften Speicher -stellen dadurch zu ersetzen versucht, daß von vornherein bei der Herstellung mehr Leitungen, d.h. Speicherzellen, vorgesehen sind, als eigentlich für die geforderte Speicherkapazität erforderlich sind. Tritt nun an einer Spei eher stelle in einer Wortleitung ein Fehler auf, dann wurde die gesamte Wortleitung unwirksam gemacht und eine der redundanten Leitungen an deren Stelle angesteuert. Diese Art der Kompensation von schadhaften Speicherzellen innerhalb eines Matrixspeichers hat jedoch den Nachteil, daß ganze Zellengruppen im Speicher redundant sind, die den- Preis des Speichers wesentlich erhöhen. Darüberhinaus ist es bei einem derartig aufgebauten Speicher nicht möglich, einzelne schadhafte Bitstellen auf mehreren Wortleitungen zu ersetzen, da nur eine bestimmte begrenzte Anzahl von redundanten Wortleitungen eingebaut werden kann, um den Preis eines derartig aufgebauten Speichers noch in tragbaren Grenzen zu halten* .

Durch die amerikanische Patentschrift 3 222 653 ist eine Schaltungsanordnung zur Kompensation schadhafter Speicherzellen bekannt geworden, die

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die durch ein zusätzliches FehlermariderungsMt gekennzeichneten Speicherzellen innerhalb eines Speichers über ein Steaernetzwerk automatisch, ersetzt. Wird beim Speicheranruf z.B. eine schadhafte Speicherzelle angesteuert, dann wird fiber eine Vergleichsschaltung bewirkt, daß eine alternative Adresse, die eine freie, nicht schadhafte Speicherzelle bezeichnet, automatisch angesteuert wird. Der erstgenannte Matrixspeicher hat jedoch den Nachteil, daß wegen eines einzigen ausgefallenen Speicherlcems auf einer Wortleitung die gesamte WorfiLeitung unbrauchbar wird und die letztgenannte Schaltungsanorckuing zum automatischen Ersatz einer schadhaften Speicherzelle vermeidet zwar diesen Nachteil, sie benötigt jedoch einen relativ hohen Aufwand an Schaltungsmitteln und an Zeit, um eine schadhafte Speicherzelle durch eine nicht schadhafte zu ersetzen, denn diese Schaltungsanordnung ist nicht in der Lage, die automatische Adressen-Ersatzoperation für mehrere Speicherzellen innerhalb eines Speicherzyklus durchzuführen.

Weiterhin ist eine Schaltungsanordnung zur Kompensation· von schadhaften Speicherzellen vorgeschlagen worden, die dadurch charakterisiert ist, daß jedem Datenblock ein Üherlaufblock im Speicher zugeordnet ist, daß die Ansteuerung des Speicherblocks und die Zählung bekannterweise von einem Block-Adressenzähler, der die jeweilige Anfangs-Blockadresse beinhaltet und einen Blockzähler, der die übertragenen Datenblöcke zählt, sowie durch einen Wort-Adressenzähler, der die Wortzellen innerhalb eines Blockes durch Weiterschalten um 1 bestimmt und einen Wortzahler, der die übertragenen Worte zählt, erfolgt, und daß eine Schaltung bei Vorliegen einer" schadhaften Wortzelle innerhalb eines Blockes ein Signal erzeugt das die 'Weiter s chaitutig" des Wörtzählers zu' diesem Zeitpunkt verhindert, ⁱ wodurch nach Aufruf' aller' Wortzellen in einem Block der Wortzähler. nicht auf dem Sollwert steht und über vorhandene, bekannte Adressierungs schaltungen die Übertragung der restlichen Worte eines Datenblockes in einen zugeordneten' tJBerlätifblbck steuert. ·.- . ^ ; i ;.■..., - :. -, ";

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ORIGINAL INSPECTED

Außerdem besteht ein weiterer Vorschlag darin, daß jede Wortleitung des Speichers in eine Vielzahl Unterwort-Register unterteilt ist, und daß mit dem Hauptspeicher ein Festwertspeicher verbunden ist, der in einen Fehlerkennzeichen-Teil und einen Ersatzadressen-Teil unterteilt ist, die über eine Fehlerkorrektur-Schaltung sowie über eine Steuerschaltung einen Ersatzspeicher, der in Unterwort-Register unterteilt ist, eines der Unterwort-Register auswählen und mit dem zu ersetzenden schadhaften Unterwort-Register des Speichers in Verbindung bringen.

Der Nachteil der beiden letztgenannten Schaltungsanordnungen besteht darin, daß ein hoher Aufwand an Schaltungsmitteln erforderlich ist, um z.B. nur eine Speicherzelle in einem Speicher, die schadhaft ist, zu ersetzen.

Außerdem wurde vorgeschlagen, schadhafte Speicherstellen innerhalb eines Datenspeichers mittels einer Steuerschaltung dadurch zu ersetzen, daß die Steuerschaltung als assoziativer Speicher ausgebildet ist, der die Worte aus dem Datenspeicher speichern kann, deren Speicherzelle im Datenspeicher schadhafte Bitstellen aufweist. Der Kennzeichenteil des Assoziativspeichers dient hier zum Speichern der Adresse der zugeordneten Datenspeicherzelle und der Adressteil zum Speichern der Adresse der zugehörigen Speicherzelle im Ersatzspeicher.

Diese Art des Ersatzes von schadhaften Speicherzellen hat jedoch den Nachteil, daß beide Speicher nicht die gleiche Struktur besitzen und deshalb nicht in einem Herstellungsverfahren mit den gleichen Werkzeugen hergestellt werden können. Den bekannt gewordenen Speichern haftet auch allen der Nachteil an, daß beim Auftreten von schadhaften Bits in den Fehlerkorrekturspeichern keine Möglichkeit besteht, diese Fehler automatisch zu kompensieren.

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Der Erfindung liegt deshalb die Aufgabe zu Grunde, eine Schaltungsanordnung zur Kompensation von schadhaften Speicherzellen innerhalb eines Speichers zu schaffen, die den automatischen Ersatz von Speicherzellen sowohl innerhalb des Hauptspeichers als auch innerhalb des Fehlerkorrekturspeichers ermöglicht und die außerdem das Herstellen des Hauptspeichers und des Fehlerkorrekturspeichers in einem Herstellungsverfahren mit gleichen Werkzeugen ermöglicht.

Die erfindungsgemäße Lösung der Aufgabe besteht darin, daß der Fehlerkorrekturspeicher in etwa dasselbe Verhältnis von schadhaften Sp ei eherstellen zu nicht schadhaften Speicherstellen aufweist wie der Hauptspeicher und daß im Fehlerkorrektur spei eher sowohl die schadhafte Speicherstelle des Hauptspeichers als auch eine korrigierte Bit-Information gespeichert sein kann und daß Zugriffs schaltung en vorhanden sind, die auf den Hauptspeicher und den Fehlerkorrekturspeicher gleichzeitig wirken, so daß die aus dem Hauptspeicher ausgelesenen Informationen in das nachgeschaltete Register eingetragen werden und daß das aus dem Fehlerkorrektur speicher ausgelesene Wort auf den Eingang eines nachgeschalteten Assoziativspeichers gegeben wird, so daß bei Übereinstimmung der anliegenden Information mit einer im Assoziativspeicher gespeicherten Information über nachgeschaltete Steuerschaltung en die schadhafte Speicherstelle im Hauptspeicher lokalisiert und im Register korrigiert wird»

Der Vorteil der Erfindung besteht darin, daß sowohl der Speicher mit einer zu kompensierenden Speicherzelle als auch der Fehlerkorrekturspeicher gleichartig aufgebaut sein können und daß insbesondere bei der monolithischen Herstellung von Datenspeichern im Planarverfahren die gleichen Masken und Prozeßschritte verwendet werden können. Außerdem ist ein Ersatz einer schadhaften Speicherzelle innerhalb des Fehlerkorrektur-Speichers automatisch möglich, so daß das erfindungsgemäße System nach außen hin praktisch immer fehlerfrei arbeitet.

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Außerdem weist das erfindungsgemäße System den großen Vorteil auf, daß der Hauptspeicher als Großraumspeicher ausgeführt werden kann und daß die darin zu kompensierenden schadhaften; Speicherstellen mit einem äußest geringen technischen Aufwand schnell kompensiert .werden können, ohne
daß der Programmierer bzw. der Bediener besondere Vorkehrungen treffen muß.

Die Erfindung wird im folgenden anhand eines Ausführungsbeispieles und dazugehöriger Zeichnungen näher erklärt. Es zeigen:

Fig. 1: ein Blockschaltbild,

Fig, 2a, b, c: Zeitdiagramme eines Lesezyklus für das Fehlerkorrek

turschema der Fig. 1, die mit einer löschenden Lesetechnik für Hauptspeicher und Zusatzspeicher arbeitet; dies gilt auch für die Fig. 3 und 4

Fig. 3, 4: ähnliche Zeitschemata für Veränderungen der Schreib

zyklen in dem in Fig. 1 gezeigten Ausführungsbeispiel,

Fig. 5: ein Adresswort für den Hauptspeicher und

Fig. 6: ein Fehlerkorrekturfeld in einem Zusatz- oder Fehler

korrekturspeicher,

Bei den dargestellten Ausführungsbeispielen wird angenommen, daß der
Hauptspeicher (MBM Z) ein in Massenfabrikation hergestellter Großraumspeicher mit einer Speicherkapazität von 2 Bits ist, die in 2 Wörtern mit je 2 Bits zusammengefaßt sind. Es wird weiterhin angenommen,
daß der Hauptspeicher 2 einen Anteil von Z" an fehlerhaften Bits hat
und daß die Lage dieser Bits bekannt ist* ·

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Der Fehlerkorrekturspeicher (ECM 4) hat eine Kapazität von 2 Wörtern mit je 2 Bits. Er ist genauso hergestellt wie der Hauptspeicher MBM 2 und unterliegt derselben Rate an fehlerhaften Bits, Mit dem MBM 2 ist ein Register 6 verbunden, in dem sowohl aus dem MBM 2 ausgelesene Wörter als auch Informationen aus der Torschaltung 8 gespeichert werden. Ein Assoziativspeicher 10 dient zur Speicherung des aus dem Fehlerkorrekturspeicher ECM 4 ausgelesenen Wortes und dem Vergleich der entsprechenden Bits aus den Fehlerkorrekturfeldern des ECM 4 mit den entsprechenden wertniederen Adressbits des MBM 2 - Adressfeldes. Register 12 und Decoder 14 vervollständigen die in dem neuartigen Fehlerkorrekturschema verwendete Baugruppe,

Der ECM 4 speichert die Lage und die richtige Information für jedes fehlerhafte Bit im MBM 2. Der MBM 2 ist in Blocks von 32 oder 2 Wörtern aufgeteilt. Somit steht für jeden Wortblock im MBM 2 ein Wort im ECM 4. Die Fehlerkorrekturfeider in einem Wort im ECM 4 bestehen aus 18 Bits, von denen 5 bestimmen, welches Wort in den 32 Wortblocks die fehlerhafte Bitposition enthält, 10 Bits geben an, welche der 2 Bitpositionen im MBM-Wort fehlerhaft ist. Eine Bitposition enthält die richtige Information für die fehlerhafte Bitposition. Zwei Bits werden zur Kennzeichnung derjenigen Fehlerkorrekturfelder verwendet, die selbst fehlerhafte Bitpositionen enthalten, so daß diese Felder nicht benutzt werden. In einem ECM-Wort können —rr— = 56 Fehlerkorrekturfelder enthalten sein. Somit können bis zu 56 fehlerhafte Bitpositionen in einem Block des Hauptspeichers korrigiert werden.

Beim Lesen wird der MBM 2 mit einem 20 Bit-Adresswort adressiert. Gleichzeitig wird der ECM 4 mit den 15 werthöchsten Bits dieses Adresswortes für den MBM 2 adressiert. Die Fehlerkorrektur fei der im adressierten ECM-Wort werden dann im Assoziativspeicher für einen Vergleich zwischen ihrer fünf Bits umfassenden Wortadresse und den fünf wertniedrigsten Bits der MBM-Adresse abgetastet. Gleichzeitig werden die Mar-

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kierungsbits abgetastet, um die Benutzung von Fehlerkorrektur feldern mit fehlerhaften Bitpositionen auszuschalten. Wenn kein Vergleich zustandekommt, ist das MBM-Wort in Ordnung, so wie es dasteht, und kann normal verarbeitet werden. Wenn einer oder mehrere Vergleiche im Assoziativspeicher 10 auftreten, werden die entsprechenden 10 Bits in den Vergleicherfeldern durch den Decoder 14 decodiert, um die Lage der fehlerhaften Bits im Wort des MBM 2 zu ermitteln, und das richtige Informationsbit aus diesem Feld wird in die entsprechende Position im Register 6 gesetzt. Wenn mehr als ein Vergleichsfeld im ECM-Wort auftritt, werden die Felder der Reihe nach behandelt, was jedoch im Falle einer zweikanaligen Ausrüstung nicht nötig ist.

Der Assoziativspeicher 10 besteht aus einem Register mit einer parallelen Aufnahmekapazität vom ECM von 56 χ 18 = 1008 Bits und ist als solcher für die Vergleichsfunktion vorhanden. Er liefert Ausgangs signale, die die Vergleichsergebnisse darstellen. In jedem 18-Bit-Wort im Assoziativspeicher gehören nur fünf Wort-Adressbits und zwei Markierungsbits zusammen, während die übrigen 11 Bits gelesen werden können, aber nicht dazugehören. Nachdem ein Vergleichsfeld in das Register 12 eingetragen wurde, werden die richtigen 10 Bits auf den Decoder 14 und von dort auf die Torschaltung 8 übertragen und das richtige Informationsbit wird ebenfalls auf die Torschaltung 8 übertragen, die dann das Bit an die richtige Stelle im Register 6 setzt. Die richtigen Informationsbits und ihre entsprechenden Lageangaben im MBM 2 werden durch das Register 12 der Reihe nach aus dem Assoziativspeicher 10 gelesen, bis das letzte Vergleichsfeld verarbeitet ist. Ein geeigneter Anzeiger allgemein bekannter Art begleitet das letzte "Vergleichs-Ausgangssignal" aus dem Assoziativspeicher 10 und zeigt an, daß die Korrektur fehlerhafter Bitpositionen beendet und das ausgegebene MBM 2-Wort im Register 6 jetzt richtig ist.

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Da der Fehlerkorrekturspeicher 4 selbst fehlerhafte Bitpositionen enthalten kann, werden das 17. und 18. Bit, in dem ECM-FeId in Fig. 6 als Xl und X2 gekennzeichnet, als Markierungsbits verwendet. Beide Bits werden auf 1 gesetzt, wenn das Feld gut ist (d.h. keine fehlerhaften Bitpositionen enthält) und die Bits werden beide auf 0 gesetzt, wenn dieses Feld eine fehlerhafte Bitposition enthält. Da der ECM 4 fehlerhafte Bitpositionen enthalten kann, kann ein Ma rkie rungs bit selbst fehlerhaft sein. Deswegen werden zwei Markierungsbits verwendet, um die Möglichkeit einer Fehlanzeige, daß ein fehlerhaftes Feld in Ordnung ist, weitgehend zu reduzieren. Da die Lage fehlerhafter Bits durch Prüfungen nach der Herstellung bekannt wurde, kann eine in Massenfabrikation hergestellte Einheit mit fehlerhaften Bitpositionen, die so verteilt sind, daß eines oder mehrere der Fehlerkorrekturfelder fehlerhafte Markierungsbits enthält, die fälschlich ein Feld als einwandfrei anzeigen, nicht im ECM 4, aber durchaus im MBM 2 verwendet werden, wo derartige Einschränkungen nicht vorliegen.

Da die Markierungsbits ebenfalls schadhaft sein können, besteht auch die Möglichkeit, daß einwandfreie Fehlerkorrekturfelder als schadhaft gekennzeichnet werden. In diesem Fall würde die Anzahl der brauchbaren Felder in einem ECM-Wort reduziert. Die Wahrscheinlichkeit, daß dieser Fall in mehr als nur ganz wenigen Feldern auftritt, ist jedoch statistisch unbedeutend.

Wie bereits gesagt, kann ein ECM-Wort aus 1024 Bits bis zu 56 fehlerhafte Bitpositionen in einem 32-Wort-Block im MBM 2 korrigieren. Die Anzahl der Fehler in einem Block ist ungefähr normal verteilt mit einem Mittelwert von ρ χ η, wobei ρ = 2 und η = 2 ist. Somit werden die

Fehler in einem Block einen Mittelwert von 2 und eine Standard-Abweichung von

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/pqn = ΥΙΟ" (0.999) x 32 χ IQ³ = 5.66

erreichen.

Da 56 schadhafte Bitpositionen korrigiert werden können, liegt die höchste Zahl der Fehler, die behandelt werden können, mehr als vier Standardabweichungen über dem Mittelwert. Somit werden Fehler in einem 32-Wort-Block tatsächlich niemals das ECM-Wort überlaufen, auch wenn verschiedene einwandfreie Fehlerkorrekturfelder fälschlich als schadhaft markiert werden. Um einen möglichen Überlauf durch eine Zusammenballung von Fehlern als Ergebnis einer Fabrikationsstörung bei der Herstellung des MBM 2 auszuschalten, brauchen die Wörter in einem Block aus 32 Wörtern physikalisch bzw. örtlich nicht zusammenzuliegen.

Bei einer Schreiboperation kann das im MBM 2 zu speichernde Wort normal eingeschrieben werden. Gleichzeitig wird der Fehlerkorrekturspeicher 4 adressiert und auf schadhafte Bits im MBM-Wort abgetastet. Wenn keine schadhaften Bits vorhanden sind, ist das im MBM 2 gespeicherte Wort richtig, und der Schreibzyklus beendet. Wenn eines oder mehrere schadhafte Bits im MBM-Wort auftreten, müssen die richtigen Informationsbits auf das entsprechende Fehlerkorrekturfeld gegeben und das ECM-Wort neu in den ECM 4 eingeschrieben werden.

Das hier gegebene Schema kann natürlich auch für andere Fehlerarten als die im Ausführungsbeispiel angegebenen verwendet werden. Bei einem höheren Prozentsatz an schadhaften Bits muß gegebenenfalls die Größe des MBM-Blocks reduziert werden. Bei einem niedrigeren Fehlersatz kann die Blockgröße erweitert und so die relative Größe des ECM 4 zum MBM 2 verändert werden. Wenn z.B. die doppelte Anzahl schadhafter Bitpositionen auftritt, wird dadurch die Blockgröße halbiert und die Größe des ECM 4 relativ zum MBM 2 verdoppelt. Außerdem wird dadurch die

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Anzahl der in den Korrekturfeldern erforderlichen Markierungsbits beeinflußt.

Lese-/Schreibzyklen des Fehlerkorrektursystems

Da der MBM 2 und der ECM 4 in derselben Technik hergestellt werden, sollten sie auch dieselben Zugriffs zeiten in den Lese-/Schreibzyklen haben, wogegen die Abtastung und Fehlerkorrekturen des Assoziativspeichers 10 mit Schaltungsgeschwindigkeiten durchgeführt werden, die wesentlich höher liegen. Wie aus Fig. 2a zu ersehen ist, wird bei gleichzeitiger Adressierung des MBM 2 und des ECM 4 die Zugriffszeit des MBM 2 verlängert durch den Abtast- und Fehlerkorrekturteil des Zyklus, die Lesezykluszeit wird jedoch nicht verändert. Wenn entsprechend der Darstellung in Fig. 2b die zur Ausführung der Erfindung gewählte Systemorganisation eine Adressierung des ECM 4 vor der Adressierung des MBM 2 gestattet, kann die Fehlerkorrekturinformation vorliegen, wenn das MBM-Wort ankommt und dadurch die Zugriffszeit unverändert gehalten werden. Wenn schließlich noch der ECM 4 wesentlich schneller adressiert werden kann als der MBM 2, vielleicht wegen der geringeren Größe des ECM 4, oder durch Verwendung einer starren Schaltung, werden die Abtast- und Korrekturzeiten nach der Adressierung des ECM 4 teilweise oder ganz durch den längeren MBM-Zugriff verdeckt, ohne daß der ECM 4 vor dem MBM 2 adressiert werden muß. Fig. 2 zeigt, wie unter diesen Bedingungen die Lesezykluszeiten gehalten werden können.

Bei den in den Fig. 3 und 4 gezeigten Schreibzyklen wird angenommen, daß der MBM 2 und der ECM 4 ohne Zerstörung der Information ausgelesen werden und daß ein Schreibzyklus kürzer ist als ein Lesezyklus, von denen letzterer aus einem Zugriffs- und einem neuen Schreibzyklus besteht. Abtast- und Korrekturzyklen sind vergleichsweise schnell.

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Bei gleicher Technologie des MBM 2 und des ECM 4 beginnen, gemäß der Darstellung in Fig. 3, die Schreibzyklen gleichzeitig. Der durchschnittliche Schreibzyklus des Fehlerkorrektur Schemas wird verlängert durch den Zugriff zum ECM 4, die Abtastung des Assoziativspeichers, das Einsetzen des oder der richtigen Bits in das oder die Fehlerkorrekturfelder und das Neuschreiben des durch den ECM 4 korrigierten Bits für das fehlerhafte Bit im MBM 2. Ungefähr ein Drittel der Zeit enthält das adressierte BM-Wort kein fehlerhaftes Bit und die zum Schreiben des korrigierten ECM-Wortes benötigte Zeit wird nicht gebraucht. In diesen Fällen, in denen die im ECM 4 gespeicherten Informations bits mit den richtigen Informationsbits im MBM 2 identisch sind, ist kein neuer Schreibzyklus erforderlich. Demzufolge wird nicht einmal die Hälfte eines einzigen Neuschreibzyklus benötigt, um eines oder mehrere korrigierte Informationsbits zu speichern.

Der in Fig. 4 gezeigte Zeitzyklus erfordert zusätzliche Bauteile und gibt eine Möglichkeit an, den Sehreibzyklus des MBM 2 ungefähr auf die Zeit des Lesezyklus für den ECM 4 zu reduzieren. Um die Vorteile des Zeitzyklus der Fig. 4 zu erhalten, wird das im Zyklus N erhaltene korrigierte ECM-Wort wieder in den ECM 4 geschrieben beim Zyklus N + 1 des ECM-_Wortes. Das ECM-Wort und seine Adresse werden in einem zweiten, nicht dargestellten Assoziativspeicher gespeichert und der Zyklus der Neuschreibung verlängert, da der Zugriff zu einer neuen Adresse erfolgen muß, Die Gesamtoperation ist jedoch schneller, da Abtastung und Informationseingabe im ECM-Wortzyklus zu derselben Zeit erfolgen kann, wie das Wort des vorigen Zyklus neu geschrieben wird. Diese Änderungen beziehen sich auf eine Änderung der Geschwindigkeit für die Durchführung einer Korrektur, wenn ein dauernd schadhaftes Bit korrigiert werden muß, ändern jedoch nicht den hier gezeigten und beschriebenen grundlegenden Erfindungsgedanken,

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Zunächst wird der ECM 4 in derselben Technik hergestellt wie der MBM 2 und ist kleiner als dieser, so daß die steigenden Gesamtspeicherkosten nicht zu hoch sind. Zweitens arbeitet der MBM 2 mit einem vollen Wort aus 1024 Bits und gestattet so eine maximale Bitübertragungsrate. Es werden nur einzelne schadhafte Bits korrigiert, gute Bits sind nicht betroffen. Drittens kann das System ohne Beeinflussung der Leseleistung und mit einer akzeptablen Beeinflussung der Schreibzykluszeit betrieben werden. Zusätzlich gestattet die Verwendung eines Assoziativspeichers die Abtastung eines ECM-Wortes und gestattet die schnelle Entdeckung und Korrektur von fehlerhaften Bits im MBM-Wort. Bei Bit-Fehlerraten

-3

unter 10 ist eine leichte Handhabung mit einem kleineren ECM 4 möglich. Höhere Bitfehl er raten können mit einem gleich großen ECM 4 ebenfalls verarbeitet werden, solange die Anzahl der Fehler in einem gegebenen 32-Wort-Block nicht die Anzahl der verfügbaren Fehlerkorrektur felder überschreitet. Bei einer noch höheren Fehlerrate im MBM 2 und ECM 4 kann die Anzahl der im MBM 2 durch ein Wort im ECM 4 korrigierten Worte auf 16, 8 oder noch weniger reduziert werden. Größe und Kosten des ECM 4 steigen in diesen Fällen entsprechend, aber auch bei

-2
einer Bitfehlerrate von 10 hat der ECM 4 immer noch die tragbare Kapazität von 25 % des MBM 2. Der Assoziativspeicher und die zugehörigen Steuerelemente steigen nicht mit der Bitfehlerrate,

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Claims

PATENTANSPRÜ CHE

1. Schaltungsanordnung mit einem Fehlerkorrekturspeicher oder

Speicherzellen-Ersatzspeicher zur Kompensation schadhafter Sp ei eher stellen in Datenspeichern, insbesondere in Matrixspeichern, die sowohl als Ferritkernspeicher als auch als Transistorspeicher ausgeführt sein können, dadurch gekennzeichnet, daß der Fehlerkorrekturspeicher (ECM 4) in etwa dasselbe Verhältnis von schadhaften Speicherstellen zu nicht schadhaften Speicher stellen aufweist wie der Hauptspeicher (MBM 2), und daß im Fehlerkorrekturspeicher (ECM 4) sowohl die schadhafte Sp ei eher st eile des Hauptspeichers (MBM 2) als auch eine korrigierte Bit-Information gespeichert sein kann und daß Zugriffs schaltungen vorhanden sind, die auf den Hauptspeicher (MBM 2) und den Fehlerkorrekturspeicher (ECM 4) gleichzeitig wirken, so daß die aus dem Hauptspeicher (MBM 2) ausgelesenen Informationen in das nachgeschaltete Register (6) eingetragen werden und daß das aus dem Fehlerkorrekturspeicher (ECM 4) ausgelesene Wort auf den Eingang eines nachgeschalteten Assoziativspeichers (10) gegeben wird, so daß bei Übereinstimmung der anliegenden Information mit einer im Assoziativspeicher (10) gespeicherten Information über nachgeschaltete Steuer schaltungen (8, 12 und 14) die schadhafte Speicherstet Ie im Hauptspeicher (MBM 2) lokalisiert und im Register (6) korrigiert wird.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet,

daß der Hauptspeicher (MBM 2) und der Fehlerkorrekturspeicher (ECM 4) die gleiche Speicherstruktur und die gleiche Speichertechnologie aufweisen.

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3. Schaltungsanordnung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß nach dem positiven Ausgang eines Vergleiches im Assoziativspeicher (10) die entsprechenden Bits des Fehlerkorrekturspeicher-Wortes durch einen dem Ausgangsregister (12) nachgeschalteten Decoder (14) decodiert wer α und über Torschaltungen (8), die ebenfalls vom Inhalt des Registers (12) gesteuert werden, auf den Korrektureingang des Registers (6) gelangen, um ein oder; mehrere in das Register (6) eingetragene schadhafte Bits zu korrigieren. ,

4. Schaltungsanordnung nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, .daß der Hauptspeicher (MBM 2) als monolithi-

: scher Großraumapeicher ausgeführt ist.

5. ■-·"■-■ Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet,

, daß der Hauptspeicher (MBM 2) als opto-elektrischer Speicher ausgeführt ist. : .- -.--..- .... .-.-..

6. Schaltungsanordnung nach den, Ansprüchen 1 bis 5,- dadurch ge- -■■■.·■"' ■ kenhzei-chj&,etj daß die .für: den Hauptspeicher. (MBM .2) und den

■':..;;. rFehlerkoTcekturspeicher (ECM 4) gemeinsamen Zugriffsvorrich- ^if-.U·.-, J^, tungen ..gleichizeitig mit; dem Assoziativspeicher (1 Q) verbunden

7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet,

daß der Hauptspeicher (MBM 2), der Fehlerkorrekturspeicher - _f ■ - (JlCM 4) und.der Assoziativspeicher (.10) aus gleichen Speicher .-.'.χρ,β,άίβη besteheii und daß die .drei genannten Speicher auf einer . ■ ..gemeinsamen Grundplatte angeordnet sind.

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