JPH01245493A - 連想メモリ装置 - Google Patents
連想メモリ装置Info
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- JPH01245493A JPH01245493A JP63073990A JP7399088A JPH01245493A JP H01245493 A JPH01245493 A JP H01245493A JP 63073990 A JP63073990 A JP 63073990A JP 7399088 A JP7399088 A JP 7399088A JP H01245493 A JPH01245493 A JP H01245493A
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- Japan
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- associative memory
- memory block
- match
- data
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- 238000001514 detection method Methods 0.000 claims description 23
- 230000005669 field effect Effects 0.000 claims description 3
- 230000006870 function Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
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- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は連想メモリ回路に間し、特に曖昧一致検出手段
を有する連想メモリ接続装置に関する。
を有する連想メモリ接続装置に関する。
［従来の技術］
従来、この種の曖昧一致検出機能を有する連想メモリ接
続装置は各ワード毎に１ワードを構成する連想メモリブ
ロックの数だけ完全一致検出状態保持用フリップフロッ
プと曖昧一致検出状態保持用フリップフロップと各フリ
ップフロップへの状態設定を行い、各フリップフロップ
の検出状態から完全一致と曖昧一致の検出を行うことが
できる論理回路とから構成され、ｍ個の連想メモリブロ
ックを接続し入力データと登録データとを照合した場合
１番目の連想メモリブロックが一致した場合、１番目の
接続装置の完全一致検出状態保持用プリップフロップを
論理値１にセットし、不一致の場合曖昧一致検出状態保
持用フリップフロップを論理値１にセットする手段と、
１番目（１＜Ｉ＜ｍ）の連想メモリブロックが一致し、
（１−１）番目の接続装置の完全一致検出状態保持用
フリップフロップが論理値！ １′にセットされている
ならば１番目の接続装置の完全一致検出状態保持用フリ
ップフロップを論理値＋１′にセットするための手段と
、１番目の連想メモリブロックが一致し、（Ｉ−１）番
目の接続装置の曖昧一致検出状態保持用フリップフロッ
プが論理値′１′にセットされているならば１番目の接
続装置の曖昧一致検出状態保持用フリップフロップを論
理値′ １′にセットする手段と、（Ｉ−１）番目の接
続装置の完全一致検出状態保持用フリップフロップが論
理値１１′にセットされ、１番目の連想メモリブロック
が不一致となったならば１番目の接続装置の曖昧一致検
出状態保持用フリップフロップを論理値′ １′にセッ
トする手段と（Ｉ−１）番目の接続装置の曖昧一致検出
状態保持用フリップフロップが論理値′１９にセットさ
れ、１番目の連想メモリブロックが不一致となったなら
ばＩ番目の接続装置の曖昧一致検出状態保持用フリップ
フロップを論理値′０′にセットする手段とを有しｍ番
目の接続装置の完全一致検出状態保持用フリップフロッ
プと曖昧一致検出状態保持用フリップフロップのどちら
が論理値′ １′となっているかを検出することでｍ個
の連想メモリブロックの照合で、完全一致と曖昧一致な
らびに不一致のいずれかを検出することができる回路構
成となっていた。
続装置は各ワード毎に１ワードを構成する連想メモリブ
ロックの数だけ完全一致検出状態保持用フリップフロッ
プと曖昧一致検出状態保持用フリップフロップと各フリ
ップフロップへの状態設定を行い、各フリップフロップ
の検出状態から完全一致と曖昧一致の検出を行うことが
できる論理回路とから構成され、ｍ個の連想メモリブロ
ックを接続し入力データと登録データとを照合した場合
１番目の連想メモリブロックが一致した場合、１番目の
接続装置の完全一致検出状態保持用プリップフロップを
論理値１にセットし、不一致の場合曖昧一致検出状態保
持用フリップフロップを論理値１にセットする手段と、
１番目（１＜Ｉ＜ｍ）の連想メモリブロックが一致し、
（１−１）番目の接続装置の完全一致検出状態保持用
フリップフロップが論理値！ １′にセットされている
ならば１番目の接続装置の完全一致検出状態保持用フリ
ップフロップを論理値＋１′にセットするための手段と
、１番目の連想メモリブロックが一致し、（Ｉ−１）番
目の接続装置の曖昧一致検出状態保持用フリップフロッ
プが論理値′１′にセットされているならば１番目の接
続装置の曖昧一致検出状態保持用フリップフロップを論
理値′ １′にセットする手段と、（Ｉ−１）番目の接
続装置の完全一致検出状態保持用フリップフロップが論
理値１１′にセットされ、１番目の連想メモリブロック
が不一致となったならば１番目の接続装置の曖昧一致検
出状態保持用フリップフロップを論理値′ １′にセッ
トする手段と（Ｉ−１）番目の接続装置の曖昧一致検出
状態保持用フリップフロップが論理値′１９にセットさ
れ、１番目の連想メモリブロックが不一致となったなら
ばＩ番目の接続装置の曖昧一致検出状態保持用フリップ
フロップを論理値′０′にセットする手段とを有しｍ番
目の接続装置の完全一致検出状態保持用フリップフロッ
プと曖昧一致検出状態保持用フリップフロップのどちら
が論理値′ １′となっているかを検出することでｍ個
の連想メモリブロックの照合で、完全一致と曖昧一致な
らびに不一致のいずれかを検出することができる回路構
成となっていた。
［発明が解決しようとする問題点］
上述した従来の曖昧一致検出機能を有する連想メモリ接
続装置は、連想メモリブロックの一致結果をブリップフ
ロップに保持し、フリップフロップの状態によって曖昧
一致を論理回路で検出する回路構成であり、フリップフ
ロップは論理素子に比べ占有面積が大きいので、プリッ
プフロップを含んだ従来の接続装置のレイアウト占有面
積が非常に大きくなるという欠点がある。
続装置は、連想メモリブロックの一致結果をブリップフ
ロップに保持し、フリップフロップの状態によって曖昧
一致を論理回路で検出する回路構成であり、フリップフ
ロップは論理素子に比べ占有面積が大きいので、プリッ
プフロップを含んだ従来の接続装置のレイアウト占有面
積が非常に大きくなるという欠点がある。
ｃ問題点を解決するための手段および作用コ本発明の要
旨は１ビットのデータを保持するための手段と保持して
いるデータを読み出すための手段と、前記保持データと
入力データとの照合を行うことにより一致信号を出力す
るための手段とを有する１ビットの連想メモリ回路をｎ
個ワード方向に配設しワード線と一致信号とを接続した
連想メモリブロックと、同時にｎビットの保持データと
入力データとの照合を行うことを可能とし、ｎビットの
データが全て一致したことを示す連想メモリブロックの
一致信号を接続するための接続装置とを含む連想メモリ
装置において、連想メモリブロックを上記接続装置によ
りｍ個（ｍ＞１）接続し、各連想メモリブロック毎に入
力データと連想メモリ回路に保持されている登録データ
とを同時に照合し、１番目（１＜Ｉ＜ｍ）の連想メモリ
ブロックの一致信号と（１−１）番目迄の全連想メモリ
ブロックが一致状態であることを示す（■−１）番目の
接続装置の完全−数倍号との論理積により■番目迄の連
想メモリブロックの一致状態を検出して（１＋１）番目
の連想メモリブロックへ通知する手段と、１番目の連想
メモリブロックの一致信号と（１−１）番目の接続装置
の完全−数倍号の論理和の否定により（Ｉ−１）番目迄
の連想メモリブロックの中で少なくとも１つの連想メモ
リブロックが不一致となっていることと、１番目 の連
想メモリブロックが不一致となっていることとを検出す
る手段と、この検出結果から接続されている連想メモリ
ブロックの中で２個以上の連想メモリブロックで不一致
となったことを示す曖昧一致信号線とグランドに接続さ
れている電界効果型トランジスタ（ＭＯ５Ｆ’ＥＴ）を
制御する手段とを有し、連想メモリブロックに登録され
ているデータと、入力データとを連想メモリブロック毎
に同時に照合し、ｍ個の連想メモリブロックの完全一致
と１つの連想メモリブロックの不一致迄を許容して登録
データと入力データとの照合を一致したものとして検出
する曖昧一致とを検出できることである。
旨は１ビットのデータを保持するための手段と保持して
いるデータを読み出すための手段と、前記保持データと
入力データとの照合を行うことにより一致信号を出力す
るための手段とを有する１ビットの連想メモリ回路をｎ
個ワード方向に配設しワード線と一致信号とを接続した
連想メモリブロックと、同時にｎビットの保持データと
入力データとの照合を行うことを可能とし、ｎビットの
データが全て一致したことを示す連想メモリブロックの
一致信号を接続するための接続装置とを含む連想メモリ
装置において、連想メモリブロックを上記接続装置によ
りｍ個（ｍ＞１）接続し、各連想メモリブロック毎に入
力データと連想メモリ回路に保持されている登録データ
とを同時に照合し、１番目（１＜Ｉ＜ｍ）の連想メモリ
ブロックの一致信号と（１−１）番目迄の全連想メモリ
ブロックが一致状態であることを示す（■−１）番目の
接続装置の完全−数倍号との論理積により■番目迄の連
想メモリブロックの一致状態を検出して（１＋１）番目
の連想メモリブロックへ通知する手段と、１番目の連想
メモリブロックの一致信号と（１−１）番目の接続装置
の完全−数倍号の論理和の否定により（Ｉ−１）番目迄
の連想メモリブロックの中で少なくとも１つの連想メモ
リブロックが不一致となっていることと、１番目 の連
想メモリブロックが不一致となっていることとを検出す
る手段と、この検出結果から接続されている連想メモリ
ブロックの中で２個以上の連想メモリブロックで不一致
となったことを示す曖昧一致信号線とグランドに接続さ
れている電界効果型トランジスタ（ＭＯ５Ｆ’ＥＴ）を
制御する手段とを有し、連想メモリブロックに登録され
ているデータと、入力データとを連想メモリブロック毎
に同時に照合し、ｍ個の連想メモリブロックの完全一致
と１つの連想メモリブロックの不一致迄を許容して登録
データと入力データとの照合を一致したものとして検出
する曖昧一致とを検出できることである。
本発明の連想メモリ接続装置は、連想メモリの一致状態
をフリップフロップで保持せずに、各連想メモリブロッ
クの一致状態を論理素子１個で他の接続される連想メモ
リブロックに通知し、フリップフロップの状態を判断す
る論理回路のかわりに他の連想メモリブロックの一致信
号情報と自連想メモリの一致情報から２個以上の連想メ
モリブロックの不一致を論理素子１個で検出するこの検
出結果は曖昧一致信号線を１個の電界効果型トランジス
タにより制御され、他の連想メモリブロックへ通知され
る。
をフリップフロップで保持せずに、各連想メモリブロッ
クの一致状態を論理素子１個で他の接続される連想メモ
リブロックに通知し、フリップフロップの状態を判断す
る論理回路のかわりに他の連想メモリブロックの一致信
号情報と自連想メモリの一致情報から２個以上の連想メ
モリブロックの不一致を論理素子１個で検出するこの検
出結果は曖昧一致信号線を１個の電界効果型トランジス
タにより制御され、他の連想メモリブロックへ通知され
る。
［実施例コ
次に本発明について図面を参照して説明する。
第１図は本発明の１実施例を示すブロック図である。連
想メモリをｎ個ワード方向に接続した構成になっている
Ｉ連想メモリブロック１１のＩ −数倍号１２と（Ｉ−
１）接続装置からの（Ｉ−１）完全−数倍号１４とから
アンド回路１７によりＩ連想メモリブロックまでの一致
情報であるＩ完全−数倍号１５を（Ｉ＋１）接続装置へ
通知し、この信号が論理値′ １′の場合Ｉ連想メモリ
ブロックまでの連想メモリブロックが全て一致している
ことを示し、９０′の場合、■連想メモリブロックまで
のうち少なくとも１個の連想メモリブロックが不一致と
なっていることを示す。
想メモリをｎ個ワード方向に接続した構成になっている
Ｉ連想メモリブロック１１のＩ −数倍号１２と（Ｉ−
１）接続装置からの（Ｉ−１）完全−数倍号１４とから
アンド回路１７によりＩ連想メモリブロックまでの一致
情報であるＩ完全−数倍号１５を（Ｉ＋１）接続装置へ
通知し、この信号が論理値′ １′の場合Ｉ連想メモリ
ブロックまでの連想メモリブロックが全て一致している
ことを示し、９０′の場合、■連想メモリブロックまで
のうち少なくとも１個の連想メモリブロックが不一致と
なっていることを示す。
■連想メモリブロック１１の■一致倍信号１２（Ｉ−１
）接続装置からの（Ｉ−１）完全−数倍号１４からノア
回路１８により（１−１）連想メモリブロックまでの中
で少なくとも１個の連想メモリブロックが不一致となり
、かつ■連想メモリブロック１１が不一致となったこと
を検出し、ＮチャンネルＭＯ５ＦＥＴ１９をオンにし、
曖昧−数倍号１６を論理値′０′にし、２個以上の連想
メモリブロックで不一致となったことを示す。■一致倍
信号１２（Ｉ−１）完全−数倍号１４のいずれか一方が
一致している場合ｎチャンネルＭＯ５ＦＥＴ１９はオフ
となり（１＋１）以降の連想メモリブロックが一致して
いるならば曖昧一致信号線１６は論理値′１′となり、
１個までの連想メモリの不一致を許容した曖昧一致検索
ができることになる。このとき連想メモリブロックのう
ち１個が不一致となっているので完全−数倍号１６は論
理値ｊ□ｊとなる。
）接続装置からの（Ｉ−１）完全−数倍号１４からノア
回路１８により（１−１）連想メモリブロックまでの中
で少なくとも１個の連想メモリブロックが不一致となり
、かつ■連想メモリブロック１１が不一致となったこと
を検出し、ＮチャンネルＭＯ５ＦＥＴ１９をオンにし、
曖昧−数倍号１６を論理値′０′にし、２個以上の連想
メモリブロックで不一致となったことを示す。■一致倍
信号１２（Ｉ−１）完全−数倍号１４のいずれか一方が
一致している場合ｎチャンネルＭＯ５ＦＥＴ１９はオフ
となり（１＋１）以降の連想メモリブロックが一致して
いるならば曖昧一致信号線１６は論理値′１′となり、
１個までの連想メモリの不一致を許容した曖昧一致検索
ができることになる。このとき連想メモリブロックのう
ち１個が不一致となっているので完全−数倍号１６は論
理値ｊ□ｊとなる。
第２図に３つの連想メモリブロックを本発明の接続装置
で接続した例を示す。照合動作において連想メモリブロ
ックＡ２１で入力データと登録データとが一致した場合
、−数倍号Ａ２１１は論理値′ １′となりこれとプル
アップ回路Ａ２８出力とから接続装置Ａ２４のアンド回
路Ａ２４１により完全−数倍号Ａ２４４は論理値′１′
となる。
で接続した例を示す。照合動作において連想メモリブロ
ックＡ２１で入力データと登録データとが一致した場合
、−数倍号Ａ２１１は論理値′ １′となりこれとプル
アップ回路Ａ２８出力とから接続装置Ａ２４のアンド回
路Ａ２４１により完全−数倍号Ａ２４４は論理値′１′
となる。
このときノア回路Ａ２４２の出力は論理値′０′となり
ＮチャンネルＭＯ５ＦＥＴＡ２４３はオフとなる。連想
メモリブロックＢ２２が不一致となった場合、−数倍号
Ｂ２２１は論理値ｌｏｔとなり、これと連想メモリブロ
ックＡ２１が一致していることを示す完全−数倍号Ａ２
４４とからアンド回路Ｂ２５１により完全−数倍号Ｂ２
５４は論理値′０′となり連想メモリブロックＡ２１、
連想メモリブロックＢのいずれか一方で不一致となって
いることを検出する。接続装置Ｂ２５のノア回路Ｂ２５
２は一致信号Ｂ、完全−数倍号Ａ２４４とから論理値“
Ｏ′を出力し、Ｎチャンネル間Ｏ５ＦＥＴＢ２５３はオ
フとなる。上述した状態で連想メモリブロックＣ２３が
不一致となった場合−数倍号Ｃは論理値ＩＯ′となり、
これと連想メモリブロックＡ２１と連想メモリブロック
Ｂ２２のいずれかが不一致となっていることを示す完全
−数倍号Ｂ２５４ （論理値′０′）とからアンド回路
Ｃ２６１により完全−数倍号Ｃは論理値゛０′となり連
想メモリＡ２１、連想メモリＢ２２、連想メモリＣ２３
のうち１個以上不一致となったことを示す。接続装置Ｃ
２６のノア回路Ｃ２６２は、−数倍号Ｃ２３１及び完全
−数倍号Ｂ２５４がともに論理値９０′なので論理値′
１ゝとなりＮチャンネル間Ｏ５ＦＥＴＣ２６３をオン
にしプルアップ回路Ｂ２９で論理値′ １′となってい
た曖昧−数倍号２７を論理値′０′に制御する。このこ
とは接続されている連想メモリブロックの中で２個以上
の連想ブロックで不一致状態となフたことを検出してい
る。
ＮチャンネルＭＯ５ＦＥＴＡ２４３はオフとなる。連想
メモリブロックＢ２２が不一致となった場合、−数倍号
Ｂ２２１は論理値ｌｏｔとなり、これと連想メモリブロ
ックＡ２１が一致していることを示す完全−数倍号Ａ２
４４とからアンド回路Ｂ２５１により完全−数倍号Ｂ２
５４は論理値′０′となり連想メモリブロックＡ２１、
連想メモリブロックＢのいずれか一方で不一致となって
いることを検出する。接続装置Ｂ２５のノア回路Ｂ２５
２は一致信号Ｂ、完全−数倍号Ａ２４４とから論理値“
Ｏ′を出力し、Ｎチャンネル間Ｏ５ＦＥＴＢ２５３はオ
フとなる。上述した状態で連想メモリブロックＣ２３が
不一致となった場合−数倍号Ｃは論理値ＩＯ′となり、
これと連想メモリブロックＡ２１と連想メモリブロック
Ｂ２２のいずれかが不一致となっていることを示す完全
−数倍号Ｂ２５４ （論理値′０′）とからアンド回路
Ｃ２６１により完全−数倍号Ｃは論理値゛０′となり連
想メモリＡ２１、連想メモリＢ２２、連想メモリＣ２３
のうち１個以上不一致となったことを示す。接続装置Ｃ
２６のノア回路Ｃ２６２は、−数倍号Ｃ２３１及び完全
−数倍号Ｂ２５４がともに論理値９０′なので論理値′
１ゝとなりＮチャンネル間Ｏ５ＦＥＴＣ２６３をオン
にしプルアップ回路Ｂ２９で論理値′ １′となってい
た曖昧−数倍号２７を論理値′０′に制御する。このこ
とは接続されている連想メモリブロックの中で２個以上
の連想ブロックで不一致状態となフたことを検出してい
る。
これに反し、連想メモリブロックＣ２３が一致した場合
、−数倍号Ｃ２３１は論理値′ １′となり、これと連
想メモリブロックＡ２１と連想メモリブロックＢ２２の
いずれか一方が不一致となったことを示す完全−数倍号
Ｂ２５４ （論理値”θ′）とからアンド回路０２６１
により完全−数倍号０２６４は論理値′０′となり接続
されている連想メモリブロックの中に不一致となフたも
のが存在することを示す。また、この時ノア回路０２６
２の出力は論理値′０′となりＮチャンネル間Ｏ５ＦＥ
ＴＣ２６３はオフとなる。このためプルアップ回路Ｂ２
９によって論理値′ １′に設定されている曖昧−数倍
号２７はこれに接続されている３つのＮチャンネルＭＯ
５ＦＥＴが全てオフ状態となるので論理値′ １′を出
力する。
、−数倍号Ｃ２３１は論理値′ １′となり、これと連
想メモリブロックＡ２１と連想メモリブロックＢ２２の
いずれか一方が不一致となったことを示す完全−数倍号
Ｂ２５４ （論理値”θ′）とからアンド回路０２６１
により完全−数倍号０２６４は論理値′０′となり接続
されている連想メモリブロックの中に不一致となフたも
のが存在することを示す。また、この時ノア回路０２６
２の出力は論理値′０′となりＮチャンネル間Ｏ５ＦＥ
ＴＣ２６３はオフとなる。このためプルアップ回路Ｂ２
９によって論理値′ １′に設定されている曖昧−数倍
号２７はこれに接続されている３つのＮチャンネルＭＯ
５ＦＥＴが全てオフ状態となるので論理値′ １′を出
力する。
曖昧−数倍号２７が論理値′ １゛となることは接続さ
れた連想メモリブロックのうち多くても１個の連想メモ
リブロックで不一致となって（することを示す。従って
本発明の接続装置を使用することで曖昧−数倍号２７に
より１個までの連想メモリブロックの不一致を許容した
一致検索を行えることになる。
れた連想メモリブロックのうち多くても１個の連想メモ
リブロックで不一致となって（することを示す。従って
本発明の接続装置を使用することで曖昧−数倍号２７に
より１個までの連想メモリブロックの不一致を許容した
一致検索を行えることになる。
尚、連想メモリブロックの一致信号が論理値′０゛で一
致したことを示す場合、第１図のアンド回路１７、ノア
回路１８をそれぞれオア回路、アンド回路に変え、第２
図のプルアップ回路Ａ２８を取り除きオア回路の一方の
入力を論理値′ｏ′に設定することで曖昧一致検出機能
を有する連想メモリの接続装置としての動作を行うこと
ができる。
致したことを示す場合、第１図のアンド回路１７、ノア
回路１８をそれぞれオア回路、アンド回路に変え、第２
図のプルアップ回路Ａ２８を取り除きオア回路の一方の
入力を論理値′ｏ′に設定することで曖昧一致検出機能
を有する連想メモリの接続装置としての動作を行うこと
ができる。
［発明の効果］
以上説明したように本発明は連想メモリブロックの完全
一致状態を検出し、他の接続装置へ通知するための１個
のアンド回路と、接続されている連想メモリブロックで
２個以上不一致となった連想メモリブロックが存在する
ことを検出するための１個のノア回路と、１個までの連
想メモリブロックが不一致となっていることを示す曖昧
−数倍号を制御する１個のＮチャンネＭＯ５ＦＥＴとか
ら構成され、従来技術のような２個のフリップフロップ
と論理回路とから構成される装置べレイアウトでの占有
面積を大幅に減少できる効果と、連想メモリブロック１
個を１記号と考えると、入力記号列の中から類似した記
号列を検索する場合、類似した記号列を全て登録しなく
ても曖昧一致検索機能を有する連想メモリ接続装置によ
って１記号が不一致している記号列を検索できるので登
録データを少なくすることができ連想メモリの容量を有
効に使える効果がある。
一致状態を検出し、他の接続装置へ通知するための１個
のアンド回路と、接続されている連想メモリブロックで
２個以上不一致となった連想メモリブロックが存在する
ことを検出するための１個のノア回路と、１個までの連
想メモリブロックが不一致となっていることを示す曖昧
−数倍号を制御する１個のＮチャンネＭＯ５ＦＥＴとか
ら構成され、従来技術のような２個のフリップフロップ
と論理回路とから構成される装置べレイアウトでの占有
面積を大幅に減少できる効果と、連想メモリブロック１
個を１記号と考えると、入力記号列の中から類似した記
号列を検索する場合、類似した記号列を全て登録しなく
ても曖昧一致検索機能を有する連想メモリ接続装置によ
って１記号が不一致している記号列を検索できるので登
録データを少なくすることができ連想メモリの容量を有
効に使える効果がある。
第１図は本発明の曖昧一致検出機能を有する連想メモリ
装置の１実施例を示す回路図、第２図は３つの連想メモ
リブロックを第１図に示した接続装置で接続した場合を
示す回路図である。 １１・・・Ｉ連想メモリブロック、 １２・・・Ｉ−数倍号、 １３・・・■接続装置、 １４・・・（１−１）完全−数倍号、 １５・・・Ｉ完全−数倍号、 １６・・・曖昧一致信号線、 １７・・・アンド回路、 １８・・・ノア回路、 １９・・・ＮチャンネルＭＯ５ＦＥＴ、２１・・・連想
メモリブロックＡ、 ２２・・・連想メモリブロックＢ、 ２３・・・連想メモリブロックＣ１ ２１１・・・−数倍号Ａ、 ２２１・・・−数倍号Ｂ、 ２３１・・・−数倍号Ｃ１− ２４・・・接続装置Ａ、 ２５・・・接続装置Ｂ、 ２６・・・接続装置Ｃ１ ２４１・・・アンド回路Ａ、 ２５１・・・アンド回路Ｂ、 ２６１・・・アンド回路Ｃ１ ２４２・・・ノア回路Ａ、 ２５２・・・ノア回路Ｂ、 ２６２・・・ノア回路Ｃｌ ２４３−−−Ｎチ＋ンネルＭＯ５ＦＥＴＡ。 ２５３・・・ＮチャンネルＭＯ３ＦＥＴＢ。 ２６３・・・ＮチャンネルＭＯ３ＦＥＴＣ。 ２４４・・・完全−数倍号Ａ、 ２５４・・・完全−数倍号Ｂ、 ２６４・・・完全−数倍号Ｃ１ ２７・・・曖昧−数倍号、 ２８・φ・プルアップ回路Ａ１ ２９・・・プルアップ回路Ｂ。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 −
装置の１実施例を示す回路図、第２図は３つの連想メモ
リブロックを第１図に示した接続装置で接続した場合を
示す回路図である。 １１・・・Ｉ連想メモリブロック、 １２・・・Ｉ−数倍号、 １３・・・■接続装置、 １４・・・（１−１）完全−数倍号、 １５・・・Ｉ完全−数倍号、 １６・・・曖昧一致信号線、 １７・・・アンド回路、 １８・・・ノア回路、 １９・・・ＮチャンネルＭＯ５ＦＥＴ、２１・・・連想
メモリブロックＡ、 ２２・・・連想メモリブロックＢ、 ２３・・・連想メモリブロックＣ１ ２１１・・・−数倍号Ａ、 ２２１・・・−数倍号Ｂ、 ２３１・・・−数倍号Ｃ１− ２４・・・接続装置Ａ、 ２５・・・接続装置Ｂ、 ２６・・・接続装置Ｃ１ ２４１・・・アンド回路Ａ、 ２５１・・・アンド回路Ｂ、 ２６１・・・アンド回路Ｃ１ ２４２・・・ノア回路Ａ、 ２５２・・・ノア回路Ｂ、 ２６２・・・ノア回路Ｃｌ ２４３−−−Ｎチ＋ンネルＭＯ５ＦＥＴＡ。 ２５３・・・ＮチャンネルＭＯ３ＦＥＴＢ。 ２６３・・・ＮチャンネルＭＯ３ＦＥＴＣ。 ２４４・・・完全−数倍号Ａ、 ２５４・・・完全−数倍号Ｂ、 ２６４・・・完全−数倍号Ｃ１ ２７・・・曖昧−数倍号、 ２８・φ・プルアップ回路Ａ１ ２９・・・プルアップ回路Ｂ。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 −
Claims (1)
- 【特許請求の範囲】 １ビットのデータを保持するための手段と保持している
データを読み出すための手段と、前記保持データと入力
データとの照合を行うことにより一致信号を出力するた
めの手段とを有する１ビットの連想メモリ回路をｎ個ワ
ード方向に配設しワード線と一致信号とを接続した連想
メモリブロックと、同時にｎビットの保持データと入力
データとの照合を行うことを可能とし、ｎビットのデー
タが全て一致したことを示す連想メモリブロックの一致
信号を接続するための接続装置とを含む連想メモリ装置
において、 連想メモリブロックを上記接続装置によりｍ個（ｍ＞１
）接続し、各連想メモリブロック毎に入力データと連想
メモリ回路に保持されている登録データとを同時に照合
し、Ｉ番目（１＜Ｉ＜ｍ）の連想メモリブロックの一致
信号と（Ｉ−１）番目迄の全連想メモリブロックが一致
状態であることを示す（Ｉ−１）番目の接続装置の完全
一致信号との論理積によりＩ番目迄の連想メモリブロッ
クの一致状態を検出して（Ｉ＋１）番目の連想メモリブ
ロックへ通知する手段と、Ｉ番目の連想メモリブロック
の一致信号と（Ｉ−１）番目の接続装置の完全一致信号
の論理和の否定により（Ｉ−１）番目迄の連想メモリブ
ロックの中で少なくとも１つの連想メモリブロックが不
一致となっていることと、Ｉ番目の連想メモリブロック
が不一致となっていることとを検出する手段と、この検
出結果から接続されている連想メモリブロックの中で２
個以上の連想メモリブロックで不一致となったことを示
す曖昧一致信号線とグランドに接続されている電界効果
型トランジスタ（ＭＯＳＦＥＴ）を制御する手段とを有
し、連想メモリブロックに登録されているデータと、入
力データとを連想メモリブロック毎に同時に照合し、ｍ
個の連想メモリブロックの完全一致と１つの連想メモリ
ブロックの不一致迄を許容して登録データと入力データ
との照合を一致したものとして検出する曖昧一致とを検
出できることを特徴とする連想メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63073990A JPH01245493A (ja) | 1988-03-28 | 1988-03-28 | 連想メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63073990A JPH01245493A (ja) | 1988-03-28 | 1988-03-28 | 連想メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01245493A true JPH01245493A (ja) | 1989-09-29 |
Family
ID=13534061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63073990A Pending JPH01245493A (ja) | 1988-03-28 | 1988-03-28 | 連想メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01245493A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05101682A (ja) * | 1991-10-09 | 1993-04-23 | Kawasaki Steel Corp | 内容アドレス式メモリ |
| US5317525A (en) * | 1990-03-06 | 1994-05-31 | Mitsubishi Denki Kabushiki Kaisha | Electric power system simulator |
-
1988
- 1988-03-28 JP JP63073990A patent/JPH01245493A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317525A (en) * | 1990-03-06 | 1994-05-31 | Mitsubishi Denki Kabushiki Kaisha | Electric power system simulator |
| JPH05101682A (ja) * | 1991-10-09 | 1993-04-23 | Kawasaki Steel Corp | 内容アドレス式メモリ |
| JP2741806B2 (ja) * | 1991-10-09 | 1998-04-22 | 川崎製鉄株式会社 | 内容アドレス式メモリ |
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