JP3599459B2 - クロック信号波形補正装置および半導体集積装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、回路駆動などに利用されるクロック信号の波形を補正するクロック信号波形補正装置に関するものであり、特に、基準クロック信号を基に駆動用クロック信号のデューティ比を補正する装置に関する。
【0002】
【従来の技術】
従来、大規模集積回路などに対するクロック信号の供給方法としては、チップ上に構成されたクロック発生装置などによりデューティ比が保証された基準クロック信号を生成し、その信号線をバゥファリングして各回路ブロックに伝達し、駆動用クロック信号として利用する方法が、一般には行われている。
【0003】
クロック信号のデューティ比について説明する。
【0004】
図15(a)は、トランジスタサイズが等しい3つのインバータを直結した簡単なバッファ回路の回路図である。41は第1のインバータ、42は第2のインバータ、43は第3のインバータである。C0、C1及びC2は、各インバータの出力信号線が有する配線容量を示している。また、図15(b)は、図15(a)に示す回路にクロック信号が入力された場合の、各インバータの出力信号の波形である。INは第1のインバータ41の出力信号、SIG1は第2のインバータ42の出力信号、OUTは第3のインバータ43の出力信号である。
【0005】
デューティ比とは、割り当てられた信号伝送時間に対する、実際にパルスが存在している時間の割合を指す。信号INの波形を例にとると、cinに対するainの割合となる。ただし、cin=ain+binである。信号OUTの波形によると、cout に対するaout の割合となる。
【0006】
いま、信号INのデューティ比が50%であるとすると、ainはcinの半分となり、すなわち、ain=binとなる。このとき、C0=C1=C2ならば、aout =bout となり、信号OUTのデューティ比は50%のまま保たれる。
【0007】
【発明が解決しようとする課題】
しかしながら、従来技術において、以下のような問題がある。
【0008】
図16は、図15(a)に示す回路において、C0、C1及びC2が異なる場合の、各インバータの出力信号の波形である。
【0009】
C1>C0のとき、信号SIG1の立ち上がり及び立ち下がりの傾きは、信号INよりもゆるやかになる。このとき、C2=C0であれば、信号OUTの立ち上がり及び立ち下がりの傾きは信号INと等しくなるが、aout がbout よりも大きくなり、信号OUTのデューティ比は50%よりも大きくなる。また、C2<C0であれば、信号OUTの立ち上がり及び立ち下がりの傾きは信号INよりも急になるが、aout がbout よりも大きくなり、信号OUTのデューティ比は50%よりも大きくなる。したがって、この場合、クロック信号のデューティ比は保存されない。
【0010】
以上説明したように、クロック信号のデューティ比を保存するためには、回路を構成する各ノードのトランジスタサイズと配線容量とが適切に設計されていなければならない。しかしながら、実際のASIC設計やスタンダードセルを用いた設計において、クロック信号のデューティ比を保証するために配線容量を考慮して各ノードのトランジスタサイズを設計することは極めて困難である。なぜなら、昨今のディジタル回路は集積度が極めて高く、また配線間の距離は数μmになっているので、配線間相互の容量を正確に予測することは殆ど不可能であるからである。
【0011】
クロック信号のデューティ比が保証されないことにより発生する問題点につい
て説明する。
【0012】
図17は、データを伝達するデータバスのブロック図である。ラッチ回路Aは、制御信号AがHighの間は入力されるデータをそのまま出力し、制御信号Aが立ち下がった瞬間にデータをラッチし、次に立ち上がるまでそのデータを保持する。ラッチ回路Bは、制御信号BがHighの間は入力されるデータをそのまま出力し、制御信号Bが立ち下がった瞬間にデータをラッチし、次に立ち上がるまでそのデータを保持する。制御信号A及び制御信号Bとしてクロック信号を入力することにより、データを順次伝達することができる。
【0013】
図18は、図17に示したデータバスが正常に動作した場合のタイミングチャートである。データ信号1がX0 からX1 に変化したとき、ラッチ回路Aは制御信号Aの立ち下がりによりデータ保持状態となっている。このため、データ信号2はX0 のままである。制御信号Aが立ち上がるとラッチ回路Aはデータ保持状態から解放されるので、データ信号2はX1 に変化する。このとき、ラッチ回路Bは制御信号Bの立ち下がりによりデータ保持状態となっている。このため、データ信号3はX0 のままである。制御信号Bが立ち上がるとラッチ回路Bはデータ保持状態から解放されるので、データ信号3はX1 に変化する。
【0014】
しかしながら、制御信号として入力されるクロック信号のデューティ比が変化したとき、誤動作が生じる。
【0015】
図19は、制御信号Aのデューティ比が大きくなった場合のタイミングチャートである。図18と同じタイミングでデータ信号1がX0 からX1 に変化したとき、制御信号Aはデューティ比が大きくなったためにまだ立ち下がってはいない。このため、ラッチ回路Aはデータ保持状態にはなっていないので、データ信号2はX1 に変化する。このとき、ラッチ回路Bはまだデータ保持状態にはなっていないので、データ信号3もX1 に変化してしまう。すなわち、データのミスラッチが生じる。
【0016】
前記の問題に鑑み、本発明は、デューティ比の保証されていない駆動用クロック信号の波形を補正するクロック信号波形補正装置を提供することを課題とする。
【0017】
【課題を解決するための手段】
請求項1の発明が講じた解決手段は、デューティ比の保証された基準クロック信号とデューティ比の保証されていない駆動用クロック信号とを入力とし、前記駆動用クロック信号のデューティ比を前記基準クロック信号のデューティ比に合わせるクロック信号波形補正装置として、前記基準クロック信号と前記駆動用クロック信号との立ち上がり及び立ち下がりのうち少なくとも一方の位相差を検出し、該位相差が検出されている時間を示す信号を出力する第1の手段と、前記第1の手段から入力された信号が示す時間に、前記駆動用クロック信号にチャージアップ力またはチャージダウン力を与える第2の手段とを備え、前記第1の手段は、入力された前記基準クロック信号及び駆動用クロック信号の論理レベルの比較を行い、論理レベルが異なっている時間を示すパルス信号を出力する位相比較器であり、第2の手段は、入力された前記駆動用クロック信号を反転し反転信号を生成する信号反転回路と、前記位相比較器から入力されたパルス信号が示す,前記基準クロック信号と駆動用クロック信号との論理レベルが異なっている時間にのみ、前記駆動用クロック信号の信号線に前記反転信号を伝達するスイッチ回路とからなるものとする。
【0018】
請求項1の発明により、駆動用クロック信号は、基準クロック信号と論理レベルが比較され、論理レベルが異なっている間、該駆動用信号の反転信号が重ね合わされるので、駆動用クロック信号のデューティ比を基準クロック信号のデューティ比に合わせることができる。
【0019】
さらに、請求項2の発明では、前記請求項1における第2の手段は、前記駆動用クロック信号が入力され出力信号線に前記スイッチ回路が伝達する反転信号の信号線が接続されている第1のバッファと、前記第1のバッファの出力信号を入力とし、補正後の駆動用クロック信号を出力する第2のバッファとを更に備えているものとする。
【0020】
また、請求項3の発明が講じた解決手段は、デューティ比の保証された基準クロック信号とデューティ比の保証されていない駆動用クロック信号とを入力とし、前記駆動用クロック信号のデューティ比を前記基準クロック信号のデューティ比に合わせるクロック信号波形補正装置として、前記基準クロック信号と前記駆動用クロック信号との立ち上がり及び立ち下がりのうち少なくとも一方の位相差を検出し、該位相差が検出されている時間を示す信号を出力する第1の手段と、前記第1の手段から入力された信号が示す時間に、前記駆動用クロック信号にチャージアップ力またはチャージダウン力を与える第2の手段とを備え、前記第1の手段は、入力された前記基準クロック信号及び駆動用クロック信号の立ち上がり時間を比較し、前記基準クロック信号が立ち上がり且つ前記駆動用クロック信号が立ち上がっていない時間を示す第1のパルス信号と、前記駆動用クロック信号が立ち上がり且つ前記基準クロック信号が立ち上がっていない時間を示す第2のパルス信号とを出力する立ち上がり位相比較器と、入力された前記基準クロック信号及び駆動用クロック信号の立ち下がり時間を比較し、前記基準クロック信号が立ち下がり且つ前記駆動用クロック信号が立ち下がっていない時間を示す第3のパルス信号と、前記駆動用クロック信号が立ち下がり且つ前記基準クロック信号が立ち下がっていない時間を示す第4のパルス信号とを出力する立ち下がり位相比較器とからなる。また、第2の手段は、前記立ち上がり位相比較器から入力された第1のパルス信号が示す,前記基準クロック信号が立ち上がり且つ前記駆動用クロック信号が立ち上がっていない時間にのみ、前記駆動用クロック信号の信号線をチャージアップする第1の電流供給手段と、前記立ち上がり位相比較器から入力された第2のパルス信号が示す,前記駆動用クロック信号が立ち上がり且つ前記基準クロック信号が立ち上がっていない時間にのみ、前記駆動用クロック信号の信号線をチャージダウンする第2の電流供給手段と、前記立ち下がり位相比較器から入力された第3のパルス信号が示す,前記基準クロック信号が立ち下がり且つ前記駆動用クロック信号が立ち下がっていない時間にのみ、前記駆動用クロック信号の信号線をチャージダウンする第3の電流供給手段と、前記立ち下がり位相比較器から入力された第4のパルス信号が示す,前記駆動用クロック信号が立ち下がり且つ前記基準クロック信号が立ち下がっていない時間にのみ、前記駆動用クロック信号の信号線をチャージアップする第4の電流供給手段とからなるものとする。
【0021】
請求項3の発明により、駆動用クロック信号は、基準クロック信号と立ち上がり時間が比較され、基準クロック信号が立ち上がり且つ駆動用クロック信号が立ち上がっていない時間にはチャージアップされると共に、駆動用クロック信号が立ち上がり且つ基準クロック信号が立ち上がっていない時間にはチャージダウンされる。また、駆動用クロック信号は、基準クロック信号と立ち下がり時間が比較され、基準クロック信号が立ち下がり且つ駆動用クロック信号が立ち下がっていない時間にはチャージダウンされると共に、駆動用クロック信号が立ち下がり且つ基準クロック信号が立ち下がっていない時間にはチャージアップされる。このことにより、駆動用クロック信号のデューティ比を基準クロック信号のデューティ比に合わせることができる。
【0022】
さらに、請求項4の発明では、前記請求項3における第1〜第4の電流供給手段は、それぞれ、前記駆動用クロック信号の信号線をチャージアップまたはチャージダウンするための電流を供給する電流源と、入力されたパルス信号が示す時間にのみ、前記駆動用クロック信号の信号線に前記電流源が供給する電流を伝達するスイッチ回路とからなる構成とするものである。
【0023】
さらに、請求項5の発明では、請求項4における第2の手段は、前記駆動用クロック信号が入力され、出力信号線に前記第1〜第4の電流供給手段の各スイッチ回路が伝達する電流の線が接続されている第1のバッファと、前記第1のバッファの出力信号を入力とし、補正後駆動用クロック信号を出力する第2のバッファとを更に備えているものとする。
【0024】
また、請求項6の発明が講じた解決手段は、デューティ比の保証された基準クロック信号とデューティ比の保証されていない駆動用クロック信号とを入力とし、前記駆動用クロック信号のデューティ比を前記基準クロック信号のデューティ比に合わせるクロック信号波形補正装置として、前記基準クロック信号と前記駆動用クロック信号との立ち上がり及び立ち下がりのうち少なくとも一方の位相差を検出し、該位相差が検出されている時間を示す信号を出力する第1の手段と、前記第1の手段から入力された信号が示す時間に、前記駆動用クロック信号にチャージアップ力またはチャージダウン力を与える第2の手段とを備え、前記第1の手段は、入力された前記基準クロック信号及び駆動用クロック信号の論理レベルの比較を行い、前記基準クロック信号が正であり且つ前記駆動用クロック信号が負である時間を示す第1のパルス信号を出力する回路と、入力された前記基準クロック信号及び駆動用クロック信号の論理レベルの比較を行い、前記基準クロック信号が負であり且つ前記駆動用クロック信号が正である時間を示す第2のパルス信号を出力する回路とからなる。また、第2の手段は、入力された前記第1のパルス信号が示す,前記基準クロック信号が正であり且つ前記駆動用クロック信号が負である時間にのみ、前記駆動用クロック信号の信号線をチャージアップする第1の電流供給手段と、入力された前記第2のパルス信号が示す,前記基準クロック信号が負であり且つ前記駆動用クロック信号が正である時間にのみ、前記駆動用クロック信号の信号線をチャージダウンする第2の電流供給手段とからなるものとする。
【0025】
請求項6の発明により、駆動用クロック信号は、基準クロック信号と論理レベルが比較され、基準クロック信号が正であり且つ駆動用クロック信号が負である時間にはチャージアップされると共に、基準クロック信号が負であり且つ駆動用クロック信号が正である時間にはチャージダウンされる。このことにより、駆動用クロック信号のデューティ比を基準クロック信号のデューティ比に合わせることができる。
【0026】
さらに、請求項7の発明では、前記請求項6における第2の手段は、前記駆動用クロック信号が入力され、出力信号線に前記第1及び第2の電流供給手段から供給される電流の線が接続されている第1のバッファと、前記第1のバッファの出力を入力とし、補正後駆動用クロック信号を出力する第2のバッファとを更に有しているものとする。
【0027】
また、請求項8の発明が講じた解決手段は、デューティ比の保証されていない駆動用クロック信号のデューティ比をデューティ比の保証された基準クロック信号のデューティ比に合わせるクロック信号波形補正装置を備えた半導体集積装置として、前記クロック信号波形補正装置は、前記基準クロック信号と前記駆動用クロック信号との立ち上がり及び立ち下がりのうち少なくとも一方の位相差を検出し、該位相差が検出されている時間を示す信号を出力する第1の手段と、前記第1の手段から入力された信号が示す時間に、前記駆動用クロック信号にチャージアップ力またはチャージダウン力を与える第2の手段とを備え、前記第1の手段は、入力された前記基準クロック信号及び駆動用クロック信号の論理レベルの比較を行い、論理レベルが異なっている時間を示すパルス信号を出力する位相比較器であり、第2の手段は、入力された前記駆動用クロック信号を反転し、反転信号を生成する信号反転回路と、前記位相比較器から入力されたパルス信号が示す,前記基準クロック信号と駆動用クロック信号との論理レベルが異なっている時間にのみ、前記駆動用クロック信号の信号線に前記反転信号を伝達するスイッチ回路とからなるものとする。
【0028】
また、請求項9の発明が講じた解決手段は、デューティ比の保証されていない駆動用クロック信号のデューティ比をデューティ比の保証された基準クロック信号のデューティ比に合わせるクロック信号波形補正装置を備えた半導体集積装置として、前記クロック信号波形補正装置は、前記基準クロック信号と前記駆動用クロック信号との立ち上がり及び立ち下がりのうち少なくとも一方の位相差を検出し、該位相差が検出されている時間を示す信号を出力する第1の手段と、前記第1の手段から入力された信号が示す時間に、前記駆動用クロック信号にチャージアップ力またはチャージダウン力を与える第2の手段とを備え、前記第1の手段は、入力された前記基準クロック信号及び駆動用クロック信号の立ち上がり時間を比較し、前記基準クロック信号が立ち上がり且つ前記駆動用クロック信号が立ち上がっていない時間を示す第1のパルス信号と、前記駆動用クロック信号が立ち上がり且つ前記基準クロック信号が立ち上がっていない時間を示す第2のパルス信号とを出力する立ち上がり位相比較器と、入力された前記基準クロック信号及び駆動用クロック信号の立ち下がり時間を比較し、前記基準クロック信号が立ち下がり且つ前記駆動用クロック信号が立ち下がっていない時間を示す第3のパルス信号と、前記駆動用クロック信号が立ち下がり且つ前記基準クロック信号が立ち下がっていない時間を示す第4のパルス信号とを出力する立ち下がり位相比較器とからなる。また、第2の手段は、前記立ち上がり位相比較器から入力された第1のパルス信号が示す,前記基準クロック信号が立ち上がり且つ前記駆動用クロック信号が立ち上がっていない時間にのみ、前記駆動用クロック信号の信号線をチャージアップする第1の電流供給手段と、前記立ち上がり位相比較器から入力された第2のパルス信号が示す,前記駆動用クロック信号が立ち上がり且つ前記基準クロック信号が立ち上がっていない時間にのみ、前記駆動用クロック信号の信号線をチャージダウンする第2の電流供給手段と、前記立ち下がり位相比較器から入力された第3のパルス信号が示す,前記基準クロック信号が立ち下がり且つ前記駆動用クロック信号が立ち下がっていない時間にのみ、前記駆動用クロック信号の信号線をチャージダウンする第3の電流供給手段と、前記立ち下がり位相比較器から入力された第4のパルス信号が示す,前記駆動用クロック信号が立ち下がり且つ前記基準クロック信号が立ち下がっていない時間にのみ、前記駆動用クロック信号の信号線をチャージアップする第4の電流供給手段とからなるものとする。
【0029】
また、請求項10の発明が講じた解決手段は、デューティ比の保証されていない駆動用クロック信号のデューティ比をデューティ比の保証された基準クロック信号のデューティ比に合わせるクロック信号波形補正装置を備えた半導体集積装置として、前記クロック信号波形補正装置は、前記基準クロック信号と前記駆動用クロック信号との立ち上がり及び立ち下がりのうち少なくとも一方の位相差を検出し、該位相差が検出されている時間を示す信号を出力する第1の手段と、前記第1の手段から入力された信号が示す時間に、前記駆動用クロック信号にチャージアップ力またはチャージダウン力を与える第2の手段とを備え、前記第1の手段は、入力された前記基準クロック信号及び駆動用クロック信号の論理レベルの比較を行い、前記基準クロック信号が正であり且つ前記駆動用クロック信号が負である時間を示す第1のパルス信号を出力する回路と、入力された前記基準クロック信号及び駆動用クロック信号の論理レベルの比較を行い、前記基準クロック信号が負であり且つ前記駆動用クロック信号が正である時間を示す第2のパルス信号を出力する回路とからなる。また、第2の手段は、入力された前記第1のパルス信号が示す,前記基準クロック信号が正であり且つ前記駆動用クロック信号が負である時間にのみ、前記駆動用クロック信号の信号線をチャージアップする第1の電流供給手段と、入力された前記第2のパルス信号が示す,前記基準クロック信号が負であり且つ前記駆動用クロック信号が正である時間にのみ、前記駆動用クロック信号の信号線をチャージダウンする第2の電流供給手段とからなるものとする。
【0030】
【発明の実施の形態】
図1は、本発明に係るクロック信号波形補正装置の位置づけを説明するための半導体集積回路の模式図である。
【0031】
図1において、半導体集積回路上には、複数の回路ブロック51a、51b、51c及び52d、並びにクロック発生装置52が構成されている。各回路ブロック51a〜51dには、クロック発生装置52により生成された駆動用クロック信号が入力され、該駆動用クロック信号は各回路ブロック51a〜51dの動作を制御する。
【0032】
クロック信号波形補正装置10は、回路ブロック51b内に構成されている。課題の項で説明したように、駆動用クロック信号は、バッファ回路を介して各回路に伝達される際に、各ノードのトランジスタサイズや配線容量などによりデューティ比が保証されなくなる。クロック信号波形補正装置10は、デューティ比の保証されなくなった駆動用クロック信号を入力とすると共に、クロック発生回路52から出力されたデューティ比の保証されている基準クロック信号を入力とし、駆動用クロック信号の波形を補正することにより、デューティ比の保証された駆動用クロック信号を出力する機能を持つものである。
【0033】
以下、本発明の実施形態に係るクロック信号波形補正装置について、図面を参照しながら説明する。
【0034】
(第1の実施形態)
図2は、本発明の第1の実施形態に係るクロック信号波形補正装置の構成図である。図2において、11は位相比較器、12はp−チャネルMOSトランジスタ、13はn−チャネルMOSトランジスタ、14はスイッチ回路、15は第1のバッファ、16は第2のバッファである。p−チャネルMOSトランジスタ12及びn−チャネルMOSトランジスタ13により、信号反転回路が構成されている。
【0035】
1aは、クロック発生装置により生成された基準クロック信号であり、1bは、デューティ比の保証されていない駆動用クロック信号である。
【0036】
位相比較器11は、排他的論理和回路を構成しており、入力された基準クロック信号1a及び駆動用クロック信号1bの排他的論理和を示すパルス信号1cを出力する。
【0037】
p−チャネルMOSトランジスタ12は、ソースが電源に接続されており、ゲートから駆動用クロック信号1bが入力される。n−チャネルMOSトランジスタ13は、ソースが接地されており、ゲートから駆動用クロック信号1bが入力される。また、p−チャネルMOSトランジスタ12及びn−チャネルMOSトランジスタ13は、ドレイン同志が接続されており、ここからスイッチ回路14に信号1dが出力される。この信号は、駆動用クロック信号1bの反転信号1dとなる。
【0038】
スイッチ回路14は、パルス信号1cにより回路のON−OFFを制御される。パルス信号1cがHighの時、ONとなり反転信号1dを出力する。パルス信号1cがLowの時、OFFとなり反転信号1dを出力しない。
【0039】
第1のバッファ15は、駆動用クロック信号1bが入力され、出力信号線にスイッチ回路14の出力信号線が接続されている。第2のバッファ16は、第1のバッファ15の出力信号1eが入力され、補正後の駆動用クロック信号1fを出力する。
【0040】
以上のように構成されたクロック信号波形補正装置の動作を説明する。
【0041】
図3は、駆動用クロック信号1bのデューティ比が基準クロック信号1aのデューティ比よりも大きい場合の、本実施形態に係るクロック信号波形補正装置における各信号波形である。
【0042】
位相比較器11は、基準クロック信号1aと駆動用クロック信号1bとの排他的論理和をとり、パルス信号1cを出力する。すなわち、パルス信号1cは、基準クロック信号1aと駆動用クロック信号1bとに、立ち上がりのずれ及び立ち下がりのずれがある時間だけHighとなる。
【0043】
パルス信号1cがHighの間、スイッチ回路14はONになる。このとき、駆動用クロック信号1bの反転信号1dが第1のバッファの出力信号1eに伝達される。パルス信号1cが立ち上がりのずれを示している間は、反転信号1dは立ち下がりつつあるので、第1のバッファ15の出力信号1eにはチャージダウン力が加わることになり、駆動用クロック信号1bよりも立ち上がりが遅くなる。パルス信号1cが立ち下がりのずれを示している間は、反転信号1dはLowなので、第1のバッファ15の出力信号1eにはチャージダウン力が加わることになり、駆動用クロック信号1bよりも立ち下がりが早くなる。この結果、補正後の駆動用クロック信号1fのデューティ比は、基準クロック信号1aのデューティ比に等しくなる。
【0044】
図4は、駆動用クロック信号1bのデューティ比が基準クロック信号のデューティ比よりも小さい場合の、各信号波形である。
【0045】
位相比較器11は、基準クロック信号1aと駆動用クロック信号1bとの排他的論理和をとり、パルス信号1cを出力する。すなわち、パルス信号1cは、基準クロック信号1aと駆動用クロック信号1bとに、立ち上がりのずれ及び立ち下がりのずれがある時間だけHighとなる。パルス信号1cがHighの間、スイッチ回路14はONになる。このとき、駆動用クロック信号1bの反転信号1dが第1のバッファの出力信号1eに伝達される。ここまでは、図3と同様である。
【0046】
パルス信号1cが立ち上がりのずれを示している間は、反転信号1dはHighなので、第1のバッファ15の出力信号1eにはチャージアップ力が加わることになり、駆動用クロック信号1bよりも立ち上がりが早くなる。パルス信号1cが立ち下がりのずれを示している間は、反転信号1dは立ち上がりつつあるので、第1のバッファ15の出力信号1eにはチャージアップ力が加わることになり、駆動用クロック信号1bよりも立ち下がりが遅くなる。この結果、補正後の駆動用クロック信号1fのデューティ比は、基準クロック信号1aのデューティ比に等しくなる。
【0047】
以上のように、本発明の第1の実施形態によると、簡単な回路構成により、駆動用クロック信号のデューティ比を基準クロック信号のデューティ比に合わせることができる。
【0048】
ただし、本実施形態において、p−チャネルMOSトランジスタ12及びn−チャネルMOSトランジスタ13の電流駆動力は、第1のバッファ15の電流駆動力よりも小さくなければいけない。もし、大きい場合には、図5に示すように、第1のバッファ15の出力信号にヒゲ状のノイズが発生し、回路の誤動作の原因となる。
【0049】
(第2の実施形態)
図6は、本発明の第2の実施形態に係るクロック信号波形補正装置の構成図である。図6において、21は立上がり位相比較器、22は立ち下がり位相比較器、23A及び23Dは電流源としてのp−チャネルMOSトランジスタ、23B及び23Cは電流源としてのn−チャネルMOSトランジスタ、24A、24B、24C及び24Dはスイッチ回路、25は第1のバッファ、26は第2のバッファである。p−チャネルMOSトランジスタ23A及びスイッチ回路24Aにより第1の電流供給手段が構成され、n−チャネルMOSトランジスタ23B及びスイッチ回路24Bにより第2の電流供給手段が構成され、n−チャネルMOSトランジスタ23C及びスイッチ回路24Cにより第3の電流供給手段が構成され、p−チャネルMOSトランジスタ23D及びスイッチ回路24Dにより第4の電流供給手段が構成されている。
【0050】
2aは、クロック発生装置により生成された基準クロック信号であり、2bは、デューティ比の保証されていない駆動用クロック信号である。
【0051】
立上がり位相比較器21は、例えば図7に示すような回路で構成され、入力された基準クロック信号2a及び駆動用クロック信号2bの立ち上がりのタイミングを比較し、パルス信号2c及び2dを出力する。立ち下がり位相比較器22は、例えば図8に示すような回路で構成され、入力された基準クロック信号2a及び駆動用クロック信号2bの立ち下がりのタイミングを比較し、パルス信号2e及び2fを出力する。
【0052】
p−チャネルMOSトランジスタ23Aは、ソースが電源に接続されており、ドレインがスイッチ回路24Aに接続されている。n−チャネルMOSトランジスタ23Bは、ソースが接地されており、ドレインがスイッチ回路24Bに接続されている。n−チャネルMOSトランジスタ23Cは、ソースが接地されており、ドレインがスイッチ回路24Cに接続されている。p−チャネルMOSトランジスタ23Dは、ソースが電源に接続されており、ドレインがスイッチ回路24Dに接続されている。また、p−チャネルMOSトランジスタ23A及び23D、n−チャネルMOSトランジスタ23B及び23Cは、ゲートにはそれぞれ駆動用クロック信号2bが入力される。
【0053】
スイッチ回路24Aは、パルス信号2cのHigh−Lowにより回路のON−OFFを制御される。スイッチ回路24Bは、パルス信号2dのHigh−Lowにより回路のON−OFFを制御される。スイッチ回路24Cは、パルス信号2eのHigh−Lowにより回路のON−OFFを制御される。スイッチ回路24Dは、パルス信号2fのHigh−Lowにより回路のON−OFFを制御される。
【0054】
第1のバッファ25は、駆動用クロック信号2bが入力され、出力信号線には、スイッチ回路24A、24B、24C及び24Dの出力信号線がそれぞれ接続されている。第2のバッファ26は、第1のバッファ25の出力信号が入力され、補正後の駆動用クロック信号2gを出力する。
【0055】
以上のように構成されたクロック信号波形補正装置の動作を説明する。
【0056】
図9(a)は、駆動用クロック信号2bの立ち上がりが遅れたために、デューティ比が基準クロック信号2aのデューティ比よりも小さくなった場合の、本実施形態に係るクロック信号波形補正装置における各信号波形である。
【0057】
立ち上がり位相比較器21は、駆動用クロック信号2bの立ち上がりが基準クロック信号2aよりも遅れている間だけ、パルス信号2cをHighにする。パルス信号2dはLowのままである。パルス信号2cがHighの間、スイッチ回路24AはONになる。このとき、第1のバッファ25の出力信号線には、p−チャネルMOSトランジスタ23Aによりチャージアップ力が加わるので、補正後の駆動用クロック信号2gは、立ち上がりが早められる。この結果、補正後の駆動用クロック信号2gのデューティ比は、基準クロック信号2aのデューティ比に等しくなる。
【0058】
図9(b)は、駆動用クロック信号2bの立ち上がりが早まったために、デューティ比が基準クロック信号2aのデューティ比よりも大きくなった場合の、本実施形態に係るクロック信号波形補正装置における各信号波形である。
【0059】
立ち上がり位相比較器21は、基準クロック信号2aの立ち上がりが駆動用クロック信号2bよりも遅れている間だけ、パルス信号2dをHighにする。パルス信号2cはLowのままである。パルス信号2dがHighの間、スイッチ回路24BはONになる。このとき、第1のバッファ25の出力信号線には、n−チャネルMOSトランジスタ23Bによりチャージダウン力が加わるので、補正後の駆動用クロック信号2gは、立ち上がりが遅らされる。この結果、補正後の駆動用クロック信号2gのデューティ比は、基準クロック信号2aのデューティ比に等しくなる。
【0060】
図10(a)は、駆動用クロック信号2bの立ち下がりが遅れたために、デューティ比が基準クロック信号2aのデューティ比よりも大きくなった場合の、本実施形態に係るクロック信号波形補正装置における各信号波形である。
【0061】
立ち下がり位相比較器22は、駆動用クロック信号2bの立ち下がりが基準クロック信号2aよりも遅れている間だけ、パルス信号2eをHighにする。パルス信号2fはLowのままである。パルス信号2eがHighの間、スイッチ回路24CはONになる。このとき、第1のバッファ25の出力信号線には、n−チャネルMOSトランジスタ23Cによりチャージダウン力が加わるので、補正後の駆動用クロック信号2gは、立ち下がりが早められる。この結果、補正後の駆動用クロック信号2gのデューティ比は、基準クロック信号2aのデューティ比に等しくなる。
【0062】
図10(b)は、駆動用クロック信号2bの立ち下がりが早まったために、デューティ比が基準クロック信号2aのデューティ比よりも小さくなった場合の、本実施形態に係るクロック信号波形補正装置における各信号波形である。
【0063】
立ち下がり位相比較器22は、基準クロック信号2aの立ち下がりが駆動用クロック信号2bよりも遅れている間だけ、パルス信号2fをHighにする。パルス信号2eはLowのままである。パルス信号2fがHighの間、スイッチ回路24DはONになる。このとき、第1のバッファ25の出力信号線には、p−チャネルMOSトランジスタ23Dによりチャージアップ力が加わるので、補正後駆動用クロック信号2gは、立ち下がりが遅らされる。この結果、補正後駆動用クロック信号2gのデューティ比は、基準クロック信号2aのデューティ比に等しくなる。
【0064】
以上のように、本発明の第2の実施形態に係るクロック信号波形補正装置によると、駆動用クロック信号のデューティ比を基準クロック信号のデューティ比に合わせることができる。なお、本実施形態は、第1の実施形態よりも若干複雑な回路構成となるが、クロック信号の位相の比較が第1の実施形態と比べて高精度であるため、デューティ比の補正もより高精度に実現できる。
【0065】
なお、本実施形態では、クロック信号の立ち上がり及び立ち下がりを共に補正する装置を示したが、クロック信号の立ち上がりのみを補正する装置又は立ち下がりのみを補正する装置も同様に実現可能である。
【0066】
(第3の実施形態)
図11は、本発明の第3の実施形態に係るクロック信号波形補正装置の回路図である。図11において、31及び32は反転回路、33はNAND回路、34はAND回路、35はp−チャネルMOSトランジスタ、36はn−チャネルMOSトランジスタ、37は第1のバッファ、38は第2のバッファである。
【0067】
3aは、クロック発生装置により生成された基準クロック信号であり、3bは、デューティ比の保証されていない駆動用クロック信号である。
【0068】
反転回路31は、入力された駆動用クロック信号3bを反転し出力する。反転回路32は、入力された基準クロック信号3aを反転し出力する。NAND回路33は、基準クロック信号3aと反転回路31の出力信号とが入力され、NAND演算結果をパルス信号3cとして出力する。AND回路34は、駆動用クロック信号3bと反転回路32の出力信号とが入力され、AND演算結果をパルス信号3dとして出力する。p−チャネルMOSトランジスタ35は、ソースが電源に接続されており、ゲートにはNAND回路33から出力されるパルス信号3cが入力される。n−チャネルMOSトランジスタ36は、ソースが接地されており、ゲートにはAND回路34から出力されるパルス信号3dが入力される。第1のバッファ37は、駆動用クロック信号3bを入力とし、出力信号線にp−チャネルMOSトランジスタ35及びn−チャネルMOSトランジスタ36のドレインが接続されている。第2のバッファ38は、第1のバッファ37の出力信号が入力され、補正後の駆動用クロック信号3eが出力される。
【0069】
以上のように構成されたクロック信号波形補正装置の動作を説明する。
【0070】
図12(a)は、駆動用クロック信号3bのデューティ比が基準クロック信号3aのデューティ比よりも小さい場合の、本実施形態に係るクロック信号波形補正装置における各信号波形である。
【0071】
パルス信号3cは、基準クロック信号3aがHighであり且つ駆動用クロック信号3bがLowのときのみ、Lowとなり、これ以外はHighとなる。パルス信号3dはLowのままである。パルス信号3cがLowのとき、p−チャネルMOSトランジスタ35は電流源となり、第1のバッファ37の出力信号線をチャージアップする。この結果、補正後の駆動用クロック信号3eのデューティ比は、基準クロック信号3aのデューティ比に等しくなる。
【0072】
図12(b)は、駆動用クロック信号3bのデューティ比が基準クロック信号3aのデューティ比よりも大きい場合の、本実施形態に係るクロック信号波形補正装置における各信号波形である。
【0073】
パルス信号3dは、基準クロック信号3aがLowであり且つ駆動用クロック信号3bがHighのときのみ、Highとなり、これ以外はLowとなる。パルス信号3dがHighのとき、n−チャネルMOSトランジスタ36は電流源となり、第1のバッファ37の出力信号線をチャージダウンする。この結果、補正後の駆動用クロック信号3eのデューティ比は、基準クロック信号3aのデューティ比に等しくなる。
【0074】
以上のように、本発明の第3の実施形態に係るクロック信号波形補正装置によると、簡単な回路構成により、駆動用クロック信号のデューティ比を基準クロック信号のデューティ比に合わせることができる。
【0075】
したがって、本発明のクロック信号波形補正装置を用いることにより、集積回路の各回路ブロックにおいて駆動用クロック信号を補正しそのデューティ比を保証することができるので、クロック信号のデューティ比が保証されないことに起因する回路の誤動作を防止することができ、回路動作の安定化が実現できる。また、回路動作が安定することにより、さらなる高速化が実現できる。
【0076】
さらに、本発明のクロック信号波形補正装置をスタンダードセル化し、ランダムロジック部に組み入れたりASICなどの回路に組み入れることにより、高速動作がより安定した集積回路が、容易に実現可能となる。
【0077】
図13は、本発明に係るクロック信号波形補正装置を用いた32ビットマイクロコントローラの構成の概略を示す回路図である。図13に示す32ビットマイクロコントローラは、CPU53、メモリ54、バスコントローラ55及び周辺回路56によって構成されており、クロック発生装置57から出力されるクロック信号に従って、例えば50MHz の周波数で動作する。CPU53とメモリ54とはバスで接続されており、32ビットのデータを送受信する。ここで、CPU53は、本発明に係るクロック信号波形補正装置を備えているものとする。
【0078】
図14は、CPU53とメモリ54とのデータの送受信を示す図である。同図中、(a)はミスラッチの例、(b)は正常動作の例である。バスクロック及びCPUクロックの周期は20nsであり、デューティ比は50%である。メモリ54は、バスクロックの立ち上がりから8ns後にデータをCPU53に出力するものとする。また、CPU53は、CPUクロックの立ち下がりのタイミングでメモリ54から出力されるデータをラッチするものとする。このとき、CPUクロックのデューティ比が35%に変化して“H”レベルである時間が7nsになると、従来のマイクロコントローラでは、図14(a)に示すようにデータのミスラッチが生じる。ところが、図13に示すマイクロコントローラでは、CPU53はクロック信号波形補正装置を備えているので、CPUクロックのデューティ比が保証され、図14(b)に示すように正常に動作する。
【0079】
【発明の効果】
以上説明したように、本発明によると、クロック発生装置により生成された駆動用クロック信号が各回路ブロックに分配された後においても、駆動用クロック信号のデューティ比を、基準クロック信号のデューティ比に合わせることにより保証することができる。したがって、ラッチ回路におけるデータのミスラッチなどの誤動作を未然に防止できるため、回路の動作を安定させることができ、さらに、回路の動作の高速化が可能になる。
【0080】
しかも、簡単な回路構成によって、駆動用クロック信号のデューティ比を基準クロック信号のデューティ比に合わせることができ、駆動用クロック信号のデューティ比を容易に且つ確実に保証することができる。
【図面の簡単な説明】
【図1】本発明に係るクロック信号波形補正装置の位置づけを表す集積回路の模式図である。
【図2】本発明の第1の実施形態に係るクロック信号波形補正装置の構成図である。
【図3】本発明の第1の実施形態に係るクロック信号波形補正装置における信号波形図である。
【図4】本発明の第1の実施形態に係るクロック信号波形補正装置における信号波形図である。
【図5】本発明の第1の実施形態に係るクロック信号波形補正装置における信号波形図である。
【図6】本発明の第2の実施形態に係るクロック信号波形補正装置の構成図である。
【図7】本発明の第2の実施形態に係るクロック信号波形補正装置における立ち上がり位相比較器の構成図である。
【図8】本発明の第2の実施形態に係るクロック信号波形補正装置における立ち下がり位相比較器の構成図である。
【図9】本発明の第2の実施形態に係るクロック信号波形補正装置における信号波形図である。
【図10】本発明の第2の実施形態に係るクロック信号波形補正装置における信号波形図である。
【図11】本発明の第3の実施形態に係るクロック信号波形補正装置の構成図である。
【図12】本発明の第3の実施形態に係るクロック信号波形補正装置における信号波形図である。
【図13】本発明に係るクロック信号波形補正装置を用いたマイクロコントローラの構成の概略を示す回路図である。
【図14】図13に示すマイクロコントローラ内のCPUとメモリとのデータの送受信を示す図である。
【図15】(a)は簡単なバッファ回路の回路図、(b)はその信号波形図である。
【図16】図15(a)の回路における信号波形図である。
【図17】2つのラッチ回路からなるデータバスのブロック図である。
【図18】図17に示すデータバスにおける動作タイミングチャートである。
【図19】図17に示すデータバスにおける動作タイミングチャートである。
【符号の説明】
11 位相比較器
12 p−チャネルMOSトランジスタ
13 n−チャネルMOSトランジスタ
14 スイッチ回路
15 第1のバッファ
16 第2のバッファ
21 立ち上がり位相比較器
22 立ち下がり位相比較器
23A、23D p−チャネルMOSトランジスタ
23B、23C n−チャネルMOSトランジスタ
24A、24B、24C、24D スイッチ回路
25 第1のバッファ
26 第2のバッファ
31、32 反転回路
33 NAND回路
34 AND回路
35 p−チャネルMOSトランジスタ
36 n−チャネルMOSトランジスタ
37 第1のバッファ
38 第2のバッファ
41 第1のインバータ
42 第2のインバータ
43 第3のインバータ
Claims (10)
- デューティ比の保証された基準クロック信号とデューティ比の保証されていない駆動用クロック信号とを入力とし、前記駆動用クロック信号のデューティ比を前記基準クロック信号のデューティ比に合わせるクロック信号波形補正装置であって、
前記基準クロック信号と前記駆動用クロック信号との立ち上がり及び立ち下がりのうち少なくとも一方の位相差を検出し、該位相差が検出されている時間を示す信号を出力する第1の手段と、
前記第1の手段から入力された信号が示す時間に、前記駆動用クロック信号にチャージアップ力またはチャージダウン力を与える第2の手段とを備え、
前記第1の手段は、
入力された前記基準クロック信号及び駆動用クロック信号の論理レベルの比較を行い、論理レベルが異なっている時間を示すパルス信号を出力する位相比較器であり、
前記第2の手段は、
入力された前記駆動用クロック信号を反転し、反転信号を生成する信号反転回路と、
前記位相比較器から入力されたパルス信号が示す,前記基準クロック信号と駆動用クロック信号との論理レベルが異なっている時間にのみ、前記駆動用クロック信号の信号線に前記反転信号を伝達するスイッチ回路とからなる
ことを特徴とするクロック信号波形補正装置。 - 請求項1に記載のクロック信号波形補正装置において、
前記第2の手段は、
前記駆動用クロック信号が入力され、出力信号線に前記スイッチ回路が伝達する反転信号の信号線が接続されている第1のバッファと、
前記第1のバッファの出力信号を入力とし、補正後の駆動用クロック信号を出力する第2のバッファとを更に備えている
ことを特徴とするクロック信号波形補正装置。 - デューティ比の保証された基準クロック信号とデューティ比の保証されていない駆動用クロック信号とを入力とし、前記駆動用クロック信号のデューティ比を前記基準クロック信号のデューティ比に合わせるクロック信号波形補正装置であって、
前記基準クロック信号と前記駆動用クロック信号との立ち上がり及び立ち下がりのうち少なくとも一方の位相差を検出し、該位相差が検出されている時間を示す信号を出力する第1の手段と、
前記第1の手段から入力された信号が示す時間に、前記駆動用クロック信号にチャージアップ力またはチャージダウン力を与える第2の手段とを備え、
前記第1の手段は、
入力された前記基準クロック信号及び駆動用クロック信号の立ち上がり時間を比較し、前記基準クロック信号が立ち上がり且つ前記駆動用クロック信号が立ち上がっていない時間を示す第1のパルス信号と、前記駆動用クロック信号が立ち上がり且つ前記基準クロック信号が立ち上がっていない時間を示す第2のパルス信号とを出力する立ち上がり位相比較器と、
入力された前記基準クロック信号及び駆動用クロック信号の立ち下がり時間を比較し、前記基準クロック信号が立ち下がり且つ前記駆動用クロック信号が立ち下がっていない時間を示す第3のパルス信号と、前記駆動用クロック信号が立ち下がり且つ前記基準クロック信号が立ち下がっていない時間を示す第4のパルス信号とを出力する立ち下がり位相比較器とからなり、
前記第2の手段は、
前記立ち上がり位相比較器から入力された第1のパルス信号が示す,前記基準クロック信号が立ち上がり且つ前記駆動用クロック信号が立ち上がっていない時間にのみ、前記駆動用クロック信号の信号線をチャージアップする第1の電流供給手段と、
前記立ち上がり位相比較器から入力された第2のパルス信号が示す,前記駆動用クロック信号が立ち上がり且つ前記基準クロック信号が立ち上がっていない時間にのみ、前記駆動用クロック信号の信号線をチャージダウンする第2の電流供給手段と、
前記立ち下がり位相比較器から入力された第3のパルス信号が示す,前記基準クロック信号が立ち下がり且つ前記駆動用クロック信号が立ち下がっていない時間にのみ、前記駆動用クロック信号の信号線をチャージダウンする第3の電流供給手段と、
前記立ち下がり位相比較器から入力された第4のパルス信号が示す,前記駆動用クロック信号が立ち下がり且つ前記基準クロック信号が立ち下がっていない時間にのみ、前記駆動用クロック信号の信号線をチャージアップする第4の電流供給手段とからなる
ことを特徴とするクロック信号波形補正装置。 - 請求項3に記載のクロック信号波形補正装置において、
前記第1〜第4の電流供給手段は、それぞれ、
前記駆動用クロック信号の信号線をチャージアップまたはチャージダウンするための電流を供給する電流源と、
入力されたパルス信号が示す時間にのみ、前記駆動用クロック信号の信号線に前記電流源が供給する電流を伝達するスイッチ回路とからなる
ことを特徴とするクロック信号波形補正装置。 - 請求項4に記載のクロック信号波形補正装置において、
前記第2の手段は、
前記駆動用クロック信号が入力され、出力信号線に前記第1〜第4の電流供給手段の各スイッチ回路が伝達する電流の線が接続されている第1のバッファと、
前記第1のバッファの出力信号を入力とし、補正後駆動用クロック信号を出力する第2のバッファとを更に備えている
ことを特徴とするクロック信号波形補正装置。 - デューティ比の保証された基準クロック信号とデューティ比の保証されていない駆動用クロック信号とを入力とし、前記駆動用クロック信号のデューティ比を前記基準クロック信号のデューティ比に合わせるクロック信号波形補正装置であって、
前記基準クロック信号と前記駆動用クロック信号との立ち上がり及び立ち下がりのうち少なくとも一方の位相差を検出し、該位相差が検出されている時間を示す信号を出力する第1の手段と、
前記第1の手段から入力された信号が示す時間に、前記駆動用クロック信号にチャージアップ力またはチャージダウン力を与える第2の手段とを備え、
前記第1の手段は、
入力された前記基準クロック信号及び駆動用クロック信号の論理レベルの比較を行い、前記基準クロック信号が正であり且つ前記駆動用クロック信号が負である時間を示す第1のパルス信号を出力する回路と、
入力された前記基準クロック信号及び駆動用クロック信号の論理レベルの比較を行い、前記基準クロック信号が負であり且つ前記駆動用クロック信号が正である時間を示す第2のパルス信号を出力する回路とからなり、
前記第2の手段は、
入力された前記第1のパルス信号が示す,前記基準クロック信号が正であり且つ前記駆動用クロック信号が負である時間にのみ、前記駆動用クロック信号の信号線をチャージアップする第1の電流供給手段と、
入力された前記第2のパルス信号が示す,前記基準クロック信号が負であり且つ前記駆動用クロック信号が正である時間にのみ、前記駆動用クロック信号の信号線をチャージダウンする第2の電流供給手段とからなる
ことを特徴とするクロック信号波形補正装置。 - 請求項6に記載のクロック信号波形補正装置において、
前記第2の手段は、
前記駆動用クロック信号が入力され、出力信号線に前記第1及び第2の電流供給手段から供給される電流の線が接続されている第1のバッファと、
前記第1のバッファの出力信号を入力とし、補正後駆動用クロック信号を出力する第2のバッファとを更に備えている
ことを特徴とするクロック信号波形補正装置。 - デューティ比の保証されていない駆動用クロック信号のデューティ比をデューティ比の保証された基準クロック信号のデューティ比に合わせるクロック信号波形補正装置を備えた半導体集積装置であって、
前記クロック信号波形補正装置は、
前記基準クロック信号と前記駆動用クロック信号との立ち上がり及び立ち下がりのうち少なくとも一方の位相差を検出し、該位相差が検出されている時間を示す信号を出力する第1の手段と、
前記第1の手段から入力された信号が示す時間に、前記駆動用クロック信号にチャージアップ力またはチャージダウン力を与える第2の手段とを備え、
前記第1の手段は、
入力された前記基準クロック信号及び駆動用クロック信号の論理レベルの比較を行い、論理レベルが異なっている時間を示すパルス信号を出力する位相比較器であり、
前記第2の手段は、
入力された前記駆動用クロック信号を反転し、反転信号を生成する信号反転回路と、
前記位相比較器から入力されたパルス信号が示す,前記基準クロック信号と駆動用クロック信号との論理レベルが異なっている時間にのみ、前記駆動用クロック信号の信号線に前記反転信号を伝達するスイッチ回路とからなる
ことを特徴とする半導体集積装置。 - デューティ比の保証されていない駆動用クロック信号のデューティ比をデューティ比の保証された基準クロック信号のデューティ比に合わせるクロック信号波形補正装置を備えた半導体集積装置であって、
前記クロック信号波形補正装置は、
前記基準クロック信号と前記駆動用クロック信号との立ち上がり及び立ち下がりのうち少なくとも一方の位相差を検出し、該位相差が検出されている時間を示す信号を出力する第1の手段と、
前記第1の手段から入力された信号が示す時間に、前記駆動用クロック信号にチャージアップ力またはチャージダウン力を与える第2の手段とを備え、
前記第1の手段は、
入力された前記基準クロック信号及び駆動用クロック信号の立ち上がり時間を比較し、前記基準クロック信号が立ち上がり且つ前記駆動用クロック信号が立ち上がっていない時間を示す第1のパルス信号と、前記駆動用クロック信号が立ち上がり且つ前記基準クロック信号が立ち上がっていない時間を示す第2のパルス信号とを出力する立ち上がり位相比較器と、
入力された前記基準クロック信号及び駆動用クロック信号の立ち下がり時間を比較し、前記基準クロック信号が立ち下がり且つ前記駆動用クロック信号が立ち下がっていない時間を示す第3のパルス信号と、前記駆動用クロック信号が立ち下がり且つ前記基準クロック信号が立ち下がっていない時間を示す第4のパルス信号とを出力する立ち下がり位相比較器とからなり、
前記第2の手段は、
前記立ち上がり位相比較器から入力された第1のパルス信号が示す,前記基準クロック信号が立ち上がり且つ前記駆動用クロック信号が立ち上がっていない時間にのみ、前記駆動用クロック信号の信号線をチャージアップする第1の電流供給手段と、
前記立ち上がり位相比較器から入力された第2のパルス信号が示す,前記駆動用クロック信号が立ち上がり且つ前記基準クロック信号が立ち上がっていない時間にのみ、前記駆動用クロック信号の信号線をチャージダウンする第2の電流供給手段と、
前記立ち下がり位相比較器から入力された第3のパルス信号が示す,前記基準クロック信号が立ち下がり且つ前記駆動用クロック信号が立ち下がっていない時間にのみ、前記駆動用クロック信号の信号線をチャージダウンする第3の電流供給手段と、
前記立ち下がり位相比較器から入力された第4のパルス信号が示す,前記駆動用クロック信号が立ち下がり且つ前記基準クロック信号が立ち下がっていない時間にのみ、前記駆動用クロック信号の信号線をチャージアップする第4の電流供給手段とからなる
ことを特徴とする半導体集積装置。 - デューティ比の保証されていない駆動用クロック信号のデューティ比をデューティ比の保証された基準クロック信号のデューティ比に合わせるクロック信号波形補正装置を備えた半導体集積装置であって、
前記クロック信号波形補正装置は、
前記基準クロック信号と前記駆動用クロック信号との立ち上がり及び立ち下がりのうち少なくとも一方の位相差を検出し、該位相差が検出されている時間を示す信号を出力する第1の手段と、
前記第1の手段から入力された信号が示す時間に、前記駆動用クロック信号にチャージアップ力またはチャージダウン力を与える第2の手段とを備え、
前記第1の手段は、
入力された前記基準クロック信号及び駆動用クロック信号の論理レベルの比較を行い、前記基準クロック信号が正であり且つ前記駆動用クロック信号が負である時間を示す第1のパルス信号を出力する回路と、
入力された前記基準クロック信号及び駆動用クロック信号の論理レベルの比較を行い、前記基準クロック信号が負であり且つ前記駆動用クロック信号が正である時間を示す第2のパルス信号を出力する回路とからなり、
前記第2の手段は、
入力された前記第1のパルス信号が示す,前記基準クロック信号が正であり且つ前記駆動用クロック信号が負である時間にのみ、前記駆動用クロック信号の信号線をチャージアップする第1の電流供給手段と、
入力された前記第2のパルス信号が示す,前記基準クロック信号が負であり且つ前記駆動用クロック信号が正である時間にのみ、前記駆動用クロック信号の信号線をチャージダウンする第2の電流供給手段とからなる
ことを特徴とする半導体集積装置。
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JP859496A Expired - Fee Related JP3599459B2 (ja) | 1995-01-25 | 1996-01-22 | クロック信号波形補正装置および半導体集積装置 |
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