JP3098342B2 - 並列処理装置における処理順序指定方式 - Google Patents
並列処理装置における処理順序指定方式Info
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- 238000012545 processing Methods 0.000 title claims description 88
- 238000000034 method Methods 0.000 title claims description 14
- 230000001360 synchronised effect Effects 0.000 claims description 56
- 238000010586 diagram Methods 0.000 description 15
- 238000013523 data management Methods 0.000 description 6
- 238000004458 analytical method Methods 0.000 description 4
- 230000005764 inhibitory process Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000012966 insertion method Methods 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Description
【０００１】
【産業上の利用分野】本発明は、３次元グラフィックス
表示装置などの処理装置において、並列処理部から得ら
れたデータの処理順序を指定するための並列処理装置に
おける処理順序指定方式に関するものである。
表示装置などの処理装置において、並列処理部から得ら
れたデータの処理順序を指定するための並列処理装置に
おける処理順序指定方式に関するものである。
【０００２】３次元グラフィック表示装置では、視点お
よび光源を設定し、３次元モデルを構成する図形データ
に対して幾何変換（座標計算，クリッピング，色計
算），描画前処理（スパン生成）および描画処理（スパ
ン描画，隠面消去）を施すことによって、視点から見た
２次元の画像を生成する。
よび光源を設定し、３次元モデルを構成する図形データ
に対して幾何変換（座標計算，クリッピング，色計
算），描画前処理（スパン生成）および描画処理（スパ
ン描画，隠面消去）を施すことによって、視点から見た
２次元の画像を生成する。
【０００３】これら一連の図形処理を高速に実現するた
めに、マルチプロセッサによるパイプライン処理を並列
構成し、高速化する手法が用いられている。本発明は、
超高速を実現するため並列処理回路構成に設計された装
置において、スピードよりも一層リアルな映像を求める
ため、並列処理部に処理順序を指定する場合における処
理の実現を目的とする。
めに、マルチプロセッサによるパイプライン処理を並列
構成し、高速化する手法が用いられている。本発明は、
超高速を実現するため並列処理回路構成に設計された装
置において、スピードよりも一層リアルな映像を求める
ため、並列処理部に処理順序を指定する場合における処
理の実現を目的とする。
【０００４】
【従来の技術】図１１は本発明で用いられる並列処理グ
ラフィック表示装置のブロック図である。同図におい
て、１は図形データ管理部、２は図形データ・メモリ、
３はデータ選択入力部、ＰＭはプロセッサ・モジュー
ル、４はディストリビュータ、ＤＰは描画処理部（ドロ
ーイング・プロセッサ）、５はＺバッファ、６はフレー
ム・バッファ、７はＤ／Ａ変換部、８はモニタをそれぞ
れ示している。
ラフィック表示装置のブロック図である。同図におい
て、１は図形データ管理部、２は図形データ・メモリ、
３はデータ選択入力部、ＰＭはプロセッサ・モジュー
ル、４はディストリビュータ、ＤＰは描画処理部（ドロ
ーイング・プロセッサ）、５はＺバッファ、６はフレー
ム・バッファ、７はＤ／Ａ変換部、８はモニタをそれぞ
れ示している。
【０００５】グラフィック表示装置は、図形データ管理
部１，図形データ・メモリ２，データ選択入力部３，幾
何変換部と描画前処理部を持つプロセッサ・モジュール
ＰＭ，描画処理部ＤＰ，Ｚバッファ５，フレーム・バッ
ファ６，Ｄ／Ａ変換部７，モニタ８で構成されている。
なお、描画処理部ＤＰ１はディスプレイ画面上の所定の
部分領域に対応付けられ、対応する部分領域に関する描
画処理を行う。描画処理部ＤＰ２も同様である。例え
ば、描画処理部が２個存在したと仮定すると、ディスプ
レイ画面は２分割され、描画処理部ＤＰ１は第１の部分
領域についての描画処理を担当し、描画処理部ＤＰ２は
第２の部分領域についての描画処理を担当する。
部１，図形データ・メモリ２，データ選択入力部３，幾
何変換部と描画前処理部を持つプロセッサ・モジュール
ＰＭ，描画処理部ＤＰ，Ｚバッファ５，フレーム・バッ
ファ６，Ｄ／Ａ変換部７，モニタ８で構成されている。
なお、描画処理部ＤＰ１はディスプレイ画面上の所定の
部分領域に対応付けられ、対応する部分領域に関する描
画処理を行う。描画処理部ＤＰ２も同様である。例え
ば、描画処理部が２個存在したと仮定すると、ディスプ
レイ画面は２分割され、描画処理部ＤＰ１は第１の部分
領域についての描画処理を担当し、描画処理部ＤＰ２は
第２の部分領域についての描画処理を担当する。
【０００６】図形処理は、マルチプロセッサを用いてパ
イプライン処理することにより高速化を図り、更に、高
速化を計るための方法としてパイプラインを並列化する
ことが考えられる。並列処理により得られた描画パラメ
ータを表示回路に転送する際、入力を選択する回路にお
いて一連の入力パラメータ列の区切りを検出すると、次
の入力を探索し、順次処理を行うことにより平均的に処
理し、高速描画を実現していた。
イプライン処理することにより高速化を図り、更に、高
速化を計るための方法としてパイプラインを並列化する
ことが考えられる。並列処理により得られた描画パラメ
ータを表示回路に転送する際、入力を選択する回路にお
いて一連の入力パラメータ列の区切りを検出すると、次
の入力を探索し、順次処理を行うことにより平均的に処
理し、高速描画を実現していた。
【０００７】
【発明が解決しようとする課題】従来の技術において
は、一連の入力データ列の終了により、順次に入力を検
索して処理を行うことにより高速処理を追求しているた
め、並列処理部からのデータ列に処理順序の指定が不可
能であり、並列処理を止めて１入力による処理を行うし
か手段がない。そのため、複数のパイプラインがあって
も、１つのパイプラインがフルに稼働し、他のパイプラ
インは停止状態のため、処理速度が極端に低下する。本
発明は、この点に鑑みて創作されたものであって、処理
の順序を指定したい場合のみ、同期コマンドを送出する
ことにより、処理順序指定動作を実現することを目的と
する。
は、一連の入力データ列の終了により、順次に入力を検
索して処理を行うことにより高速処理を追求しているた
め、並列処理部からのデータ列に処理順序の指定が不可
能であり、並列処理を止めて１入力による処理を行うし
か手段がない。そのため、複数のパイプラインがあって
も、１つのパイプラインがフルに稼働し、他のパイプラ
インは停止状態のため、処理速度が極端に低下する。本
発明は、この点に鑑みて創作されたものであって、処理
の順序を指定したい場合のみ、同期コマンドを送出する
ことにより、処理順序指定動作を実現することを目的と
する。
【０００８】
【課題を解決するための手段】本発明では、処理順序を
指定したい場合のみ、特定のコマンドを送出することに
より、処理順序指定動作を実現する。その特定コマンド
を、各並列処理部の同期を取るところから、同期コマン
ドと本明細書では呼ぶ。この同期コマンドを受け付ける
と、受け付けた入力を次の処理順位の候補から外し、次
の入力候補を検索する。そして、全ての入力から同期コ
マンドを受け付けたら、同期コマンドを捨てて通常動作
に戻る。このような簡単な処理により、各入力の処理順
序を指定する。
指定したい場合のみ、特定のコマンドを送出することに
より、処理順序指定動作を実現する。その特定コマンド
を、各並列処理部の同期を取るところから、同期コマン
ドと本明細書では呼ぶ。この同期コマンドを受け付ける
と、受け付けた入力を次の処理順位の候補から外し、次
の入力候補を検索する。そして、全ての入力から同期コ
マンドを受け付けたら、同期コマンドを捨てて通常動作
に戻る。このような簡単な処理により、各入力の処理順
序を指定する。
【０００９】図１は本発明の原理説明図である。請求項
１の並列処理装置における処理順序指定方式は、プロセ
ッサ・モジュール(PM)の複数個と、入力された図形デー
タに基づく描画処理を行う描画処理部(DP)の複数個と、
プロセッサ・モジュール(PM)に１対１に対応付けられ対
応するプロセッサ・モジュール(PM)から出力されたデー
タを記憶する入力ＦＩＦＯ(9) の複数個と、描画処理部
(DP)に１対１に対応付けられ対応する描画処理部(DP)に
データを供給する出力ＦＩＦＯ(10)の複数個と、各入力
ＦＩＦＯ(9) の出力データを入力とし、出力データを出
力ＦＩＦＯ(10)に供給する選択分配手段(11,12) とを具
備し、且つ選択分配手段(11,12) は、複数の入力ＦＩＦ
Ｏ(9) の出力の内の１個を選択し、選択したデータが図
形データの場合には、当該図形データを出力ＦＩＦＯ(1
0)に出力し、選択したデータが同期コマンドである場合
には、それ以後は当該同期コマンドを出力した入力ＦＩ
ＦＯ(9) からのデータの選択を禁止し、全ての入力ＦＩ
ＦＯ(9) が選択禁止になった場合には、同期コマンドに
よる選択禁止を解除するよう構成されていることを特徴
とするものである。
１の並列処理装置における処理順序指定方式は、プロセ
ッサ・モジュール(PM)の複数個と、入力された図形デー
タに基づく描画処理を行う描画処理部(DP)の複数個と、
プロセッサ・モジュール(PM)に１対１に対応付けられ対
応するプロセッサ・モジュール(PM)から出力されたデー
タを記憶する入力ＦＩＦＯ(9) の複数個と、描画処理部
(DP)に１対１に対応付けられ対応する描画処理部(DP)に
データを供給する出力ＦＩＦＯ(10)の複数個と、各入力
ＦＩＦＯ(9) の出力データを入力とし、出力データを出
力ＦＩＦＯ(10)に供給する選択分配手段(11,12) とを具
備し、且つ選択分配手段(11,12) は、複数の入力ＦＩＦ
Ｏ(9) の出力の内の１個を選択し、選択したデータが図
形データの場合には、当該図形データを出力ＦＩＦＯ(1
0)に出力し、選択したデータが同期コマンドである場合
には、それ以後は当該同期コマンドを出力した入力ＦＩ
ＦＯ(9) からのデータの選択を禁止し、全ての入力ＦＩ
ＦＯ(9) が選択禁止になった場合には、同期コマンドに
よる選択禁止を解除するよう構成されていることを特徴
とするものである。
【００１０】請求項２の並列処理装置における処理順序
指定方式は、請求項１の並列処理装置における処理順序
指定方式において、各プロセッサ・モジュールの使用／
未使用を表す制御データがセットされる制御レジスタ(1
9)を有し、選択分配手段(11,12) は、制御レジスタ(19)
の内容を参照し、未使用とされているプロセッサ・モジ
ュール(PM)に対応する入力ＦＩＦＯ(9) からのデータの
選択を禁止するよう構成されていることを特徴とするも
のである。
指定方式は、請求項１の並列処理装置における処理順序
指定方式において、各プロセッサ・モジュールの使用／
未使用を表す制御データがセットされる制御レジスタ(1
9)を有し、選択分配手段(11,12) は、制御レジスタ(19)
の内容を参照し、未使用とされているプロセッサ・モジ
ュール(PM)に対応する入力ＦＩＦＯ(9) からのデータの
選択を禁止するよう構成されていることを特徴とするも
のである。
【００１１】
【作用】請求項１の並列処理装置における処理順序指定
方式の作用について説明する。なお、＃１，＃２，…は
アドレスを示す。先ず、選択分配手段(11,12) は、入力
ＦＩＦＯ(9-1) から出力される＃１の図形Ａを選択す
る。選択が行われると、リード・ポインタ( 図示せず)
が＋１され、入力ＦＩＦＯ(9-1) からは＃２の図形Ａ
が出力される。選択された図形Ａは、出力ＦＩＦＯ(1
0-1)または出力ＦＩＦＯ(10-2)に送られる。
方式の作用について説明する。なお、＃１，＃２，…は
アドレスを示す。先ず、選択分配手段(11,12) は、入力
ＦＩＦＯ(9-1) から出力される＃１の図形Ａを選択す
る。選択が行われると、リード・ポインタ( 図示せず)
が＋１され、入力ＦＩＦＯ(9-1) からは＃２の図形Ａ
が出力される。選択された図形Ａは、出力ＦＩＦＯ(1
0-1)または出力ＦＩＦＯ(10-2)に送られる。
【００１２】次に、選択分配手段(11,12) は、入力ＦＩ
ＦＯ(9-2) から出力される＃１の同期コマンドを選択す
る。選択が行われると、リード・ポインタが＋１され、
入力ＦＩＦＯ(9-2) から＃２の図形Ｂが出力される。
選択されたデータが同期コマンドであるので、それ以後
は入力ＦＩＦＯ(9-2)は選択禁止状態になる。
ＦＯ(9-2) から出力される＃１の同期コマンドを選択す
る。選択が行われると、リード・ポインタが＋１され、
入力ＦＩＦＯ(9-2) から＃２の図形Ｂが出力される。
選択されたデータが同期コマンドであるので、それ以後
は入力ＦＩＦＯ(9-2)は選択禁止状態になる。
【００１３】次に、選択分配手段(11,12) は、入力ＦＩ
ＦＯ(9-1) から出力される＃２の図形データＡを選択
する。選択が行われると、リード・ポインタが＋１さ
れ、入力ＦＩＦＯ(9-1) からは＃３の同期コマンドが出
力される。選択された図形Ａは、出力ＦＩＦＯ(10-1)
または出力ＦＩＦＯ(10-2)に送られる。
ＦＯ(9-1) から出力される＃２の図形データＡを選択
する。選択が行われると、リード・ポインタが＋１さ
れ、入力ＦＩＦＯ(9-1) からは＃３の同期コマンドが出
力される。選択された図形Ａは、出力ＦＩＦＯ(10-1)
または出力ＦＩＦＯ(10-2)に送られる。
【００１４】次に、選択分配手段(11,12) は、入力ＦＩ
ＦＯ(9-1) から出力される＃３の同期コマンドを選択す
る。選択が行われると、リード・ポインタが＋１され、
入力ＦＩＦＯ(9-1) からは＃４の同期コマンドが出力さ
れる。選択されたデータが同期コマンドであるので、そ
れ以後は入力ＦＩＦＯ(9-1)は選択禁止状態になる。
ＦＯ(9-1) から出力される＃３の同期コマンドを選択す
る。選択が行われると、リード・ポインタが＋１され、
入力ＦＩＦＯ(9-1) からは＃４の同期コマンドが出力さ
れる。選択されたデータが同期コマンドであるので、そ
れ以後は入力ＦＩＦＯ(9-1)は選択禁止状態になる。
【００１５】入力ＦＩＦＯ(9-1) と入力ＦＩＦＯ(9-2)
の両方が選択禁止状態になったので、これらの選択禁止
状態が解除される。この時点の選択順位が入力ＦＩＦＯ
(9-1) よりも入力ＦＩＦＯ(9-2) の方が高いとすると、
選択分配手段(11,12) は、入力ＦＩＦＯ(9-2) から出力
される＃２の図形Ｂを選択する。選択が行われると、
リード・ポインタが＋１され、入力ＦＩＦＯ(9-2) から
は＃３の同期コマンドが出力される。選択された図形Ｂ
は、出力ＦＩＦＯ(10-1)または出力ＦＩＦＯ(10-2)に
送られる。
の両方が選択禁止状態になったので、これらの選択禁止
状態が解除される。この時点の選択順位が入力ＦＩＦＯ
(9-1) よりも入力ＦＩＦＯ(9-2) の方が高いとすると、
選択分配手段(11,12) は、入力ＦＩＦＯ(9-2) から出力
される＃２の図形Ｂを選択する。選択が行われると、
リード・ポインタが＋１され、入力ＦＩＦＯ(9-2) から
は＃３の同期コマンドが出力される。選択された図形Ｂ
は、出力ＦＩＦＯ(10-1)または出力ＦＩＦＯ(10-2)に
送られる。
【００１６】次に、選択分配手段(11,12) は、入力ＦＩ
ＦＯ(9-1) から出力される＃４の同期コマンドを選択す
る。選択が行われると、リード・ポインタが＋１され、
入力ＦＩＦＯ(9-1) からは＃５の図形Ｃが出力され
る。選択されたデータが同期コマンドであるので、それ
以後は入力ＦＩＦＯ(9-1)は選択禁止状態になる。
ＦＯ(9-1) から出力される＃４の同期コマンドを選択す
る。選択が行われると、リード・ポインタが＋１され、
入力ＦＩＦＯ(9-1) からは＃５の図形Ｃが出力され
る。選択されたデータが同期コマンドであるので、それ
以後は入力ＦＩＦＯ(9-1)は選択禁止状態になる。
【００１７】次に、選択分配手段(11,12) は、入力ＦＩ
ＦＯ(9-2) から出力される＃３の同期コマンドを選択す
る。選択が行われると、リード・ポインタが＋１され、
入力ＦＩＦＯ(9-2) からは＃４の同期コマンドが出力さ
れる。選択されたデータが同期コマンドであるので、そ
れ以後は入力ＦＩＦＯ(9-2)は選択禁止状態になる。
ＦＯ(9-2) から出力される＃３の同期コマンドを選択す
る。選択が行われると、リード・ポインタが＋１され、
入力ＦＩＦＯ(9-2) からは＃４の同期コマンドが出力さ
れる。選択されたデータが同期コマンドであるので、そ
れ以後は入力ＦＩＦＯ(9-2)は選択禁止状態になる。
【００１８】入力ＦＩＦＯ(9-1) と入力ＦＩＦＯ(9-2)
の両方が選択禁止状態になったので、これらの選択禁止
状態が解除される。この時点の選択順位が入力ＦＩＦＯ
(9-2) よりも入力ＦＩＦＯ(9-1) の方が高いとすると、
選択分配手段(11,12) は、入力ＦＩＦＯ(9-1) から出力
される＃５の図形Ｃを選択する。選択された図形Ｃ
は、出力ＦＩＦＯ(10-1)または出力ＦＩＦＯ(10-2)に送
られる。
の両方が選択禁止状態になったので、これらの選択禁止
状態が解除される。この時点の選択順位が入力ＦＩＦＯ
(9-2) よりも入力ＦＩＦＯ(9-1) の方が高いとすると、
選択分配手段(11,12) は、入力ＦＩＦＯ(9-1) から出力
される＃５の図形Ｃを選択する。選択された図形Ｃ
は、出力ＦＩＦＯ(10-1)または出力ＦＩＦＯ(10-2)に送
られる。
【００１９】請求項２の並列処理装置における処理順序
指定方式の作用について説明する。例えば、制御レジス
タ(19)がプロセッサ・モジュールＰＭ２の未使用を示し
ている場合には、入力ＦＩＦＯ(9-2) が選択禁止状態に
なり、入力ＦＩＦＯ(9-1) のデータが選択分配手段（1
1,12)によって選択される。
指定方式の作用について説明する。例えば、制御レジス
タ(19)がプロセッサ・モジュールＰＭ２の未使用を示し
ている場合には、入力ＦＩＦＯ(9-2) が選択禁止状態に
なり、入力ＦＩＦＯ(9-1) のデータが選択分配手段（1
1,12)によって選択される。
【００２０】
【実施例】図２は本発明のディストリビュータの構成図
である。同図において、９−１ないし９−４は入力ＦＩ
ＦＯ、１０−１ないし１０−４は出力ＦＩＦＯ、１１は
切替選択回路をそれぞれ示している。ディストリビュー
タは、入力ＦＩＦＯ９−１ないし９−４，出力ＦＩＦＯ
１０−１ないし１０−４および切替選択回路１１を有し
ている。なお、ディストリビュータもパイプライン方式
のものである。
である。同図において、９−１ないし９−４は入力ＦＩ
ＦＯ、１０−１ないし１０−４は出力ＦＩＦＯ、１１は
切替選択回路をそれぞれ示している。ディストリビュー
タは、入力ＦＩＦＯ９−１ないし９−４，出力ＦＩＦＯ
１０−１ないし１０−４および切替選択回路１１を有し
ている。なお、ディストリビュータもパイプライン方式
のものである。
【００２１】ディストリビュータ（入力切替部）は、通
常は次のように動作する。入力本数ｎのときの状態とし
ては、入力待ち，入力１読込み，入力２読込み，…，入
力ｎ読込みのｎ＋１通りがあり、それぞれの場合に対し
て、次の切替候補の優先順位が決められている。入力待
ちの状態の下では、優先順位は１，２，…，ｎとなって
おり、最初に入力のあった若い数字の入力が選択され
る。先ず、１の入力があり接続され転送を開始すると、
次の入力候補の検索に移る。
常は次のように動作する。入力本数ｎのときの状態とし
ては、入力待ち，入力１読込み，入力２読込み，…，入
力ｎ読込みのｎ＋１通りがあり、それぞれの場合に対し
て、次の切替候補の優先順位が決められている。入力待
ちの状態の下では、優先順位は１，２，…，ｎとなって
おり、最初に入力のあった若い数字の入力が選択され
る。先ず、１の入力があり接続され転送を開始すると、
次の入力候補の検索に移る。
【００２２】入力１読込み中の状態の下においては、優
先順位は２，３，…，ｎ，１であり、現在接続中の１入
力を最低の順位として、数字の低い方が高くなってい
る。例えば、２の入力があれば２を次の接続先とし、３
の入力があれば３を次の接続先とする。
先順位は２，３，…，ｎ，１であり、現在接続中の１入
力を最低の順位として、数字の低い方が高くなってい
る。例えば、２の入力があれば２を次の接続先とし、３
の入力があれば３を次の接続先とする。
【００２３】以上の処理により、入力の切替えを行う。
従って、転送が可能な入力が揃った方から順次に転送を
開始するため、上位のＣＰＵからは処理の順序を指定で
きない。特に指定をしたい場合は、１つの入力に限って
入力を行い、他の入力を止めることにより可能である
が、並列処理部分が１つのパイプラインのみの動作とな
るため、当然に処理速度は低下する。
従って、転送が可能な入力が揃った方から順次に転送を
開始するため、上位のＣＰＵからは処理の順序を指定で
きない。特に指定をしたい場合は、１つの入力に限って
入力を行い、他の入力を止めることにより可能である
が、並列処理部分が１つのパイプラインのみの動作とな
るため、当然に処理速度は低下する。
【００２４】そこで、同期コマンドを定義し、同期コマ
ンドを受け付けたら入力が空の状態と同じ動作をさせ
る。すると、同期コマンド受付中は次の選択候補から除
かれるため、指定された入力を接続することができ、上
位ＣＰＵから容易に順序を指定できる。全ての入力が同
期コマンドになると、入力待ち状態となるため、同期コ
マンドを捨てて、次の処理に移る。同期コマンドを用い
ることにより、最適な切替を行う場合と異なり、多少の
効率の低下はあり得るが、僅か１ワードのコマンドの挿
入および簡単な回路の追加で、効率的な順序指定が実現
できる。
ンドを受け付けたら入力が空の状態と同じ動作をさせ
る。すると、同期コマンド受付中は次の選択候補から除
かれるため、指定された入力を接続することができ、上
位ＣＰＵから容易に順序を指定できる。全ての入力が同
期コマンドになると、入力待ち状態となるため、同期コ
マンドを捨てて、次の処理に移る。同期コマンドを用い
ることにより、最適な切替を行う場合と異なり、多少の
効率の低下はあり得るが、僅か１ワードのコマンドの挿
入および簡単な回路の追加で、効率的な順序指定が実現
できる。
【００２５】処理の具体的な例を図で示す。図８に本発
明に用いられる並列処理装置のディストリビュータの構
成を簡単に示す。各プロセッサ・モジュールＰＭ１，Ｐ
Ｍ２，ＰＭ３，ＰＭ４の出力は、対応する入力ＦＩＦＯ
を経由して切替選択回路１１に渡される。ここでは、描
画処理部ＤＰも並列処理であるため、切替選択回路１１
により各描画処理部へ分配されるデータは、対応する出
力ＦＩＦＯを経由して渡される。
明に用いられる並列処理装置のディストリビュータの構
成を簡単に示す。各プロセッサ・モジュールＰＭ１，Ｐ
Ｍ２，ＰＭ３，ＰＭ４の出力は、対応する入力ＦＩＦＯ
を経由して切替選択回路１１に渡される。ここでは、描
画処理部ＤＰも並列処理であるため、切替選択回路１１
により各描画処理部へ分配されるデータは、対応する出
力ＦＩＦＯを経由して渡される。
【００２６】図３に通常動作時に入力されるデータの例
を示す。図形ＡないしＡは同一の物体を表示するた
めのデータであるが、三角形小片に分割されているた
め、データとして３つに別れている。このようなデータ
が順次にプロセッサ・モジュールＰＭから流れて来る
と、図示のような図形単位で切替処理されるため、先ず
図形Ａを表示対象となる描画処理部ＤＰへ分配し、次
にプロセッサ・モジュールＰＭ２から得られた図形Ｂ
、続いてプロセッサ・モジュールＰＭ３から得られた
図形Ｃ，…と言う順序で処理を行う。従って、結果は
図４のようになり、出力ＦＩＦＯに蓄えられたデータは
図の下方から順次に描画処理されるため、上位のＣＰＵ
（図形データ管理部）からは如何なる順序で描画処理さ
れるか把握できない。
を示す。図形ＡないしＡは同一の物体を表示するた
めのデータであるが、三角形小片に分割されているた
め、データとして３つに別れている。このようなデータ
が順次にプロセッサ・モジュールＰＭから流れて来る
と、図示のような図形単位で切替処理されるため、先ず
図形Ａを表示対象となる描画処理部ＤＰへ分配し、次
にプロセッサ・モジュールＰＭ２から得られた図形Ｂ
、続いてプロセッサ・モジュールＰＭ３から得られた
図形Ｃ，…と言う順序で処理を行う。従って、結果は
図４のようになり、出力ＦＩＦＯに蓄えられたデータは
図の下方から順次に描画処理されるため、上位のＣＰＵ
（図形データ管理部）からは如何なる順序で描画処理さ
れるか把握できない。
【００２７】同期コマンドを挿入した入力データの例を
図５に示す。同期コマンドの挿入の方法は、一度に処理
させたいデータ群、例えば図形Ａ〜に対して、ＰＭ
２，ＰＭ３，ＰＭ４へは同期コマンドを挿入し、次に処
理させたい図形Ｂに対してＰＭ１，ＰＭ３，ＰＭ４へ
は同期コマンドを挿入する。図示の例は、Ａ，Ｂ，Ｃ，
…の順で処理させたい場合の挿入方法を示す。図形デー
タ管理部（ホストＣＰＵ）は、同期処理が必要な図形を
描画指示するとき、各プロセッサ・モジュールに対し
て、同期コマンドを出力するよう指示する。そうする
と、各プロセッサ・モジュールは、ディストリビュータ
が解析できる形式の同期コマンドを発生し、ディストリ
ビュータに同期コマンドを送る。
図５に示す。同期コマンドの挿入の方法は、一度に処理
させたいデータ群、例えば図形Ａ〜に対して、ＰＭ
２，ＰＭ３，ＰＭ４へは同期コマンドを挿入し、次に処
理させたい図形Ｂに対してＰＭ１，ＰＭ３，ＰＭ４へ
は同期コマンドを挿入する。図示の例は、Ａ，Ｂ，Ｃ，
…の順で処理させたい場合の挿入方法を示す。図形デー
タ管理部（ホストＣＰＵ）は、同期処理が必要な図形を
描画指示するとき、各プロセッサ・モジュールに対し
て、同期コマンドを出力するよう指示する。そうする
と、各プロセッサ・モジュールは、ディストリビュータ
が解析できる形式の同期コマンドを発生し、ディストリ
ビュータに同期コマンドを送る。
【００２８】図３と図５を比較すると、データ量が大幅
に増加しているようであるが、実際は図形データは十数
ワードから数十ワードであるのに対して、同期コマンド
は１ワードであるため、増加量は数％にすぎない。な
お、図形データは、図形コマンド，データ長，図形を特
定するためのパラメータなどから構成されている。
に増加しているようであるが、実際は図形データは十数
ワードから数十ワードであるのに対して、同期コマンド
は１ワードであるため、増加量は数％にすぎない。な
お、図形データは、図形コマンド，データ長，図形を特
定するためのパラメータなどから構成されている。
【００２９】図５のようなデータを本発明に基づいて分
配処理すると、入力切替が何れのプロセッサ・モジュー
ルＰＭを指していても（前回の処理により常にＰＭ１を
指しているとは限らない）、プロセッサ・モジュールＰ
Ｍ２，ＰＭ３，ＰＭ４の入力は同期コマンドであるため
選択候補から外され、図形Ａが選択される。図形Ａ
の処理が終わると、次の優先順位はプロセッサ・モジュ
ールＰＭ２，ＰＭ３，ＰＭ４，ＰＭ１の順であるが、同
期コマンド受付中であるので、プロセッサ・モジュール
ＰＭ２，ＰＭ３，ＰＭ４は選択されず、図形Ａの処理
に移る。図形Ａの処理が終わると、図６のようにな
り、切替選択回路１１に対する全ての入力が同期コマン
ドとなる。
配処理すると、入力切替が何れのプロセッサ・モジュー
ルＰＭを指していても（前回の処理により常にＰＭ１を
指しているとは限らない）、プロセッサ・モジュールＰ
Ｍ２，ＰＭ３，ＰＭ４の入力は同期コマンドであるため
選択候補から外され、図形Ａが選択される。図形Ａ
の処理が終わると、次の優先順位はプロセッサ・モジュ
ールＰＭ２，ＰＭ３，ＰＭ４，ＰＭ１の順であるが、同
期コマンド受付中であるので、プロセッサ・モジュール
ＰＭ２，ＰＭ３，ＰＭ４は選択されず、図形Ａの処理
に移る。図形Ａの処理が終わると、図６のようにな
り、切替選択回路１１に対する全ての入力が同期コマン
ドとなる。
【００３０】次のタイミングで、全ての入力の同期コマ
ンドを廃棄する。そうすると、プロセッサ・モジュール
ＰＭ１は同期コマンドであるので選択候補から外され、
同様にプロセッサ・モジュールＰＭ３，ＰＭ４も選択候
補から外される。従って、希望通りプロセッサ・モジュ
ールＰＭ２からの図形Ｂの処理が始まる。以下、同様
な処理を行うことにより同期コマンドによる順序指定が
実現できる。
ンドを廃棄する。そうすると、プロセッサ・モジュール
ＰＭ１は同期コマンドであるので選択候補から外され、
同様にプロセッサ・モジュールＰＭ３，ＰＭ４も選択候
補から外される。従って、希望通りプロセッサ・モジュ
ールＰＭ２からの図形Ｂの処理が始まる。以下、同様
な処理を行うことにより同期コマンドによる順序指定が
実現できる。
【００３１】このような同期コマンドの導入により、容
易に順序が決定できると言う特徴が得られる。しかし、
欠点として、何らかの原因でプロセッサ・モジュールＰ
Ｍの一つが壊れた場合（入力ＦＩＦＯに対して入力がな
い場合）に同期コマンドを待ち続け、動作が停止してし
まうと言う問題が起きる。同期コマンド回路導入前は、
入力がないときは選択候補から外され、一部表示されな
いだけで済むが、同期コマンド使用時には、ディストリ
ビュータが停止してしまい、以降のデータが全て転送さ
れないため、一切の描画が不能になる。
易に順序が決定できると言う特徴が得られる。しかし、
欠点として、何らかの原因でプロセッサ・モジュールＰ
Ｍの一つが壊れた場合（入力ＦＩＦＯに対して入力がな
い場合）に同期コマンドを待ち続け、動作が停止してし
まうと言う問題が起きる。同期コマンド回路導入前は、
入力がないときは選択候補から外され、一部表示されな
いだけで済むが、同期コマンド使用時には、ディストリ
ビュータが停止してしまい、以降のデータが全て転送さ
れないため、一切の描画が不能になる。
【００３２】図７はＰＭ３の故障により描画停止例を示
す図である。図７は図５で図形Ａの処理が終了した状態
を示している。プロセッサ・モジュールＰＭ３が故障
し、同期コマンドが送られて来ないと、ディストリビュ
ータは同期コマンドを待ち続ける。
す図である。図７は図５で図形Ａの処理が終了した状態
を示している。プロセッサ・モジュールＰＭ３が故障
し、同期コマンドが送られて来ないと、ディストリビュ
ータは同期コマンドを待ち続ける。
【００３３】そこで、次のような機能を追加することに
よって、この状態を避ける。これは、プロセッサ・モジ
ュールＰＭの更に上位のＣＰＵ（ホスト）のレジスタと
して割り付け、ビットを立てる等によって使用する入力
を選択できる機能である（図８，図９）。従って、プロ
セッサ・モジュールＰＭ３から送られて来る図形Ｃの描
画は出来ないが、Ａ，Ｂ，Ｄ，Ｅ，…の順で描画が行わ
れる。前述の機能は装置開発の試験時にも有効であり、
他の入力を遮断してプロセッサ・モジュールＰＭを単体
で試験するときに使用できる。
よって、この状態を避ける。これは、プロセッサ・モジ
ュールＰＭの更に上位のＣＰＵ（ホスト）のレジスタと
して割り付け、ビットを立てる等によって使用する入力
を選択できる機能である（図８，図９）。従って、プロ
セッサ・モジュールＰＭ３から送られて来る図形Ｃの描
画は出来ないが、Ａ，Ｂ，Ｄ，Ｅ，…の順で描画が行わ
れる。前述の機能は装置開発の試験時にも有効であり、
他の入力を遮断してプロセッサ・モジュールＰＭを単体
で試験するときに使用できる。
【００３４】図１０は図８の詳細を示す図である。同図
において、１３はマルチプレクサ、１４は出力先選択回
路、１５は同期コマンド判定部、１６はコマンド解析
部、１７は入力選択回路、１８は出力制御回路、１９は
入力データ判定回路、２０は制御レジスタをそれぞれ示
している。マルチプレクサ１３および出力先選択回路１
４は図８の切替選択回路１１の中に存在し、同期コマン
ド判定部１５，コマンド解析部１６，入力選択回路１
７，出力制御回路１８および入力データ判定回路１９は
同期コマンド／判定切替制御部１２の中に存在する。
において、１３はマルチプレクサ、１４は出力先選択回
路、１５は同期コマンド判定部、１６はコマンド解析
部、１７は入力選択回路、１８は出力制御回路、１９は
入力データ判定回路、２０は制御レジスタをそれぞれ示
している。マルチプレクサ１３および出力先選択回路１
４は図８の切替選択回路１１の中に存在し、同期コマン
ド判定部１５，コマンド解析部１６，入力選択回路１
７，出力制御回路１８および入力データ判定回路１９は
同期コマンド／判定切替制御部１２の中に存在する。
【００３５】マルチプレクサ１３は、入力制御信号で指
定された入力ＦＩＦＯからのデータを選択的に出力す
る。選択すると、その入力ＦＩＦＯのリード・ポインタ
（図示せず）は＋１される。出力先選択回路１４は、マ
ルチプレクサ１３からの図形データを出力制御回路１８
からの出力先制御信号で指定された１個または複数個の
出力ＦＩＦＯに分配する。
定された入力ＦＩＦＯからのデータを選択的に出力す
る。選択すると、その入力ＦＩＦＯのリード・ポインタ
（図示せず）は＋１される。出力先選択回路１４は、マ
ルチプレクサ１３からの図形データを出力制御回路１８
からの出力先制御信号で指定された１個または複数個の
出力ＦＩＦＯに分配する。
【００３６】同期コマンド判定回路１５は、コマンド解
析部１６からの同期コマンドと、制御レジスタ２０の内
容とを取り込み、選択禁止信号を出力する。図示しない
が、同期コマンド判定回路１５は各入力ＦＩＦＯに対応
する同期コマンド受付中フラグを有しており、同期コマ
ンド選択信号と入力ＦＩＦＯ番号とを受け取ったときに
は、入力ＦＩＦＯ番号で指定された同期コマンド受付中
フラグを１にする。
析部１６からの同期コマンドと、制御レジスタ２０の内
容とを取り込み、選択禁止信号を出力する。図示しない
が、同期コマンド判定回路１５は各入力ＦＩＦＯに対応
する同期コマンド受付中フラグを有しており、同期コマ
ンド選択信号と入力ＦＩＦＯ番号とを受け取ったときに
は、入力ＦＩＦＯ番号で指定された同期コマンド受付中
フラグを１にする。
【００３７】選択禁止信号は４ビット構成であり、制御
レジスタ２０の内容と４個の同期コマンド受付中フラグ
の値をＯＲしたものが選択禁止信号となる。例えば、制
御レジスタ２０の内容が００１０であり、入力ＦＩＦＯ
９−１，９−２，９−３，９−４に対応する同期コマン
ド受付中フラグが１０００の場合には、選択禁止信号は
１０１０となる。選択禁止信号が１１１１になった場合
には、同期コマンド判定回路１５は、全ての同期コマン
ド受付中フラグをクリアする。
レジスタ２０の内容と４個の同期コマンド受付中フラグ
の値をＯＲしたものが選択禁止信号となる。例えば、制
御レジスタ２０の内容が００１０であり、入力ＦＩＦＯ
９−１，９−２，９−３，９−４に対応する同期コマン
ド受付中フラグが１０００の場合には、選択禁止信号は
１０１０となる。選択禁止信号が１１１１になった場合
には、同期コマンド判定回路１５は、全ての同期コマン
ド受付中フラグをクリアする。
【００３８】コマンド解析部１６は、マルチプレクサ１
３の出力がコマンドの場合には、そのコマンドの解析を
行うものである。そして、同期コマンドの場合には、同
期コマンドが選択されたことを示す同期コマンド選択信
号と、同期コマンドを出力した入力ＦＩＦＯの番号とを
同期コマンド判定回路１５に通知する。
３の出力がコマンドの場合には、そのコマンドの解析を
行うものである。そして、同期コマンドの場合には、同
期コマンドが選択されたことを示す同期コマンド選択信
号と、同期コマンドを出力した入力ＦＩＦＯの番号とを
同期コマンド判定回路１５に通知する。
【００３９】入力選択回路１７は、同期コマンド判定回
路１５からの選択禁止信号および入力データ判定回路１
９からの判定結果に基づいて、入力選択を行う。例え
ば、選択禁止信号が１０００の場合には、入力ＦＩＦＯ
９−１の選択は行わない。また、例えば、入力データ判
定回路１９の判定結果が入力ＦＩＦＯ９−２の選択不可
を示している場合には、入力ＦＩＦＯ９−２の選択は行
わない。
路１５からの選択禁止信号および入力データ判定回路１
９からの判定結果に基づいて、入力選択を行う。例え
ば、選択禁止信号が１０００の場合には、入力ＦＩＦＯ
９−１の選択は行わない。また、例えば、入力データ判
定回路１９の判定結果が入力ＦＩＦＯ９−２の選択不可
を示している場合には、入力ＦＩＦＯ９−２の選択は行
わない。
【００４０】出力制御回路１８は、マルチプレクサ１３
から出力されたデータが図形データの場合に動作する。
そして、図形データのパラメータを参照して選択すべき
出力ＦＩＦＯを決定し、その決定に基づいて出力先制御
信号を作成して出力する。入力データ判定回路１９は、
入力選択の可，不可を判定するものである。例えば、入
力ＦＩＦＯ９−１が空の場合には、入力ＦＩＦＯ９−１
は選択候補から外される。
から出力されたデータが図形データの場合に動作する。
そして、図形データのパラメータを参照して選択すべき
出力ＦＩＦＯを決定し、その決定に基づいて出力先制御
信号を作成して出力する。入力データ判定回路１９は、
入力選択の可，不可を判定するものである。例えば、入
力ＦＩＦＯ９−１が空の場合には、入力ＦＩＦＯ９−１
は選択候補から外される。
【００４１】制御レジスタ２０は各プロセッサ・モジュ
ールに対応するビットを有している。例えば、プロセッ
サ・モジュールＰＭ１が使用されない場合には、制御レ
ジスタの１ビット目（左端ビット）は１とされる。制御
レジスタ２０の内容は、上位ＣＰＵ（図形データ管理
部）によって書換可能である。
ールに対応するビットを有している。例えば、プロセッ
サ・モジュールＰＭ１が使用されない場合には、制御レ
ジスタの１ビット目（左端ビット）は１とされる。制御
レジスタ２０の内容は、上位ＣＰＵ（図形データ管理
部）によって書換可能である。
【００４２】図１０の回路の動作を図５を例にして説明
する。なお、優先順位はＰＭ２，ＰＭ３，ＰＭ４，ＰＭ
１であり、且つ制御レジスタ２０の内容が００００であ
ると仮定する。先ず，入力ＦＩＦＯ９−２のデータが選
択される。このデータは同期コマンドであるので、入力
ＦＩＦＯ９−２に対応する同期コマンド受付中フラグが
１とされ、選択禁止信号は０１００となり、それ以後は
入力ＦＩＦＯ９−２の選択が禁止される。
する。なお、優先順位はＰＭ２，ＰＭ３，ＰＭ４，ＰＭ
１であり、且つ制御レジスタ２０の内容が００００であ
ると仮定する。先ず，入力ＦＩＦＯ９−２のデータが選
択される。このデータは同期コマンドであるので、入力
ＦＩＦＯ９−２に対応する同期コマンド受付中フラグが
１とされ、選択禁止信号は０１００となり、それ以後は
入力ＦＩＦＯ９−２の選択が禁止される。
【００４３】次に、入力ＦＩＦＯ９−３のデータが選択
される。このデータも同期コマンドであるので、入力Ｆ
ＩＦＯ９−３に対応する同期コマンド受付中フラグが１
とされ、選択禁止信号は０１１０となり、それ以後は入
力ＦＩＦＯ９−３の選択は禁止される。次に、入力ＦＩ
ＦＯ９−４のデータが選択される。このデータも同期コ
マンドであるので、入力ＦＩＦＯ９−４に対応する同期
コマンド受付中フラグも１とされ、選択禁止信号は０１
１１となり、それ以後は入力ＦＩＦＯ９−４の選択は禁
止される。
される。このデータも同期コマンドであるので、入力Ｆ
ＩＦＯ９−３に対応する同期コマンド受付中フラグが１
とされ、選択禁止信号は０１１０となり、それ以後は入
力ＦＩＦＯ９−３の選択は禁止される。次に、入力ＦＩ
ＦＯ９−４のデータが選択される。このデータも同期コ
マンドであるので、入力ＦＩＦＯ９−４に対応する同期
コマンド受付中フラグも１とされ、選択禁止信号は０１
１１となり、それ以後は入力ＦＩＦＯ９−４の選択は禁
止される。
【００４４】次に、入力ＦＩＦＯ９−１のデータが選択
される。この選択データは図形Ａであるので、出力Ｆ
ＩＦＯに書き込まれる。選択禁止信号が０１１１である
ので、次に入力ＦＩＦＯ９−１のデータが選択される。
この選択データは図形Ａであるので出力ＦＩＦＯに書
き込まれる。選択禁止信号が０１１１であるので、次に
入力ＦＩＦＯ９−１のデータが選択される。この選択デ
ータは図形Ａであるので出力ＦＩＦＯに書き込まれ
る。
される。この選択データは図形Ａであるので、出力Ｆ
ＩＦＯに書き込まれる。選択禁止信号が０１１１である
ので、次に入力ＦＩＦＯ９−１のデータが選択される。
この選択データは図形Ａであるので出力ＦＩＦＯに書
き込まれる。選択禁止信号が０１１１であるので、次に
入力ＦＩＦＯ９−１のデータが選択される。この選択デ
ータは図形Ａであるので出力ＦＩＦＯに書き込まれ
る。
【００４５】選択禁止信号が０１１１であるので、次に
入力ＦＩＦＯ９−１のデータが選択される。このデータ
は同期コマンドであるので、入力ＦＩＦＯ９−１に対応
する同期コマンド受付中フラグが１になり、選択禁止信
号は１１１１となる。選択禁止信号が全て１になったの
で、全ての同期コマンド受付中フラグがクリアされ、選
択禁止信号は００００となる。
入力ＦＩＦＯ９−１のデータが選択される。このデータ
は同期コマンドであるので、入力ＦＩＦＯ９−１に対応
する同期コマンド受付中フラグが１になり、選択禁止信
号は１１１１となる。選択禁止信号が全て１になったの
で、全ての同期コマンド受付中フラグがクリアされ、選
択禁止信号は００００となる。
【００４６】図１０の回路の動作を図９を例にして説明
する。なお、優先順位はＰＭ１，ＰＭ２，ＰＭ３，ＰＭ
４であり、且つ制御レジスタ２０の内容が００１０であ
ると仮定する。先ず，入力ＦＩＦＯ９−１のデータが選
択される。このデータは同期コマンドであるので、入力
ＦＩＦＯ９−１に対応する同期コマンド受付中フラグが
１とされ、選択禁止信号は１０１０となり、それ以後は
入力ＦＩＦＯ９−１の選択が禁止される。
する。なお、優先順位はＰＭ１，ＰＭ２，ＰＭ３，ＰＭ
４であり、且つ制御レジスタ２０の内容が００１０であ
ると仮定する。先ず，入力ＦＩＦＯ９−１のデータが選
択される。このデータは同期コマンドであるので、入力
ＦＩＦＯ９−１に対応する同期コマンド受付中フラグが
１とされ、選択禁止信号は１０１０となり、それ以後は
入力ＦＩＦＯ９−１の選択が禁止される。
【００４７】次に、入力ＦＩＦＯ９−２のデータが選択
される。このデータも同期コマンドであるので、入力Ｆ
ＩＦＯ９−２に対応する同期コマンド受付中フラグが１
とされ、選択禁止信号は１１１０となり、それ以後は入
力ＦＩＦＯ９−３の選択は禁止される。
される。このデータも同期コマンドであるので、入力Ｆ
ＩＦＯ９−２に対応する同期コマンド受付中フラグが１
とされ、選択禁止信号は１１１０となり、それ以後は入
力ＦＩＦＯ９−３の選択は禁止される。
【００４８】入力ＦＩＦＯ９−３に対応する選択禁止信
号ビットは１であるので、入力ＦＩＦＯ９−３の選択は
行われず、次は入力ＦＩＦＯ９−４のデータが選択され
る。このデータも同期コマンドであるので、入力ＦＩＦ
Ｏ９−４に対応する同期コマンド受付中フラグも１とさ
れ、選択禁止信号は１１１１となり、それ以後は入力Ｆ
ＩＦＯ９−４の選択は禁止される。選択禁止信号が１１
１１となり、選択禁止信号が全て１になったので、全て
の同期コマンド受付中フラグがクリアされ、選択禁止信
号は００１０となる。
号ビットは１であるので、入力ＦＩＦＯ９−３の選択は
行われず、次は入力ＦＩＦＯ９−４のデータが選択され
る。このデータも同期コマンドであるので、入力ＦＩＦ
Ｏ９−４に対応する同期コマンド受付中フラグも１とさ
れ、選択禁止信号は１１１１となり、それ以後は入力Ｆ
ＩＦＯ９−４の選択は禁止される。選択禁止信号が１１
１１となり、選択禁止信号が全て１になったので、全て
の同期コマンド受付中フラグがクリアされ、選択禁止信
号は００１０となる。
【００４９】次に、入力ＦＩＦＯ９−１のデータが選択
される。このデータは同期コマンドであるので、入力Ｆ
ＩＦＯ９−１に対応する同期コマンド受付中フラグが１
とされ、選択禁止信号は１０１０となり、それ以後は入
力ＦＩＦＯ９−１の選択が禁止される。
される。このデータは同期コマンドであるので、入力Ｆ
ＩＦＯ９−１に対応する同期コマンド受付中フラグが１
とされ、選択禁止信号は１０１０となり、それ以後は入
力ＦＩＦＯ９−１の選択が禁止される。
【００５０】次に、入力ＦＩＦＯ９−２のデータが選択
される。このデータは図形Ｂであるので、図形Ｂは
図形Ｂのパラメータで定まる出力ＦＩＦＯに送られ
る。入力ＦＩＦＯ９−３に対応する選択禁止信号ビット
は１であるので、入力ＦＩＦＯ９−３の選択は行われ
ず、次は入力ＦＩＦＯ９−４のデータが選択される。こ
のデータは同期コマンドであるので、入力ＦＩＦＯ９−
４に対応する同期コマンド受付中フラグも１とされ、選
択禁止信号は１０１１となり、それ以後は入力ＦＩＦＯ
９−４の選択は禁止される。
される。このデータは図形Ｂであるので、図形Ｂは
図形Ｂのパラメータで定まる出力ＦＩＦＯに送られ
る。入力ＦＩＦＯ９−３に対応する選択禁止信号ビット
は１であるので、入力ＦＩＦＯ９−３の選択は行われ
ず、次は入力ＦＩＦＯ９−４のデータが選択される。こ
のデータは同期コマンドであるので、入力ＦＩＦＯ９−
４に対応する同期コマンド受付中フラグも１とされ、選
択禁止信号は１０１１となり、それ以後は入力ＦＩＦＯ
９−４の選択は禁止される。
【００５１】次に、入力ＦＩＦＯ９−２のデータが選択
される。このデータは同期コマンドであるので、入力Ｆ
ＩＦＯ９−２に対応する同期コマンド受付中フラグが１
とされ、選択禁止信号は１１１１となり、それ以後は入
力ＦＩＦＯ９−２の選択が禁止される。選択禁止信号が
１１１１となり、選択禁止信号が全て１になったので、
全ての同期コマンド受付中フラグがクリアされ、選択禁
止信号は００１０となる。以下、同様な動作が繰り返さ
れる。
される。このデータは同期コマンドであるので、入力Ｆ
ＩＦＯ９−２に対応する同期コマンド受付中フラグが１
とされ、選択禁止信号は１１１１となり、それ以後は入
力ＦＩＦＯ９−２の選択が禁止される。選択禁止信号が
１１１１となり、選択禁止信号が全て１になったので、
全ての同期コマンド受付中フラグがクリアされ、選択禁
止信号は００１０となる。以下、同様な動作が繰り返さ
れる。
【００５２】
【発明の効果】以上の説明から明らかなように、本発明
によれば、複数のプロセッサ・モジュールで並列処理を
する場合に、効率よく表示順序を指定することができる
ので、図形処理を高速に実現できると言う効果がある。
また、使用しないプロセッサ・モジュールＰＭの指定が
容易にでき、並列処理装置の故障時の暫定運用や開発中
の並列処理部の単体試験にも有効である。
によれば、複数のプロセッサ・モジュールで並列処理を
する場合に、効率よく表示順序を指定することができる
ので、図形処理を高速に実現できると言う効果がある。
また、使用しないプロセッサ・モジュールＰＭの指定が
容易にでき、並列処理装置の故障時の暫定運用や開発中
の並列処理部の単体試験にも有効である。
【図１】本発明の原理説明図である。
【図２】ディストリビュータの構成図である。
【図３】通常動作時の入力データの例を示す図である。
【図４】通常動作時の分配出力結果を示す図である。
【図５】同期コマンドを使用した場合の入力例を示す図
である。
である。
【図６】同期コマンド使用時のデータ出力（途中経過）
を示す図である。
を示す図である。
【図７】ＰＭ３の故障による描画停止例を示す図であ
る。
る。
【図８】入力制御信号を加えたディストリビュータの構
成例を示す図である。
成例を示す図である。
【図９】プロセッサ・モジュールＰＭ３の故障による描
画を説明する図である。
画を説明する図である。
【図１０】図８の詳細説明の図である。
【図１１】本発明で用いられる並列処理グラフィック表
示装置の例を示す図である。
示装置の例を示す図である。
１ 図形データ管理部 ２ 図形データ・メモリ ３ データ選択入力部 ＰＭ プロセッサ・モジュール ＤＰ 描画処理部 ５ Ｚバッファ ６ フレーム・バッファ ７ Ｄ／Ａ変換部 ８ モニタ ９ 入力ＦＩＦＯ １０ 出力ＦＩＦＯ １１ 切替選択回路 １２ 同期コマンド／判定切替制御部 １３ マルチプレクサ １４ 出力先選択回路 １５ 同期コマンド判定部 １６ コマンド解析部 １７ 入力選択回路 １８ 出力制御回路
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06T 11/00 100 G06F 15/177 681 G06T 1/00 G06T 1/20 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (2)
- 【請求項１】 プロセッサ・モジュール(PM)の複数個
と、 入力された図形データに基づく描画処理を行う描画処理
部(DP)の複数個と、 プロセッサ・モジュール(PM)に１対１に対応付けられ対
応するプロセッサ・モジュール(PM)から出力されたデー
タを記憶する入力ＦＩＦＯ(9) の複数個と、 描画処理部(DP)に１対１に対応付けられ対応する描画処
理部(DP)にデータを供給する出力ＦＩＦＯ(10)の複数個
と、 各入力ＦＩＦＯ(9) の出力データを入力とし、出力デー
タを出力ＦＩＦＯ(10)に供給する選択分配手段(11,12)
とを具備し、且つ選択分配手段(11,12) は、 複数の入力ＦＩＦＯ(9) の出力の内の１個を選択し、 選択したデータが図形データの場合には、当該図形デー
タを出力ＦＩＦＯ(10)に出力し、 選択したデータが同期コマンドである場合には、それ以
後は当該同期コマンドを出力した入力ＦＩＦＯ(9) から
のデータの選択を禁止し、 全ての入力ＦＩＦＯ(9) が選択禁止になった場合には、
同期コマンドによる選択禁止を解除するよう構成されて
いることを特徴とする並列処理装置における処理順序指
定方式。 - 【請求項２】 各プロセッサ・モジュールの使用／未使
用を表す制御データがセットされる制御レジスタ(19)を
有し、 選択分配手段(11,12) は、制御レジスタ(19)の内容を参
照し、未使用とされているプロセッサ・モジュール(PM)
に対応する入力ＦＩＦＯ(9) からのデータの選択を禁止
するよう構成されていることを特徴とする請求項１の並
列処理装置における処理順序指定方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04317534A JP3098342B2 (ja) | 1992-11-26 | 1992-11-26 | 並列処理装置における処理順序指定方式 |
| US08/157,413 US5473750A (en) | 1992-11-26 | 1993-11-26 | Three-dimensional computer graphic apparatus with designated processing order in pipeline processing |
| CN93114958A CN1038792C (zh) | 1992-11-26 | 1993-11-26 | 三维计算机图形设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04317534A JP3098342B2 (ja) | 1992-11-26 | 1992-11-26 | 並列処理装置における処理順序指定方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06162206A JPH06162206A (ja) | 1994-06-10 |
| JP3098342B2 true JP3098342B2 (ja) | 2000-10-16 |
Family
ID=18089329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04317534A Expired - Fee Related JP3098342B2 (ja) | 1992-11-26 | 1992-11-26 | 並列処理装置における処理順序指定方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5473750A (ja) |
| JP (1) | JP3098342B2 (ja) |
| CN (1) | CN1038792C (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07152693A (ja) * | 1993-11-29 | 1995-06-16 | Canon Inc | 情報処理装置 |
| US5619624A (en) * | 1994-05-20 | 1997-04-08 | Management Graphics, Inc. | Apparatus for selecting a rasterizer processing order for a plurality of graphic image files |
| SE502485C2 (sv) * | 1994-07-22 | 1995-10-30 | Integrated Vision Prod | Anordning vid en bildbehandlingsprocessor |
| JP3402926B2 (ja) | 1996-05-15 | 2003-05-06 | シャープ株式会社 | ３次元画像処理装置 |
| US6215486B1 (en) * | 1998-07-20 | 2001-04-10 | Hewlett-Packard Company | Event handling in a single logical screen display using multiple remote computer systems |
| US6753878B1 (en) * | 1999-03-08 | 2004-06-22 | Hewlett-Packard Development Company, L.P. | Parallel pipelined merge engines |
| JP3543942B2 (ja) | 2000-03-02 | 2004-07-21 | 株式会社ソニー・コンピュータエンタテインメント | 画像生成装置 |
| US6847366B2 (en) * | 2002-03-01 | 2005-01-25 | Hewlett-Packard Development Company, L.P. | System and method utilizing multiple processes to render graphical data |
| US20080211816A1 (en) * | 2003-07-15 | 2008-09-04 | Alienware Labs. Corp. | Multiple parallel processor computer graphics system |
| US7119808B2 (en) * | 2003-07-15 | 2006-10-10 | Alienware Labs Corp. | Multiple parallel processor computer graphics system |
| US7782325B2 (en) * | 2003-10-22 | 2010-08-24 | Alienware Labs Corporation | Motherboard for supporting multiple graphics cards |
| EP1736907A3 (de) * | 2005-06-10 | 2016-07-06 | Siemens Healthcare GmbH | Verbesserung von Messdaten-Erfassung- und Bild-Rekonstruktion bei MR-Bildern |
| US8031208B2 (en) | 2005-12-26 | 2011-10-04 | Kabushiki Kaisha Toshiba | Drawing apparatus and method for processing plural pixels in parallel |
| JP2007172452A (ja) * | 2005-12-26 | 2007-07-05 | Toshiba Corp | 描画装置及び描画方法 |
| JP6314246B2 (ja) * | 2014-11-11 | 2018-04-18 | ルネサスエレクトロニクス株式会社 | 命令実行制御システム及び命令実行制御方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4876644A (en) * | 1987-10-30 | 1989-10-24 | International Business Machines Corp. | Parallel pipelined processor |
| US5392393A (en) * | 1993-06-04 | 1995-02-21 | Sun Microsystems, Inc. | Architecture for a high performance three dimensional graphics accelerator |
-
1992
- 1992-11-26 JP JP04317534A patent/JP3098342B2/ja not_active Expired - Fee Related
-
1993
- 1993-11-26 US US08/157,413 patent/US5473750A/en not_active Expired - Lifetime
- 1993-11-26 CN CN93114958A patent/CN1038792C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1038792C (zh) | 1998-06-17 |
| CN1088701A (zh) | 1994-06-29 |
| US5473750A (en) | 1995-12-05 |
| JPH06162206A (ja) | 1994-06-10 |
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|
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|
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