JPH05266202A - 図形描画処理における図形データ転送回路，及び方法 - Google Patents
図形描画処理における図形データ転送回路，及び方法Info
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- JPH05266202A JPH05266202A JP4065434A JP6543492A JPH05266202A JP H05266202 A JPH05266202 A JP H05266202A JP 4065434 A JP4065434 A JP 4065434A JP 6543492 A JP6543492 A JP 6543492A JP H05266202 A JPH05266202 A JP H05266202A
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Abstract
(57)【要約】
【目的】 本発明は、図形プロセッサが生成した図形デ
ータを図形描画レジスタに入力してフレームメモリに描
画する方法に関し、高速に、且つ、簡単な回路で行う。 【構成】 図形データを、複数個の図形描画レジスタに
格納した後、該複数個の図形データをフレームメモリに
描画する図形描画制御部に、該図形データを入力する各
図形描画レジスタを、複数個の同じレジスタを直列に接
続して構成するか、該複数個の図形描画レジスタの前段
に、先入れ先出しレジスタ(FIFO)を設けるか、図形プロ
セッサからの入力を一つの先入れ先出しレジスタ(FIFO)
で構成し、該図形データ中に、該複数個の図形描画レジ
スタを選択する選択ビットからなるデータを挿入し、該
データの選択ビットに応じて、続く図形データを、上記
複数の各図形描画レジスタに入力するか、上記各図形描
画レジスタを、複数個の同じレジスタを多段に接続した
とき、各段とも満杯になったとき、応答信号を抑止し
て、次の図形データの入力を抑止する。
ータを図形描画レジスタに入力してフレームメモリに描
画する方法に関し、高速に、且つ、簡単な回路で行う。 【構成】 図形データを、複数個の図形描画レジスタに
格納した後、該複数個の図形データをフレームメモリに
描画する図形描画制御部に、該図形データを入力する各
図形描画レジスタを、複数個の同じレジスタを直列に接
続して構成するか、該複数個の図形描画レジスタの前段
に、先入れ先出しレジスタ(FIFO)を設けるか、図形プロ
セッサからの入力を一つの先入れ先出しレジスタ(FIFO)
で構成し、該図形データ中に、該複数個の図形描画レジ
スタを選択する選択ビットからなるデータを挿入し、該
データの選択ビットに応じて、続く図形データを、上記
複数の各図形描画レジスタに入力するか、上記各図形描
画レジスタを、複数個の同じレジスタを多段に接続した
とき、各段とも満杯になったとき、応答信号を抑止し
て、次の図形データの入力を抑止する。
Description
【０００１】
【産業上の利用分野】本発明は、図形プロセッサが生成
した図形データを図形描画レジスタに入力してフレーム
メモリに描画する回路，及び、方法に関する。
した図形データを図形描画レジスタに入力してフレーム
メモリに描画する回路，及び、方法に関する。
【０００２】最近のコンピユータグラフィックス(CG)に
よる図形描画処理の普及に伴い、図形プロセッサで生成
された図形データを、簡単な回路で、且つ、高速に、フ
レームメモリに描画することができる図形描画制御回
路, 及び図形描画方法が必要とされる。
よる図形描画処理の普及に伴い、図形プロセッサで生成
された図形データを、簡単な回路で、且つ、高速に、フ
レームメモリに描画することができる図形描画制御回
路, 及び図形描画方法が必要とされる。
【０００３】
【従来の技術】図９, 図１０は、従来の図形描画制御を
説明する図であり、図９は、構成例を示し、図１０ は
動作タイムチャートを示している。
説明する図であり、図９は、構成例を示し、図１０ は
動作タイムチャートを示している。
【０００４】図９から明らかなように、従来は、図形プ
ロセッサ 1から、複数バイト、例えば、４バイトからな
る図形データが送られてくるとき、アドレスとデータと
が対となって１語を構成しているので、該図形データの
アドレスフィールドをデコーダ(DEC) 22でデコードし、
該デコードされた選択信号に基づいて、該図形データの
データフィールドを、複数個の全ての図形描画レジスタ
20 にライトした後、フレームメモリ 3に、順次に, 或
いは、同じタイミングで描画し、ディスプレイ4に表示
していた。
ロセッサ 1から、複数バイト、例えば、４バイトからな
る図形データが送られてくるとき、アドレスとデータと
が対となって１語を構成しているので、該図形データの
アドレスフィールドをデコーダ(DEC) 22でデコードし、
該デコードされた選択信号に基づいて、該図形データの
データフィールドを、複数個の全ての図形描画レジスタ
20 にライトした後、フレームメモリ 3に、順次に, 或
いは、同じタイミングで描画し、ディスプレイ4に表示
していた。
【０００５】
【発明が解決しようとする課題】上記の従来の図形描画
制御方法では、図形プロセッサ 1が、図形描画レジスタ
20 に図形データをセットしたいとき、該図形描画レジ
スタ 20 内の図形データがフレームメモリ 3に描画し終
わったかどうか、ビジー指示ビット(B) 20a をチェック
し、該フレームメモリ 3への描画が終了していたら、該
図形描画レジスタ20 にライトし、該描画が終了してい
てければ、該図形プロセッサ 1は待ち状態となってい
た。
制御方法では、図形プロセッサ 1が、図形描画レジスタ
20 に図形データをセットしたいとき、該図形描画レジ
スタ 20 内の図形データがフレームメモリ 3に描画し終
わったかどうか、ビジー指示ビット(B) 20a をチェック
し、該フレームメモリ 3への描画が終了していたら、該
図形描画レジスタ20 にライトし、該描画が終了してい
てければ、該図形プロセッサ 1は待ち状態となってい
た。
【０００６】このときの動作を、図１０の動作タイムチ
ャートにより、具体的に説明する。先ず、図形プロセッ
サ 1が生成した図形データを、図形描画制御部 2の図形
描画レジスタ 20 にセットする。
ャートにより、具体的に説明する。先ず、図形プロセッ
サ 1が生成した図形データを、図形描画制御部 2の図形
描画レジスタ 20 にセットする。
【０００７】図形プロセッサ 1は、次の図形データを作
成する。このとき、並行して、図形描画制御部 2におい
ては、上記図形描画レジスタ 20 にライトされた複数個
の図形データを、例えば、順に読み出し、フレームメモ
リ 3に描画する。
成する。このとき、並行して、図形描画制御部 2におい
ては、上記図形描画レジスタ 20 にライトされた複数個
の図形データを、例えば、順に読み出し、フレームメモ
リ 3に描画する。
【０００８】該フレームメモリ 3への描画が終了しない
間、上記ビジー指示ビット(B) 20aはビジーを指示して
いる。従って、このビジー指示ビット(B) 20a がビジー
を指示しいる間は、上記図形プロセッサ 1で、次の図形
データを出力する準備が完了していても、該図形描画制
御部 2の図形描画レジスタ 20 にライトすることができ
ず、図１０に示されているような、図形プロセッサ 1の
待ち状態を発生してしまうという問題があった。
間、上記ビジー指示ビット(B) 20aはビジーを指示して
いる。従って、このビジー指示ビット(B) 20a がビジー
を指示しいる間は、上記図形プロセッサ 1で、次の図形
データを出力する準備が完了していても、該図形描画制
御部 2の図形描画レジスタ 20 にライトすることができ
ず、図１０に示されているような、図形プロセッサ 1の
待ち状態を発生してしまうという問題があった。
【０００９】又、該ビジー指示ビット(B) 20a が解除さ
れて、図形プロセッサ 1が図形描画制御部 2の図形描画
レジスタ 20 にライト中は、該図形描画制御部 2の上記
図形描画レジスタ 20 には、図形データが順にライトさ
れているので、該図形描画レジスタ 20 にライトされた
図形データをフレームメモリ 3へ描画することができ
ず、図形描画制御部 2での描画制御が停止してしまうと
いう問題があった。
れて、図形プロセッサ 1が図形描画制御部 2の図形描画
レジスタ 20 にライト中は、該図形描画制御部 2の上記
図形描画レジスタ 20 には、図形データが順にライトさ
れているので、該図形描画レジスタ 20 にライトされた
図形データをフレームメモリ 3へ描画することができ
ず、図形描画制御部 2での描画制御が停止してしまうと
いう問題があった。
【００１０】本発明は上記従来の欠点に鑑み、図形プロ
セッサが生成した図形データを図形描画レジスタに入力
してフレームメモリに描画する方法, 及び回路におい
て、図形プロセッサでの待ち時間, 図形描画制御部での
描画待ち時間を無くし、高速に図形描画を行うことがで
きる図形データ転送回路，及び方法を提供することを目
的とするものである。
セッサが生成した図形データを図形描画レジスタに入力
してフレームメモリに描画する方法, 及び回路におい
て、図形プロセッサでの待ち時間, 図形描画制御部での
描画待ち時間を無くし、高速に図形描画を行うことがで
きる図形データ転送回路，及び方法を提供することを目
的とするものである。
【００１１】
【課題を解決するための手段】図１〜図８は、本発明の
一実施例を示した図である。上記の問題点は下記の如く
に構成した図形描画処理における図形データ転送回路，
及び方法によって解決される。
一実施例を示した図である。上記の問題点は下記の如く
に構成した図形描画処理における図形データ転送回路，
及び方法によって解決される。
【００１２】(1) 図形プロセッサ 1で生成された図形デ
ータを、複数個の図形描画レジスタ20 に格納した後、
該複数個の図形データをフレームメモリ 3に描画する図
形描画制御部 2において、該複数個の図形データを入力
する各図形描画レジスタ 20 を、複数個の同じレジスタ
200 を複数段直列に接続して構成する。
ータを、複数個の図形描画レジスタ20 に格納した後、
該複数個の図形データをフレームメモリ 3に描画する図
形描画制御部 2において、該複数個の図形データを入力
する各図形描画レジスタ 20 を、複数個の同じレジスタ
200 を複数段直列に接続して構成する。
【００１３】(2) 上記１項に記載の図形データ転送回路
の図形描画制御部 2において、最上段を含む各段に入力
されている図形データが、フレームメモリ 3に転送され
ていないことを、図形プロセッサ 1に指示する応答信号
回路 21 を設け、該応答信号回路 21 からの応答信号
が検知されない状態では、上記図形プロセッサ 1は、次
に生成されている図形データを、該図形描画制御部 2の
複数段からなる図形描画レジスタ 20 に転送しないよう
にする。
の図形描画制御部 2において、最上段を含む各段に入力
されている図形データが、フレームメモリ 3に転送され
ていないことを、図形プロセッサ 1に指示する応答信号
回路 21 を設け、該応答信号回路 21 からの応答信号
が検知されない状態では、上記図形プロセッサ 1は、次
に生成されている図形データを、該図形描画制御部 2の
複数段からなる図形描画レジスタ 20 に転送しないよう
にする。
【００１４】(3) 図形プロセッサ 1で生成された図形デ
ータを、複数個の図形描画レジスタ20 に格納した後、
該複数個の図形データをフレームメモリ 3に描画する図
形描画制御部 2において、該複数個の図形データを入力
する各図形描画レジスタ 20 を構成しているレジスタ 2
00の前段に、先入れ先出しレジスタ(FIFO) 201を設ける
ように構成する。
ータを、複数個の図形描画レジスタ20 に格納した後、
該複数個の図形データをフレームメモリ 3に描画する図
形描画制御部 2において、該複数個の図形データを入力
する各図形描画レジスタ 20 を構成しているレジスタ 2
00の前段に、先入れ先出しレジスタ(FIFO) 201を設ける
ように構成する。
【００１５】(4) 図形プロセッサ 1で生成された図形デ
ータを、複数個の図形描画レジスタ20 に格納した後、
該複数個の図形データをフレームメモリ 3に描画する図
形描画制御部 2において、該複数個の図形データを入力
する各図形描画レジスタ 20 を、一段，又は、複数段の
同じ先入れ先出しレジスタ(FIFO) 201を接続して構成す
る。
ータを、複数個の図形描画レジスタ20 に格納した後、
該複数個の図形データをフレームメモリ 3に描画する図
形描画制御部 2において、該複数個の図形データを入力
する各図形描画レジスタ 20 を、一段，又は、複数段の
同じ先入れ先出しレジスタ(FIFO) 201を接続して構成す
る。
【００１６】(5) 図形プロセッサ 1で生成された図形デ
ータを、複数個の図形描画レジスタ20 に格納した後、
該複数個の図形データをフレームメモリ 3に描画する図
形描画制御部 2において、上記図形プロセッサ 1からの
入力を１つの先入れ先出しレジスタ(FIFO) 201で構成
し、該先入れ先出しレジスタ(FIFO) 201に入力する図形
データの先頭に、上記複数個の図形描画レジスタ 20
の、それぞれを選択する為の選択ビットで構成された
図形データを挿入し、該選択ビットからなる図形デ
ータを所定の選択制御レジスタ 23 に設定した後、該
選択制御レジスタ 23 中の上記選択ビットが指示する
図形描画レジスタ 20 に、該当の図形データを入力する
ように構成する。
ータを、複数個の図形描画レジスタ20 に格納した後、
該複数個の図形データをフレームメモリ 3に描画する図
形描画制御部 2において、上記図形プロセッサ 1からの
入力を１つの先入れ先出しレジスタ(FIFO) 201で構成
し、該先入れ先出しレジスタ(FIFO) 201に入力する図形
データの先頭に、上記複数個の図形描画レジスタ 20
の、それぞれを選択する為の選択ビットで構成された
図形データを挿入し、該選択ビットからなる図形デ
ータを所定の選択制御レジスタ 23 に設定した後、該
選択制御レジスタ 23 中の上記選択ビットが指示する
図形描画レジスタ 20 に、該当の図形データを入力する
ように構成する。
【００１７】(6) 上記５項に記載の図形描画制御部 2に
おいて、上記複数個の図形描画レジスタ 20 を、先入れ
先出しレジスタ(FIFO) 201で構成する。
おいて、上記複数個の図形描画レジスタ 20 を、先入れ
先出しレジスタ(FIFO) 201で構成する。
【００１８】
【作用】即ち、本発明においては、図形プロセッサ 1で
生成された、例えば、複数バイトからなる図形データ
を、複数個の図形描画レジスタ 20 に格納した後、該複
数個の図形データを、順次, 或いは同じタイミングでフ
レームメモリ 3に描画する図形描画制御部 2において、
該複数バイトの図形データを入力する各図形描画レジス
タ 20 を、複数個の同じレジスタ 200を複数段直列に接
続して構成したり、１段，又は、複数段の先入れ先出し
レジスタ(FIFO) 201で構成することにより、上記図形描
画制御部 2でのフレームメモリ 3に対する描画の終了を
待つことなく、図形プロセッサ 1は、次の図形データ
を、該図形描画レジスタ 20 を構成している上段のレジ
スタ 200, 或いは、上段の先入れ先出しレジスタ 201に
セットすることができ、該図形プロセッサ 1での図形デ
ータの送出に待ちが発生することが無くなる。
生成された、例えば、複数バイトからなる図形データ
を、複数個の図形描画レジスタ 20 に格納した後、該複
数個の図形データを、順次, 或いは同じタイミングでフ
レームメモリ 3に描画する図形描画制御部 2において、
該複数バイトの図形データを入力する各図形描画レジス
タ 20 を、複数個の同じレジスタ 200を複数段直列に接
続して構成したり、１段，又は、複数段の先入れ先出し
レジスタ(FIFO) 201で構成することにより、上記図形描
画制御部 2でのフレームメモリ 3に対する描画の終了を
待つことなく、図形プロセッサ 1は、次の図形データ
を、該図形描画レジスタ 20 を構成している上段のレジ
スタ 200, 或いは、上段の先入れ先出しレジスタ 201に
セットすることができ、該図形プロセッサ 1での図形デ
ータの送出に待ちが発生することが無くなる。
【００１９】又、該図形描画制御部 2では、図形プロセ
ッサ 1からの図形データの図形描画レジスタ 20 へのセ
ットを監視することなく、順次、フレームメモリ 3に描
画できるので、該図形描画制御部 2での描画処理にも、
待ちが発生することが無くなる。
ッサ 1からの図形データの図形描画レジスタ 20 へのセ
ットを監視することなく、順次、フレームメモリ 3に描
画できるので、該図形描画制御部 2での描画処理にも、
待ちが発生することが無くなる。
【００２０】又、図形描画制御部 2において、図形プロ
セッサ 1からの入力部を、１個の先入れ先出しレジスタ
(FIFO) 201で構成し、該図形プロセッサ 1からセットさ
れる図形データの先頭に、複数個からなる図形描画レジ
スタ 20 の、それぞれを選択する為の選択ビットからな
る語を挿入しておき、該選択ビットからなる語を選
択制御レジスタ 23 にセットして、該選択ビットからな
る語の選択ビットが“０”であるビットに対応する図
形描画レジスタ 20 への図形データを省略することによ
り、図形プロセッサ 1での図形データの生成処理を高速
化することができる。これは、一度描画した図形データ
を使用する場合等に、極めて有効に作用する。
セッサ 1からの入力部を、１個の先入れ先出しレジスタ
(FIFO) 201で構成し、該図形プロセッサ 1からセットさ
れる図形データの先頭に、複数個からなる図形描画レジ
スタ 20 の、それぞれを選択する為の選択ビットからな
る語を挿入しておき、該選択ビットからなる語を選
択制御レジスタ 23 にセットして、該選択ビットからな
る語の選択ビットが“０”であるビットに対応する図
形描画レジスタ 20 への図形データを省略することによ
り、図形プロセッサ 1での図形データの生成処理を高速
化することができる。これは、一度描画した図形データ
を使用する場合等に、極めて有効に作用する。
【００２１】又、上記図形描画レジスタ 20 を、先入れ
先出しレジスタ(FIFO) 201で構成した場合には、例え、
１段構成の図形描画レジスタであっても、該先入れ先出
しレジスタ(FIFO) 201自身が満杯にならない限り、該図
形描画制御部 2において、該図形描画レジスタ 20 にセ
ットされている図形データのフレームメモリ 3への描画
の終了を監視することなく、図形プロセッサ 1は、次に
生成された図形データを、順次該図形描画レジスタ 20
に入力することができ、図形描画処理の高速化に寄与す
ることができる。
先出しレジスタ(FIFO) 201で構成した場合には、例え、
１段構成の図形描画レジスタであっても、該先入れ先出
しレジスタ(FIFO) 201自身が満杯にならない限り、該図
形描画制御部 2において、該図形描画レジスタ 20 にセ
ットされている図形データのフレームメモリ 3への描画
の終了を監視することなく、図形プロセッサ 1は、次に
生成された図形データを、順次該図形描画レジスタ 20
に入力することができ、図形描画処理の高速化に寄与す
ることができる。
【００２２】
【実施例】以下本発明の実施例を図面によって詳述す
る。前述の図１〜図８は、本発明の一実施例を示した図
である。
る。前述の図１〜図８は、本発明の一実施例を示した図
である。
【００２３】本発明においては、図形プロセッサ 1で生
成された、例えば、複数バイトからなる図形データを、
複数個の図形描画レジスタ 20 に格納した後、該複数個
の図形データを、順次，或いは、同じタイミングでフレ
ームメモリ 3に格納する図形描画制御部 2において、該
複数バイトの図形データを入力する各図形描画レジスタ
20 を、複数個の同じレジスタ 200を直列に接続して構
成するか、該複数個の図形描画レジスタ 20 を構成して
いるレジスタ 200の前段に、先入れ先出しレジスタ(FIF
O) 201を設けるか、図形プロセッサ 1からの入力部を一
つの先入れ先出しレジスタ(FIFO) 201で構成し、該図形
データの先頭に、該複数個の図形描画レジスタ 20 を選
択する選択ビットから成る語を挿入し、該選択ビッ
トに応じて、続く図形データを、上記複数の各図形描
画レジスタ 20 のそれぞれに入力するか、上記各図形描
画レジスタ 20 を、複数個の同じレジスタ 200を多段に
接続したとき、各段とも満杯になったとき、応答信号
を抑止して、次の図形データの入力を抑止する手段が、
本発明を実施するのに必要な手段である。尚、全図を通
して同じ符号は同じ対象物を示している。
成された、例えば、複数バイトからなる図形データを、
複数個の図形描画レジスタ 20 に格納した後、該複数個
の図形データを、順次，或いは、同じタイミングでフレ
ームメモリ 3に格納する図形描画制御部 2において、該
複数バイトの図形データを入力する各図形描画レジスタ
20 を、複数個の同じレジスタ 200を直列に接続して構
成するか、該複数個の図形描画レジスタ 20 を構成して
いるレジスタ 200の前段に、先入れ先出しレジスタ(FIF
O) 201を設けるか、図形プロセッサ 1からの入力部を一
つの先入れ先出しレジスタ(FIFO) 201で構成し、該図形
データの先頭に、該複数個の図形描画レジスタ 20 を選
択する選択ビットから成る語を挿入し、該選択ビッ
トに応じて、続く図形データを、上記複数の各図形描
画レジスタ 20 のそれぞれに入力するか、上記各図形描
画レジスタ 20 を、複数個の同じレジスタ 200を多段に
接続したとき、各段とも満杯になったとき、応答信号
を抑止して、次の図形データの入力を抑止する手段が、
本発明を実施するのに必要な手段である。尚、全図を通
して同じ符号は同じ対象物を示している。
【００２４】以下、図１〜図８により、本発明の図形描
画処理における図形データ転送回路，及び方法を説明す
る。先ず、図１は、図形描画レジスタ 20 を同じレジス
タ 200を多段構成、例えば、２段構成にした例を示して
おり、図２は、その場合の動作タイムチャートを示して
いる。
画処理における図形データ転送回路，及び方法を説明す
る。先ず、図１は、図形描画レジスタ 20 を同じレジス
タ 200を多段構成、例えば、２段構成にした例を示して
おり、図２は、その場合の動作タイムチャートを示して
いる。
【００２５】図形プロセッサ 1から、図形描画制御部 2
に、図示されている如くに、図形データ(X,Y,Z,R,G,B)
(該図形データは３次元のカラーの図形データである）
が送出されてくると、次の図形描画制御部 2に入る。
に、図示されている如くに、図形データ(X,Y,Z,R,G,B)
(該図形データは３次元のカラーの図形データである）
が送出されてくると、次の図形描画制御部 2に入る。
【００２６】該図形描画制御部 2においては、該図形プ
ロセッサ 1からのデータを、複数個、例えば、上記の例
では、６個の図形描画レジスタ 20 にセットされた時点
で、フレームメモリ 3に, 該図形データを描画する。
ロセッサ 1からのデータを、複数個、例えば、上記の例
では、６個の図形描画レジスタ 20 にセットされた時点
で、フレームメモリ 3に, 該図形データを描画する。
【００２７】次に、図形プロセッサ 1が、次の図形デー
タ(X,Y,Z,R,G,B) 群を生成して、該図形描画制御部 2の
図形描画レジスタ 20 にセットしようとするとき、従来
のように、該図形描画レジスタ 20 が１段構成である
と、該図形データの全てが、フレームメモリ 3への描画
を終了していないことがあったが、本発明のように、２
段構成以上であると、１段目の図形描画レジスタ 200に
セットされている図形データのフレームメモリ 3への描
画が終了していなくても、２段目の図形描画レジスタ 2
00に対して、該次の図形データをセットすることができ
るし、該図形描画制御部 2も、該図形プロセッサ 1から
図形データを、２段目の図形描画レジスタ200にセット
しているときでも、該１段目の図形描画レジスタ 200の
図形データのフレームメモリ 3への描画を続けることが
できる。
タ(X,Y,Z,R,G,B) 群を生成して、該図形描画制御部 2の
図形描画レジスタ 20 にセットしようとするとき、従来
のように、該図形描画レジスタ 20 が１段構成である
と、該図形データの全てが、フレームメモリ 3への描画
を終了していないことがあったが、本発明のように、２
段構成以上であると、１段目の図形描画レジスタ 200に
セットされている図形データのフレームメモリ 3への描
画が終了していなくても、２段目の図形描画レジスタ 2
00に対して、該次の図形データをセットすることができ
るし、該図形描画制御部 2も、該図形プロセッサ 1から
図形データを、２段目の図形描画レジスタ200にセット
しているときでも、該１段目の図形描画レジスタ 200の
図形データのフレームメモリ 3への描画を続けることが
できる。
【００２８】このときの動作をタイムチャートで示した
ものが図２であるが、本図からも明らかなように、図形
描画レジスタ 20 を、同じレジスタ 200で、少なくと
も、２段接続以上の構成にしたとき、従来のように、図
形プロセッサ 1での待ち状態,及び、図形描画制御部 2
での描画停止の発生がなくなり、図形処理の高速化が達
成できる。
ものが図２であるが、本図からも明らかなように、図形
描画レジスタ 20 を、同じレジスタ 200で、少なくと
も、２段接続以上の構成にしたとき、従来のように、図
形プロセッサ 1での待ち状態,及び、図形描画制御部 2
での描画停止の発生がなくなり、図形処理の高速化が達
成できる。
【００２９】次に、図３，図４は、図１，図２の構成
例、即ち、図形描画レジスタ 20 を同じレジスタ 200の
２段構成としたときで、該図形プロセッサ 1での図形デ
ータの生成が早くて、該生成されている図形データを、
図形描画制御部 2に転送しようとしているときでも、図
形描画制御部 2での該２段にセットされている図形デー
タのフレームメモリ 3への描画が終了していない時に
は、応答信号回路 21 において、図形プロセッサ 1に対
して、応答信号を返送しないように制御する。
例、即ち、図形描画レジスタ 20 を同じレジスタ 200の
２段構成としたときで、該図形プロセッサ 1での図形デ
ータの生成が早くて、該生成されている図形データを、
図形描画制御部 2に転送しようとしているときでも、図
形描画制御部 2での該２段にセットされている図形デー
タのフレームメモリ 3への描画が終了していない時に
は、応答信号回路 21 において、図形プロセッサ 1に対
して、応答信号を返送しないように制御する。
【００３０】このような制御形態をとることにより、図
形プロセッサ 1からの次の、具体的には、３つ目の図形
データの、図形描画レジスタ 20 へのセットを停止させ
ることができ、該２段目の図形データが消失するのを防
止することができる。
形プロセッサ 1からの次の、具体的には、３つ目の図形
データの、図形描画レジスタ 20 へのセットを停止させ
ることができ、該２段目の図形データが消失するのを防
止することができる。
【００３１】勿論、該図形描画レジスタ 20 を、３段，
４段構成とすることにより、このような制御をとらなく
ても、図形データの消失を防ぐことができるが、図形描
画レジスタ 20 のハードウェア量の増大を抑えたい場合
には、本制御方法が効果的である。
４段構成とすることにより、このような制御をとらなく
ても、図形データの消失を防ぐことができるが、図形描
画レジスタ 20 のハードウェア量の増大を抑えたい場合
には、本制御方法が効果的である。
【００３２】このときの動作フローを示したものが、図
４であるが、図形描画制御部 2での描画処理に、描画待
ちの発生することはないが、図形プロセッサ 1では、上
記応答信号回路 21 からの応答信号の待ちが生じるこ
とがある。
４であるが、図形描画制御部 2での描画処理に、描画待
ちの発生することはないが、図形プロセッサ 1では、上
記応答信号回路 21 からの応答信号の待ちが生じるこ
とがある。
【００３３】図５，図６は、図形描画レジスタ 20 に、
先入れ先出しレジスタ 201を導入したときの例を示して
おり、図５は構成例であり、図６は動作フローを示して
いる。
先入れ先出しレジスタ 201を導入したときの例を示して
おり、図５は構成例であり、図６は動作フローを示して
いる。
【００３４】図５の例では、図９に示した従来構成の各
図形描画レジスタ 20 を構成している通常のレジスタ 2
00の前段に、先入れ先出しレジスタ 201を接続した例で
ある。
図形描画レジスタ 20 を構成している通常のレジスタ 2
00の前段に、先入れ先出しレジスタ 201を接続した例で
ある。
【００３５】図形プロセッサ 1から、図形描画制御部 2
に対して、前述の図形データ(X,Y,Z,R,G,B) が送出さ
れ、図形描画制御部 2に入力されると、該図形描画制御
部 2では、受信した図形データを、各図形描画レジスタ
20 にライトし、６個の図形描画レジスタ 20 にセット
された時点でフレームメモリ 3に描画する。
に対して、前述の図形データ(X,Y,Z,R,G,B) が送出さ
れ、図形描画制御部 2に入力されると、該図形描画制御
部 2では、受信した図形データを、各図形描画レジスタ
20 にライトし、６個の図形描画レジスタ 20 にセット
された時点でフレームメモリ 3に描画する。
【００３６】この例では、該図形描画レジスタ 20 の入
力段に、先入れ先出しレジスタ(FIFO) 201を設けている
ので、該図形描画制御部 2で、初段のレジスタ 200中の
図形データをフレームメモリ 3に描画中でも、図形プロ
セッサ 1は、次の図形データを、該先入れ先出しレジス
タ(FIFO) 201に順次セットすることができ、該図形プロ
セッサ 1での図形データの送出に待ちが生じることが無
くなる。
力段に、先入れ先出しレジスタ(FIFO) 201を設けている
ので、該図形描画制御部 2で、初段のレジスタ 200中の
図形データをフレームメモリ 3に描画中でも、図形プロ
セッサ 1は、次の図形データを、該先入れ先出しレジス
タ(FIFO) 201に順次セットすることができ、該図形プロ
セッサ 1での図形データの送出に待ちが生じることが無
くなる。
【００３７】然し、この構成では、該図形描画レジスタ
20 の入力段目を構成している先入れ先出しレジスタ(F
IFO) 201から、１段目の通常のレジスタ 200に図形デー
タを落とすとき、該１段目の図形描画レジスタ 200のビ
ジー表示ビット 20aを見て、該１段目の図形描画レジス
タ 200中の図形データのフレームメモリ 3への描画が終
了していないと、該先入れ先出しレジスタ(FIFO) 201か
ら、図形描画レジスタ200へのセットはできないため、
図６の動作フローにも示したように、図形描画制御部 2
において、次の描画処理に待ちが生じることがある。
20 の入力段目を構成している先入れ先出しレジスタ(F
IFO) 201から、１段目の通常のレジスタ 200に図形デー
タを落とすとき、該１段目の図形描画レジスタ 200のビ
ジー表示ビット 20aを見て、該１段目の図形描画レジス
タ 200中の図形データのフレームメモリ 3への描画が終
了していないと、該先入れ先出しレジスタ(FIFO) 201か
ら、図形描画レジスタ200へのセットはできないため、
図６の動作フローにも示したように、図形描画制御部 2
において、次の描画処理に待ちが生じることがある。
【００３８】そこで、図５の構成例において、図形描画
レジスタ 20 の初段の図形描画レジスタ 200を、先入れ
先出しレジスタ(FIFO) 201に置き換えることにより、図
形描画制御部 2での描画処理の待ちを無くすることがで
きる。 (図示せず)図形描画レジスタ 20 を先入れ先出
しレジスタ(FIFO) 201で構成する場合は、１段構成であ
っても、上記の同様の作用効果を得ることができること
はいうまでもないことである。
レジスタ 20 の初段の図形描画レジスタ 200を、先入れ
先出しレジスタ(FIFO) 201に置き換えることにより、図
形描画制御部 2での描画処理の待ちを無くすることがで
きる。 (図示せず)図形描画レジスタ 20 を先入れ先出
しレジスタ(FIFO) 201で構成する場合は、１段構成であ
っても、上記の同様の作用効果を得ることができること
はいうまでもないことである。
【００３９】次の、図７，図８の実施例は、上記図形プ
ロセッサ 1からの入力部を１つの先入れ先出しレジスタ
201で構成し、該先入れ先出しレジスタ(FIFO) 201に入
力する図形データの先頭に、上記複数個の図形描画レジ
スタ 20 の、それぞれを選択する為の選択ビットで構
成された図形データを挿入し、該選択ビットからな
る図形データを所定の選択制御レジスタ 23 に設定し
た後、該選択制御レジスタ 23 中の上記選択ビットが
指示する図形描画レジスタ 20 に、該当の図形データを
入力するように構成したものである。
ロセッサ 1からの入力部を１つの先入れ先出しレジスタ
201で構成し、該先入れ先出しレジスタ(FIFO) 201に入
力する図形データの先頭に、上記複数個の図形描画レジ
スタ 20 の、それぞれを選択する為の選択ビットで構
成された図形データを挿入し、該選択ビットからな
る図形データを所定の選択制御レジスタ 23 に設定し
た後、該選択制御レジスタ 23 中の上記選択ビットが
指示する図形描画レジスタ 20 に、該当の図形データを
入力するように構成したものである。
【００４０】前述の図５，図６の例では、各図形描画レ
ジスタ 20 に、先入れ先出しレジスタ(FIFO) 201を持つ
ことになり、物量が増加する。そこで、例えば、図形描
画制御部 2の入力部に、１つの先入れ先出しレジスタ(F
IFO) 201を設けて、図形プロセッサ 1から、該１つの先
入れ先出しレジスタ(FIFO) 201にセットされた、複数
個、例えば、６個の図形データを、図形描画レジスタ 2
0 に分配するように構成することで、該物量の増加を抑
止することができるようにしたものである。
ジスタ 20 に、先入れ先出しレジスタ(FIFO) 201を持つ
ことになり、物量が増加する。そこで、例えば、図形描
画制御部 2の入力部に、１つの先入れ先出しレジスタ(F
IFO) 201を設けて、図形プロセッサ 1から、該１つの先
入れ先出しレジスタ(FIFO) 201にセットされた、複数
個、例えば、６個の図形データを、図形描画レジスタ 2
0 に分配するように構成することで、該物量の増加を抑
止することができるようにしたものである。
【００４１】然しながら、この構成では、図形プロセッ
サ 1からの図形データ(X,Y,Z,R,G,B) を、図形描画レジ
スタ 20 の所定の位置にセットする為のアドレスを、各
図形データに持つ必要がある。特に、該図形データの一
部、例えば、２次元の図形データであると、上記図形デ
ータ(Z) が不要となる為、該図形データにアドレスが必
須となる。この場合には、該図形データのビット幅が増
加し、メモリ量の増大を招くことになる。
サ 1からの図形データ(X,Y,Z,R,G,B) を、図形描画レジ
スタ 20 の所定の位置にセットする為のアドレスを、各
図形データに持つ必要がある。特に、該図形データの一
部、例えば、２次元の図形データであると、上記図形デ
ータ(Z) が不要となる為、該図形データにアドレスが必
須となる。この場合には、該図形データのビット幅が増
加し、メモリ量の増大を招くことになる。
【００４２】そこで、本発明においては、図７に示され
ているように、一群の図形データの先頭に、各図形描画
レジスタ 20 を指定するための選択ビットの配列から
なる語を挿入する。
ているように、一群の図形データの先頭に、各図形描画
レジスタ 20 を指定するための選択ビットの配列から
なる語を挿入する。
【００４３】該図形描画制御部 2において、該先入れ先
出しレジスタ(FIFO) 201から先出しされる図形データ
が、上記先頭の図形データであることを、最上位ビッ
ト等に付加されている制御フラグ等により認識すると、
該先頭の図形データを選択制御レジスタ 23 にセット
すると共に、カウンタ 24 をリセットする。
出しレジスタ(FIFO) 201から先出しされる図形データ
が、上記先頭の図形データであることを、最上位ビッ
ト等に付加されている制御フラグ等により認識すると、
該先頭の図形データを選択制御レジスタ 23 にセット
すると共に、カウンタ 24 をリセットする。
【００４４】以降に読み出される図形データは、該カウ
ンタ 24 が指示する選択制御レジスタ 23 の選択ビット
の値により、選択的に、上記複数個の図形描画レジス
タ 20 の所定の位置にセットする。即ち、該選択ビット
が“１”であると、その時読み出されている図形デー
タを所定の図形描画レジスタ 20 にセットするが、該選
択ビットが“０”であると、対応する図形描画レジス
タ 20 へのセットを抑止するように制御する。
ンタ 24 が指示する選択制御レジスタ 23 の選択ビット
の値により、選択的に、上記複数個の図形描画レジス
タ 20 の所定の位置にセットする。即ち、該選択ビット
が“１”であると、その時読み出されている図形デー
タを所定の図形描画レジスタ 20 にセットするが、該選
択ビットが“０”であると、対応する図形描画レジス
タ 20 へのセットを抑止するように制御する。
【００４５】図７の例においては、Ｚ座標の図形データ
がないので、該Ｚ座標の図形データに対応する選択ビッ
トを“０”にすることにより、該Ｚ座標の図形データを
省略することができる。
がないので、該Ｚ座標の図形データに対応する選択ビッ
トを“０”にすることにより、該Ｚ座標の図形データを
省略することができる。
【００４６】この機能は、既にフレームメモリ 3に描画
されている図形データを使用する場合、該図形描画レジ
スタ 20 の、例えば、該Ｚ座標の図形データをその儘、
続けて使用して、該フレームメモリ 3に描画することで
事足りるので、図形プロセッサ 1は該当の図形データを
生成する必要が無くなる。又、前述のように、２次元の
図形を描画する場合には、元々、Ｚ座標のデータは不要
であるので、常に、該Ｚ座標の図形データを省略して生
成することにより、図形プロセッサ 1, 及び、図形描画
制御部 2での処理量を少なくすることがてきる。
されている図形データを使用する場合、該図形描画レジ
スタ 20 の、例えば、該Ｚ座標の図形データをその儘、
続けて使用して、該フレームメモリ 3に描画することで
事足りるので、図形プロセッサ 1は該当の図形データを
生成する必要が無くなる。又、前述のように、２次元の
図形を描画する場合には、元々、Ｚ座標のデータは不要
であるので、常に、該Ｚ座標の図形データを省略して生
成することにより、図形プロセッサ 1, 及び、図形描画
制御部 2での処理量を少なくすることがてきる。
【００４７】上記の例では、図形描画レジスタ 20 とし
て、通常のレジスタ 200を使用した例で説明している
が、この場合には、各図形描画レジスタ 20 の全てをフ
レームメモリ 3への描画を終了しないと、次の図形デー
タを該図形描画レジスタ 20 にライトすることができな
い為、図８の動作フローに示したように、該図形描画制
御部 2内において、先入れ先出しレジスタ(FIFO) 201か
ら図形描画レジスタ 20に図形データをライトするとき
に、ライト待ちが生じることがある。
て、通常のレジスタ 200を使用した例で説明している
が、この場合には、各図形描画レジスタ 20 の全てをフ
レームメモリ 3への描画を終了しないと、次の図形デー
タを該図形描画レジスタ 20 にライトすることができな
い為、図８の動作フローに示したように、該図形描画制
御部 2内において、先入れ先出しレジスタ(FIFO) 201か
ら図形描画レジスタ 20に図形データをライトするとき
に、ライト待ちが生じることがある。
【００４８】そこで、該図形描画レジスタ 20 の通常の
レジスタ 200を先入れ先出しレジスタ 201に置き換える
(図示せず) ことにより、該ライト待ちを無くすること
ができるが、この場合には、該図形描画レジスタ 20 が
複数個の先入れ先出しレジスタ 201で構成されている
為、前述のように、特定の先入れ先出しレジスタ(FIFO)
201への図形データのライトを省略すると、各図形デー
タ(X,Y,Z,R,G,B) 間のセット位置 (アドレス) にずれが
生じる為、上記のよう選択ビットによるライトの抑止
を行う制御を採ることはできなくなり、不要な図形デー
タも、図形プロセッサ 1において、常に、生成して該図
形描画レジスタ 20 を構成している先入れ先出しレジス
タ(FIFO) 201にライトする制御方法を採る必要がある。
レジスタ 200を先入れ先出しレジスタ 201に置き換える
(図示せず) ことにより、該ライト待ちを無くすること
ができるが、この場合には、該図形描画レジスタ 20 が
複数個の先入れ先出しレジスタ 201で構成されている
為、前述のように、特定の先入れ先出しレジスタ(FIFO)
201への図形データのライトを省略すると、各図形デー
タ(X,Y,Z,R,G,B) 間のセット位置 (アドレス) にずれが
生じる為、上記のよう選択ビットによるライトの抑止
を行う制御を採ることはできなくなり、不要な図形デー
タも、図形プロセッサ 1において、常に、生成して該図
形描画レジスタ 20 を構成している先入れ先出しレジス
タ(FIFO) 201にライトする制御方法を採る必要がある。
【００４９】このように、本発明は、図形プロセッサ 1
で生成された、例えば、複数バイトからなる図形データ
を、複数個の図形描画レジスタ 20 に格納した後、該複
数個の図形データを、順次, 或いは、同じタイミングで
フレームメモリ 3に格納する図形描画制御部 2におい
て、該複数バイトの図形データを入力する各図形描画レ
ジスタ 20 を、複数個の同じレジスタ 200を直列に接続
して構成するか、該複数個の図形描画レジスタ 200の前
段に、先入れ先出しレジスタ(FIFO) 201を設けるか、図
形プロセッサ 1からの入力部を一つの先入れ先出しレジ
スタ(FIFO) 201で構成し、該図形データの先頭に、該複
数個の図形描画レジスタ 20 を選択する選択ビットか
ら成る語を挿入し、該選択ビットに応じて、続く図
形データを、上記複数の各図形描画レジスタ 20 のそれ
ぞれに入力するか、上記各図形描画レジスタ 20 を、複
数個の同じレジスタ 200を多段に接続したとき、各段と
も満杯になったとき、応答信号を抑止して、次の図形
データの入力を抑止するようにしたところに特徴があ
る。
で生成された、例えば、複数バイトからなる図形データ
を、複数個の図形描画レジスタ 20 に格納した後、該複
数個の図形データを、順次, 或いは、同じタイミングで
フレームメモリ 3に格納する図形描画制御部 2におい
て、該複数バイトの図形データを入力する各図形描画レ
ジスタ 20 を、複数個の同じレジスタ 200を直列に接続
して構成するか、該複数個の図形描画レジスタ 200の前
段に、先入れ先出しレジスタ(FIFO) 201を設けるか、図
形プロセッサ 1からの入力部を一つの先入れ先出しレジ
スタ(FIFO) 201で構成し、該図形データの先頭に、該複
数個の図形描画レジスタ 20 を選択する選択ビットか
ら成る語を挿入し、該選択ビットに応じて、続く図
形データを、上記複数の各図形描画レジスタ 20 のそれ
ぞれに入力するか、上記各図形描画レジスタ 20 を、複
数個の同じレジスタ 200を多段に接続したとき、各段と
も満杯になったとき、応答信号を抑止して、次の図形
データの入力を抑止するようにしたところに特徴があ
る。
【００５０】
【発明の効果】以上、詳細に説明したように、本発明の
図形描画におるけ図形データ転送方法は、図形プロセッ
サが生成した図形データを図形描画レジスタに入力して
フレームメモリに描画する方法において、図形プロセッ
サで生成された図形データを、複数個の図形描画レジス
タに格納した後、該複数個の図形データをフレームメモ
リに描画する図形描画制御部において、該複数個の図形
データを入力する各図形描画レジスタを、複数個の同じ
レジスタを直列に接続して構成するか、該複数個の図形
描画レジスタの前段に、先入れ先出しレジスタ(FIFO)を
設けるか、図形プロセッサからの入力部を一つの先入れ
先出しレジスタ(FIFO)で構成し、該図形データの先頭
に、該複数個の図形描画レジスタを選択する選択ビット
からなる語(図形データ) を設け、該図形データ
の選択ビットに応じて、続く図形データを、上記複数
の各図形描画レジスタに入力するか、上記各図形描画レ
ジスタを、複数個の同じレジスタを多段に接続したと
き、各段とも満杯になったとき、応答信号を抑止し
て、次の図形データの入力を抑止するようにしたもので
あるので、図形データの生成, 描画処理を、比較的簡単
な回路で、高速化することができる効果がある。
図形描画におるけ図形データ転送方法は、図形プロセッ
サが生成した図形データを図形描画レジスタに入力して
フレームメモリに描画する方法において、図形プロセッ
サで生成された図形データを、複数個の図形描画レジス
タに格納した後、該複数個の図形データをフレームメモ
リに描画する図形描画制御部において、該複数個の図形
データを入力する各図形描画レジスタを、複数個の同じ
レジスタを直列に接続して構成するか、該複数個の図形
描画レジスタの前段に、先入れ先出しレジスタ(FIFO)を
設けるか、図形プロセッサからの入力部を一つの先入れ
先出しレジスタ(FIFO)で構成し、該図形データの先頭
に、該複数個の図形描画レジスタを選択する選択ビット
からなる語(図形データ) を設け、該図形データ
の選択ビットに応じて、続く図形データを、上記複数
の各図形描画レジスタに入力するか、上記各図形描画レ
ジスタを、複数個の同じレジスタを多段に接続したと
き、各段とも満杯になったとき、応答信号を抑止し
て、次の図形データの入力を抑止するようにしたもので
あるので、図形データの生成, 描画処理を、比較的簡単
な回路で、高速化することができる効果がある。
【図１】本発明の一実施例を示した図（その１）
【図２】本発明の一実施例を示した図（その２）
【図３】本発明の一実施例を示した図（その３）
【図４】本発明の一実施例を示した図（その４）
【図５】本発明の一実施例を示した図（その５）
【図６】本発明の一実施例を示した図（その６）
【図７】本発明の一実施例を示した図（その７）
【図８】本発明の一実施例を示した図（その８）
【図９】従来の図形描画制御を説明する図（その１）
【図１０】従来の図形描画制御を説明する図（その２）
1 図形プロセッサ 2 図形描画制
御部 20 図形描画レジスタ 20a ビジー指示
ビット(B) 200 レジスタ, 又は、図形構成レジスタ 201 先入れ先だしレジスタ(FIFO) 21 応答信号回路 22 デコーダ(D
EC) 23 選択制御レジスタ 3 フレームメモリ 4 ディスプレ
イ 応答信号 選択ビット 図形データの先頭データ
御部 20 図形描画レジスタ 20a ビジー指示
ビット(B) 200 レジスタ, 又は、図形構成レジスタ 201 先入れ先だしレジスタ(FIFO) 21 応答信号回路 22 デコーダ(D
EC) 23 選択制御レジスタ 3 フレームメモリ 4 ディスプレ
イ 応答信号 選択ビット 図形データの先頭データ
Claims (6)
- 【請求項１】図形プロセッサ(1) で生成された図形デー
タを、複数個の図形描画レジスタ(20)に格納した後、該
複数個の図形データをフレームメモリ(3) に描画する図
形描画制御部(2) において、 該複数個の図形データを入力する各図形描画レジスタ(2
0)を、複数個の同じレジスタ(200) を複数段直列に接続
して構成することを特徴とする図形描画処理における図
形データ転送回路。 - 【請求項２】請求項１に記載の図形データ転送回路の図
形描画制御部(2) において、最上段を含む各段に入力さ
れている図形データが、フレームメモリ(3) に転送され
ていないことを、図形プロセッサ(1) に指示する応答信
号回路(21)を設け、 該応答信号回路(21)からの応答信号 () が検知されな
い状態では、上記図形プロセッサ(1) は、次に生成され
ている図形データを、該図形描画制御部(2) の複数段か
らなる図形描画レジスタ(20)に転送しないことを特徴と
する図形描画処理における図形データ転送方法。 - 【請求項３】図形プロセッサ(1) で生成された図形デー
タを、複数個の図形描画レジスタ(20)に格納した後、該
複数個の図形データをフレームメモリ(3) に描画する図
形描画制御部(2) において、 該複数個の図形データを入力する各図形描画レジスタ(2
0)を構成しているレジスタ(200) の前段に、先入れ先出
しレジスタ(201) を設けたことを特徴とする図形描画処
理における図形データ転送回路。 - 【請求項４】図形プロセッサ(1) で生成された図形デー
タを、複数個の図形描画レジスタ(20)に格納した後、該
複数個の図形データをフレームメモリ(3) に描画する図
形描画制御部(2) において、 該複数バイトの図形データを入力する各図形描画レジス
タ(20)を、一段，又は、複数段の先入れ先出しレジスタ
(201) で構成したことを特徴とする図形描画処理におけ
る図形データ転送回路。 - 【請求項５】図形プロセッサ(1) で生成された図形デー
タを、複数個の図形描画レジスタ(20)に格納した後、該
複数個の図形データをフレームメモリ(3) に描画する図
形描画制御部(2) において、 上記図形プロセッサ(1) からの入力を１つの先入れ先出
しレジスタ(201) で構成し、該先入れ先出しレジスタ(2
01) に入力する図形データの先頭に、上記複数個の図形
描画レジスタ(20)の、それぞれを選択する為の選択ビッ
ト () で構成された図形データ（）を挿入し、 該選択ビット () からなる図形データ（）を所定の
選択制御レジスタ(23)に設定した後、該選択制御レジス
タ(23)中の上記選択ビット () が指示する図形描画レ
ジスタ(20)に、該当の図形データを入力することを特徴
とする図形描画処理における図形データ転送方法。 - 【請求項６】請求項５に記載の図形描画制御部(2) にお
いて、上記複数個の図形描画レジスタ(20)を、先入れ先
出しレジスタ(201) で構成したことを特徴とする図形描
画処理における図形データ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4065434A JPH05266202A (ja) | 1992-03-24 | 1992-03-24 | 図形描画処理における図形データ転送回路，及び方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4065434A JPH05266202A (ja) | 1992-03-24 | 1992-03-24 | 図形描画処理における図形データ転送回路，及び方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05266202A true JPH05266202A (ja) | 1993-10-15 |
Family
ID=13287007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4065434A Withdrawn JPH05266202A (ja) | 1992-03-24 | 1992-03-24 | 図形描画処理における図形データ転送回路，及び方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05266202A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6772243B2 (en) * | 2000-12-19 | 2004-08-03 | Sun Microsystems, Inc. | Apparatus and method for generating a partial fullness indicator signal in a FIFO |
-
1992
- 1992-03-24 JP JP4065434A patent/JPH05266202A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6772243B2 (en) * | 2000-12-19 | 2004-08-03 | Sun Microsystems, Inc. | Apparatus and method for generating a partial fullness indicator signal in a FIFO |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |