JP3090605B2 - マルチプロセッサ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、逐次送られてくる
データを複数の並列プロセッサに分散させて並列的に処
理するマルチプロセッサ装置に係り、特に、ディスプレ
イ上でコンピュータ・グラフィックス画像を生成し表示
するためのグラフィック処理に利用可能なマルチプロセ
ッサ装置に関する。更に詳しくは、本発明は、３次元オ
ブジェクトの表面に模様（例えば大理石、木の皮、アル
ミニウムなど）を貼り付けるテクスチャ・マッピング
（Ｔｅｘｔｕｒｅ Ｍａｐｐｉｎｇ）に利用可能なマル
チプロセッサ装置に関する。

【０００２】

【従来の技術】昨今の技術革新に伴い、コンピュータの
利用分野も拡大してきた。コンピュータによる図形や画
像（いわゆる「コンピュータ・グラフィックス」）の作
成や処理はその一例である。最近では、コンピュータの
表示能力の強化やグラフィックス処理の高機能化に伴っ
て、３次元オブジェクトの２次元的イメージを生成し表
示するという、いわゆる「３次元グラフィックス」が脚
光を浴びるようになってきた。ここでいう３次元グラフ
ィックスとは、３次元オブジェクトが光源によって照ら
されたときなどの光学現象を数式モデルで表現し、該モ
デルに基づいてオブジェクト表面に陰影（シェーディン
グ：Ｓｈａｄｉｎｇ）若しくは濃淡を付けた画像を生成
することによって、３次元的なイメージとして画面表示
する、というものである。このような３次元グラフィッ
クス技術は、科学、工学、製造その他の応用分野でのＣ
ＡＤ／ＣＡＭや、各種ソフトウェア開発分野などにおい
て、ますます盛んになってきている。

【０００３】３次元グラフィックス処理は、一般には、
『モデリング』、『レンダリング』という２つの工程を
含んでいる。ここで、モデリングとは、スクリーン上で
表現したい３次元オブジェクト（例えば飛行機やビル、
猫など）の形、色、表面の性質などのデータをコンピュ
ータに入力・編集する作業をいう。

【０００４】モデリングは、オブジェクトに関するデー
タを、後続のレンダリングで利用可能な形式でコンピュ
ータ内に取り込むための作業のことである。モデリング
には、ＣＳＧ（Constructive Solid Geomemory）、ポリ
ゴン、ベジェ、メタボールなど各種方法が挙げられる。

【０００５】また、レンダリングとは、オブジェクトを
ある位置から眺めたときにどのように見えるかを考察し
て、その見え方に従って画像を生成することをいう。よ
り具体的には、モデラーで作成した３次元データ（例え
ばオブジェクトに対する光源の位置、ハイライト、陰
影、色）を元にして、３次元オブジェクト表面の色付け
とシェーディングを行う作業をいう。レンダリングは、
更に『座標変換』、『隠面消去』、『シェーディン
グ』、『リアルさを出すための工夫』の各作業に細分化
される。『座標変換』は、モデルを定義する各座標値
を、視点の位置から見たときのスクリーン上の座標値に
変換することをいう。『隠面消去』とは、モデルの中で
現在の視点から見える部分及び隠れる部分を判断するこ
とをいう。その代表例はＺバッファ法である。『シェー
ディング』とは、照明を考慮に入れて、オブジェクトの
各部分がどのような色、明るさで見えるかを判断して、
その色をスクリーン上の該当するピクセルに塗る処理の
ことである。『リアルさを出すための工夫』は、通常、
レンダリング処理の後に実行される。該工夫を行うの
は、１:レンダリングまでに至る各グラフィックス処理
工程は、オブジェクトの表面は理想的な平面あるいは数
式によって表現できる完全に滑らかな曲面である、ある
いは表面の色が面ごとに一定である、という仮定に基づ
いてること、及び、２:座標変換→隠面消去→シェーデ
ィングにより得られた画像は実在のオブジェクトとは程
遠い無機質なものである、という理由のためである。
『リアルさを出すための工夫』の例として、マッピン
グ、すなわち、物体の表面や平面に予め作成してある模
様のデータを貼り付ける作業が挙げられる。

【０００６】マッピングは、オブジェクトの材質特性を
如実に表現する上で重要である。その一例は、テクスチ
ャ・マッピングである。ここで、テクスチャ（Ｔｅｘｔ
ｕｒｅ）とは、物の表面の素材感（若しくは表面の柄、
模様）を表す厚みのないパターンやイメージのことをい
う。テクスチャ・マッピングとは、各素材（例えば大理
石、木の皮、アルミニウムなど）のテクスチャを予めビ
ットマップとして用意しておき、レンダリングが終了し
た直後の比較的滑らかな平面又は曲面状のオブジェクト
の表面に貼り付けることによってなされる。テクスチャ
・マッピングによれば、単調な表面で構成されたオブジ
ェクトを複雑な表面を持つリアルなものに見せかけるこ
とができる。例えば、フライト・シミュレータでは、予
め撮影しておいた景色の写真イメージを背景部分にテク
スチャ・マッピングすることで、仮想現実的な映像を高
速に生成することができる。あるいは単純な直方体モデ
ルを金属や石材のように見せることも可能である。

【０００７】このテクスチャ・マッピングは、大量のデ
ータ・アクセス及び大量の演算処理を必要とする。これ
は、テクスチャ・データ（すなわち、貼り付けるべきパ
ターンや背景などのイメージを表す２次元配列データ）
が厖大であることにも依拠する。したがって、テクスチ
ャ・マッピングを実時間処理を行うには、単体処理では
限界があり、複数のパイプラインを設けることによって
並列処理化を図ることが必須の状況となっている。テク
スチャ・マッピングの並列処理は、例えばスクリーンを
複数の領域に細分化して、各領域の処理を各並列プロセ
ッサに分散させることによってなされる。

【０００８】図５には、マルチプロセッサ・システム１
００のハードウェア構成を概略的に示している。同図に
おいて、マルチプロセッサ・システム１００は、ディス
パッチ・プロセッサ１０と、複数（図５では４個）の並
列プロセッサ３０−１，３０−２…と、各並列プロセッ
サ３０−１…ごとに設けられた先入れ先出しバッファ
（ＦＩＦＯ）２０−１，２０−２…と、マージ・プロセ
ッサ４０とで構成される。ディスパッチ・プロセッサ１
０は、順次入力したデータ・セット（本明細書中では、
分配されるデータの一単位を「データ・セット」とい
う。以下同様）をデータの属性等に従って各並列プロセ
ッサ３０−１…に分配するための演算ユニットである。
各ＦＩＦＯ２０−１…は、並列プロセッサ３０−１…の
手前に配置され、分配されたデータ・セットを一時格納
するとともに、前回のデータ処理を終えた並列プロセッ
サ３０−１…に対して次のデータ・セットを逐次送り出
すようになっている。また、マージ・プロセッサ４０
は、ディスパッチ・プロセッサ１０で分散され、且つ各
並列プロセッサ３０−１…で並列処理されたデータ・セ
ットを再び統合して出力するための演算ユニットであ
る。

【０００９】マルチプロセッサ・システムにおいては、
各並列プロセッサに課される負荷（すなわち単位時間当
りの処理データ量）が均等化されていることが望まし
い。何故ならば、負荷が均等に分配されていれば、効率
的な並列処理がなされ、理論上、システム全体の性能は
パイプライン（すなわち並列プロセッサ）の個数に比例
して向上することになるからである。例えば図５で示す
システムでは、並列プロセッサの総体的な処理速度がシ
ステム１００へのデータ入力速度と釣り合っていること
がバランスのよい設計ということになる。別言すれば、
負荷にばらつきがあれば、分散処理の恩恵を享受するこ
とはできないとも言えよう。

【００１０】図５に示すようなマルチプロセッサ・シス
テム１００では、ある瞬間をとってみれば、各並列プロ
セッサ３０−１…に分配されたデータ（負荷）の偏り
は、比較的頻繁に発生する。例えば図６(a)，(b)，(c)
の各々の場合のように、各プロセッサに対して不均等に
データ・セットが分配されたときなどである。また、長
い時間間隔で平均してみれば各並列プロセッサ３０−１
…の負荷は均等になっている場合であっても、データ・
セットの並んだ順番によっては、ある瞬間では負荷にば
らつきが生ずることは往々にしてある。不均等に分配さ
れたデータ・セットが蓄積した結果、ある１つのパイプ
ラインでのみＦＩＦＯが処理待ちデータ・セットで溢れ
てしまう、という事態も発生し得る。当然、ディスパッ
チ・プロセッサは満杯のＦＩＦＯに対して次のデータ・
セットを分配することはできない。この結果、一部のパ
イプラインのみがビジーなためにシステム全体のデータ
流通を止めてしまうことになる。すなわち、分散処理の
恩恵を享受できなくなってしまうのである。

【００１１】もし、長い時間間隔では負荷の均等分配が
担保されているのであれば、各ＦＩＦＯバッファの段数
を無限大（又は無限大と仮定できるほど充分大きい）に
設計することによって、一時的な負荷のばらつきを補償
することができよう。例えば図６(a)に示す負荷のばら
つきを吸収するためには最低３段のＦＩＦＯを用意する
必要があり、同様に図６(b)及び(c)に示す負荷のばらつ
きを吸収するためにはそれぞれ最低５段、８段のＦＩＦ
Ｏを用意する必要がある。ＦＩＦＯの段数増大は、偏っ
て分配されたデータを解消するための容易な方法と言え
よう。

【００１２】ところが、一部の並列プロセッサに処理が
集中しそのＦＩＦＯが溢れているときであっても、その
他の並列プロセッサのＦＩＦＯも全て溢れている訳では
ない。したがって、ＦＩＦＯの巨大化という安直な手法
によれば、自ずと未使用あるいは余剰のＦＩＦＯを増や
すことになる。例えば８段のＦＩＦＯを設けたマルチプ
ロセッサ・システムに図６(c)に示すような分布でデー
タ・セットが分配された場合、使用段数が１４個に対し
て未使用段数が１８個になってしまう。巨大な段数を持
つＦＩＦＯは、常に使用されることは予定されておら
ず、データ・セットの分配が偏ったときのための予備的
又は余剰的な性格が強い。使用効率の低い記憶素子の実
装は、回路設計・製作上の無駄とも言えよう。

【００１３】また、ＦＩＦＯの段数増大により、回路の
ゲート・サイズを著しく増大させてしまうことになる。
何故ならば、ＦＩＦＯのサイズは、データのビット幅、
段数（すなわちデータの偏り）、及びパイプライン数の
積（＝ビット幅（Ｗ）×段数（Ｄ）×パイプライン数
（Ｎ））に比例するからである。テクスチャ・マッピン
グのためのＬＳＩは、例えばＡＳＩＣ技術を用いて実装
される。巨大な段数（すなわちビット数）のＦＩＦＯ
は、実装面積を占有するため、回路設計上の大きな足枷
となる。当然、製造コストを増大させてしまうことにも
なる。

【００１４】つまり、ＦＩＦＯの段数増加（若しくはデ
ータ・バッファの肥大化）という安直な解決手法によれ
ば、システム全体のスループット向上に寄与する反面、
設計上の不利益も招来する、というトレード・オフを負
っている訳なのである。

【００１５】

【発明が解決しようとする課題】本発明の目的は、逐次
入力したデータを複数のプロセッサに分散させて並列的
に処理するタイプの、優れたマルチプロセッサ装置を提
供することにある。

【００１６】本発明の更なる目的は、各並列プロセッサ
に分配された負荷が一時的にばらついていても、処理能
力が低下することのない、優れたマルチプロセッサ装置
を提供することにある。

【００１７】本発明の更なる目的は、各並列プロセッサ
のＦＩＦＯの段数（若しくはデータ・バッファのサイ
ズ）を徒に増大させることなく、負荷のばらつきを吸収
することができるマルチプロセッサ装置を提供すること
にある。

【００１８】

【課題を解決するための手段及び作用】本発明は、上記
課題を参酌してなされたものであり、逐次入力するデー
タ・セットを複数のパイプラインに分散させて処理する
タイプのマルチプロセッサ装置において、(a) 受け取っ
たデータ・セットの処理を各パイプラインに分配するた
めのディスパッチ・プロセッサと、(b) 各パイプライン
ごとに置かれ、自己に分配されたデータ・セットの処理
を行うための、複数の並列プロセッサと、(c) 前記ディ
スパッチ・プロセッサが逐次配出する１以上のデータ・
セットを一時格納するためのデータ・バッファと、(d)
各パイプラインごとに並列プロセッサの前に置かれ、並
列プロセッサに分配されたデータ・セットの前記データ
・バッファ中における格納場所を一時格納するための、
複数のポインタ・バッファと、(e)前記データ・バッフ
ァへのデータ・セットの格納場所を決定するとともに、
決定された格納場所を該当するパイプラインのポインタ
・バッファに書き込むためのプライオリティ・エンコー
ダと、(f) 各パイプラインごとに並列プロセッサとポイ
ンタ・バッファとの間に置かれ、ポインタ・バッファの
出力を元に、前記データ・バッファ中の格納場所からデ
ータ・セットを読み出して並列プロセッサに渡すため
の、複数のマルチプレクサと、(g) 各並列プロセッサが
処理したデータ・セットを統合するためのマージ・プロ
セッサと、を具備することを特徴とするマルチプロセッ
サ装置である。

【００１９】しかして、本発明に係るマルチプロセッサ
装置では、データ・セットを入出力するためのバッファ
（データＦＩＦＯ）を各パイプラインごとに個別に持た
ずに、全パイプラインで共有化させている。また、各パ
イプラインは、データＦＩＦＯの代わりに、共有化され
たデータＦＩＦＯ中のデータ・セットの格納場所を入出
力するためのポインタ・バッファ（ポインタＦＩＦＯ）
を持つようにしている。並列プロセッサがデータ処理を
行うときには、まず自己のポインタＦＩＦＯから格納場
所を引き出し、次いでデータＦＩＦＯ中の該当する格納
場所からデータ・セットを読み出すようにしている。各
パイプラインに設けられるポインタＦＩＦＯは、データ
ＦＩＦＯの格納場所を識別できる程度のビット幅でよ
く、データ・セット自体を格納する場合に比し小さくて
済む。また、データＦＩＦＯは、全パイプラインで共有
化することによって１個に集約される。したがって、本
発明によれば、データ・バッファのサイズを徒に肥大化
させることなく、負荷のばらつきを吸収することができ
る訳である。

【００２０】また、本発明に係るマルチプロセッサ装置
は、共有化によって使用効率の低いＦＩＦＯを省略する
ことができるので、当然、設計・製作は安価で済むこと
になる。別の見方をすれば、本発明に係るマルチプロセ
ッサ装置は、同じゲート・サイズでより高速な性能を持
っていることになる。

【００２１】本発明のさらに他の目的、特徴や利点は、
後述する本発明の実施例や添付する図面に基づくより詳
細な説明によって明らかになるであろう。

【００２２】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施例を詳解する。

【００２３】Ａ．システム構成 図１には、本発明の実施に供されるマルチプロセッサ・
システム１００のハードウェア構成を示している。但
し、図５と同一の構成要素については同一の参照番号を
付している。

【００２４】図１に示すように、マルチプロセッサ・シ
ステム１００は、ディスパッチ・プロセッサ１０と、複
数の並列プロセッサ３０と、各並列プロセッサごとに設
けられたポインタＦＩＦＯ２０及びマルチプレクサ２１
と、データＦＩＦＯ２２と、イネーブル・ビット２３
と、プライオリティ・エンコーダ２４とで構成される。
同図では、４つのパイプラインを備えることとしてお
り、各並列プロセッサにそれぞれ参照番号３０−１，３
０−２，３０−３，３０−４を付し、各ポインタＦＩＦ
Ｏにそれぞれ参照番号２０−１，２０−２，２０−３，
２０−４を付し、各マルチプレクサにそれぞれ参照番号
２１−１，２１−２，２１−３，２１−４を付してい
る。但し、パイプライン数自体は、設計事項に過ぎな
い。システム１００中の各ハードウェア・ブロック１
０，２０，…は、例えばＡＳＩＣ技術を用いることによ
り、各部を連絡する各バス（後述）とともに、単一の回
路チップ上に実装される。

【００２５】ディスパッチ・プロセッサ１０は、逐次入
力されたデータ・セットの処理を、その属性等に応じ
て、各並列プロセッサ３０−１，３０−２，…に分配す
るための演算ユニットである。ディスパッチ・プロセッ
サ１０の入力側は外部バスによって該マルチプロセッサ
・システム１００外の装置（例えばグラフィック・ワー
クステーション：図示しない）と接続されており、外部
装置からデータ・セットを逐次受け取れるようになって
いる。また、ディスパッチ・プロセッサ１０の出力側
は、は、セレクト・バス２５とデータ・バス２６を配出
している。セレクト・バス２５は、逐次出力するデータ
・セットの分配先となるパイプラインを指定する「セレ
クト情報」を伝送するためのものであり、各パイプライ
ンのポインタＦＩＦＯ２０−１，２０−２，…に向かっ
ている。セレクト・バス２５は、パイプラインを識別で
きる程度のビット幅でよい。本実施例では、パイプライ
ン数が４個であることに従い、セレクト・バス２５を２
ビット幅にしている。また、データ・バス２６は、分配
されるデータの実体を伝送するためのものであり、デー
タＦＩＦＯ２４に向かっている。データ・バス２６のビ
ット幅は、例えば３２ビットである。本実施例のディス
パッチ・プロセッサ１０は、データ・セット自体を各パ
イプラインのＦＩＦＯ２０−１，２０−２，…に直接分
配している訳ではない、という点に留意されたい（後
述）。

【００２６】データＦＩＦＯ２２は、ディスパッチ・プ
ロセッサ１０から逐次配出されるデータの実体を一時保
持するためのバッファである。データＦＩＦＯ２２中の
各フィールドは、プライオリティ・エンコーダ２４から
の指示に応じて入力許可状態になる（後述）。データＦ
ＩＦＯ２２は、特定のパイプラインに専属のものではな
く、全パイプラインで共有される性格を持つ点に留意さ
れたい。なお、本実施例のデータＦＩＦＯ２２は、では
データ・セットを１６個まで保持できる１６段のシフト
型構成である（但し、段数は設計事項であり、また、シ
フト型ＦＩＦＯでなくリング型ＦＩＦＯであってもよ
い）。また、ＦＩＦＯ２２の各段は、データ・バス２６
のビット幅に従い３２ビット構成である。データＦＩＦ
Ｏ２２には、イネーブル・ビット２３が付設されてい
る。

【００２７】イネーブル・ビット２３は、データＦＩＦ
Ｏ２２の各段に有効な（すなわちこれから処理する予定
の）データが格納されているか否かを示すためのビット
・フラグである。データＦＩＦＯ２２の各フィールドに
データ・セットが書き込まれる度に、イネーブル・ビッ
ト２３中の対応ビット・フラグが設定され、また、デー
タ・セットが読み出されると、対応ビット・フラグは解
除される。

【００２８】プライオリティ・エンコーダ２４は、デー
タＦＩＦＯ２２及びイネーブル・ビット２３を制御下に
置くことにより、ディスパッチ・プロセッサ１０から逐
次出力されるデータ・セットの格納及び各パイプライン
への格納場所（ポインタ）の分配を実行するようになっ
ている。プライオリティ・エンコーダ２４の主な機能は
以下の通りである。すなわち、 （１）イネーブル・ビット２３を参照（エンコード）す
ることによって、データＦＩＦＯ２２中の空きフィール
ドを見つけ出す。 （２）空きフィールドのうちの１つを、次に受け取った
データ・セットの格納場所として選ぶ。 （３）ポインタ・バス２７を介して、各ポインタＦＩＦ
Ｏ３０−１，２０−２，…及びデータＦＩＦＯ２２に対
して、選ばれた格納場所の位置（ポインタ）を伝達す
る。 一方、データＦＩＦＯ２２は、ポインタ・バス２７を介
して指定されたフィールドが入力許可状態になる。そし
て、データ・バス２６を介してデータ・セットを受け取
ると、指定されたフィールドに格納する。また、新しい
データ・セットの書き込みに伴い、イネーブル・ビット
２３中の該当するビット・フラグが設定され、該フィー
ルドの内容が有効化される。また、指定されたパイプラ
インに係るポインタＦＩＦＯは、ポインタ・バス２７を
介して受け取ったポインタを最後段に格納する。なお、
ポインタ・バス２７は、データＦＩＦＯ２２中の位置を
識別できる程度のビット幅でよい。本実施例では、デー
タＦＩＦＯ２２が１６段構成であることに従い、ポイン
タ・バス２７を４ビット幅にしている。

【００２９】４個のパイプラインは、それぞれ、ポイン
タＦＩＦＯ２０−ｉと、マルチプレクサ２１−ｉと、並
列プロセッサ３０−ｉとで構成される（但し、ｉは１〜
４の整数）。

【００３０】ポインタＦＩＦＯ２０−ｉは、データＦＩ
ＦＯ２２中のデータ・セットの格納場所（ポインタ）を
順次格納するための先入れ先出しバッファであり、ポイ
ンタ・バス２７を介してプライオリティ・エンコーダ２
４から格納場所（ポインタ）の内容を受け取るようにな
っている。また、各ポインタＦＩＦＯ２０−ｉは、セレ
クト・バス２５からの「セレクト情報」に応じて入力許
可状態となるようになっている。ポインタＦＩＦＯ２０
−ｉのビット幅は、ポインタ・バス２７に従い、４ビッ
ト幅となっている。また、ポインタＦＩＦＯ２０−ｉの
段数は、負荷の一時的なばらつきを吸収できる程度の段
数であればよく、本実施例では８段構成にしている。ま
た、本実施例では、ＦＩＦＯ２０−ｉを、シフト型構成
（すなわち格納データを順次先頭に向かって送り出すタ
イプ）にしているが、リング型構成であってもよい。但
し、１：各パイプラインに設けられたＦＩＦＯ２０−
１，２０−２，…は、処理対象となるデータ・セット自
体ではなく、データ・セットの格納場所（ポインタ）を
格納している点、及び＜２：データ入力用のＦＩＦＯ２
２を全てのパイプラインで共有化している点には充分留
意されたい。

【００３１】マルチプレクサ２１−ｉは、ポインタＦＩ
ＦＯ２０−ｉの先頭から出力されたポインタを受け取る
と、データＦＩＦＯ２２中の該当するフィールドからデ
ータ・セットを読み出し、並列プロセッサ３０−ｉに渡
す。また、データ・セットの読み出しに伴い、イネーブ
ル・ビット２３中の該当するビット・フラグは解除さ
れ、該フィールドの内容は無効化される。

【００３２】並列プロセッサ３０−ｉは、マルチプレク
サ２１−ｉから受け取ったデータ・セットに所定の処理
を施した後、マージ・プロセッサ４０に出力する。マー
ジ・プロセッサ４０は、各パイプラインから出力された
各データ・セットを再び統合化して、システム１００外
の装置（例えばグラフィック・ワークステーション：図
示しない）に渡す。並列プロセッサ３０−ｉ及びマージ
・プロセッサ４０における処理自体は本発明の要旨に関
連しないため、本明細書ではこれ以上言及しない。

【００３３】なお、本マルチプロセッサ・システム１０
０は、例えば３次元グラフィックス処理におけるテクス
チャ・マッピングのために利用される。このような場
合、本システム１００は３次元処理用のグラフィック・
アダプタの一部を構成し、また、グラフィック・アダプ
タ自体はグラフィック・ワークステーションにバス接続
されている。

【００３４】Ｂ．システム・オペレーション 前項では、本発明を具現するマルチプロセッサ・システ
ム１００のハードウェアを説明してきた。本項では、図
２乃至図４を参照しながら、該システム１００の動作に
ついて説明することにする。

【００３５】Ｂ−１．データ・ライト・オペレーション まず、ディスパッチ・プロセッサ１０が出力したデータ
・セットをデータＦＩＦＯ２２に書き込むためのオペレ
ーションについて説明する。

【００３６】図２には、マルチプロセッサ・システム１
００内でディスパッチ・プロセッサ１０がデータ・セッ
トを分配する様子を示している。

【００３７】例えば、ある時点でディスパッチ・プロセ
ッサ１０が並列プロセッサＢ（参照番号３０−２）に分
配すべきデータ・セットを出力するとする。このとき、
ディスパッチ・プロセッサ１０は、セレクト・バス２５
にセレクト情報を伝送して、ポインタＦＩＦＯ２０−２
へのデータ入力のみを許可するとともに、データ・バス
２６上にデータ・セットを伝送する。

【００３８】一方、プライオリティ・エンコーダ２４
は、イネーブル・ビット２３を参照（エンコード）し
て、データＦＩＦＯ２２中の空きフィールドを検索す
る。図２では、３段目のビット・フラグが解除状態であ
るから、プライオリティ・エンコーダ２４は、データＦ
ＩＦＯ２２中の３段目のフィールドを格納場所（ポイン
タ）として選択するとともに、ポインタ・バス２７上に
その旨を伝送する。

【００３９】データＦＩＦＯ２２では、ポインタ・バス
２７を介して指定された３段目のフィールドが入力許可
状態になる。この結果、データ・バス２６を介して受け
取ったデータ・セットは３段目のフィールドに格納され
る。図２中では、データＦＩＦＯ２２の３段目には、並
列プロセッサＢに分配すべきデータ・セットの存在を意
味する文字"Ｂ"が書き込まれている。

【００４０】また、入力許可状態となっているポインタ
ＦＩＦＯ２０−２は、ポインタ・バス２７から格納場所
を受け取り、その最後段にポインタ値"３"を書き込む。

【００４１】Ｂ−２．データ・リード・オペレーション 次いで、各並列プロセッサ３０−１，３０−２，…がデ
ータ・セットをデータＦＩＦＯ２２から読み出すための
オペレーションについて説明する。

【００４２】図３には、ある時点における各ポインタＦ
ＩＦＯ２０−１，２０−２，…，及びデータＦＩＦＯ２
２の格納内容を概略的に書き込んでいる。すなわち、同
図において、データＦＩＦＯ２２のうち、０，１，２，
４，５，６，７，８，９番目の各フィールドには、それ
ぞれＢ，Ａ，Ｂ，Ｃ，Ｄ，Ｂ，Ａ，Ｂに分配すべきデー
タ・セットが書き込まれている（但し、Ａ，Ｂ，Ｃ，Ｄ
はそれぞれ並列プロセッサＡ（３０−１），並列プロセ
ッサＢ（３０−２），並列プロセッサＣ（３０−３），
並列プロセッサＤ（３０−４）を示す略称である。以下
同様）。これら以外の各フィールドは未使用（無効）で
ある。また、イネーブル・ビット２３の各ビット・フラ
グは、データＦＩＦＯ２２中の各フィールドの使用状況
に応じて設定又は解除されている。

【００４３】一方、各パイプライン上のポインタＦＩＦ
Ｏ２０−１，２０−２，…には、データＦＩＦＯ２２の
格納内容を反映したポインタ値が書き込まれている。同
図では、ポインタＦＩＦＯ２０−１には、出力端より１
段目及び２段目にそれぞれポインタ値１及び７が書き込
まれている。また、ポインタＦＩＦＯ２０−２には、出
力端より１段目、２段目、３段目及び４段目にそれぞれ
ポインタ値０、２、６、及び８が書き込まれている。ま
た、ポインタＦＩＦＯ２０−３には、出力端より２段目
にポインタ値４が書き込まれている。また、ポインタＦ
ＩＦＯ２０−４には、出力端より１段目にポインタ値５
が書き込まれている。

【００４４】このとき、マルチプレクサ２１−１は、ポ
インタＦＩＦＯ２０−１の出力端からポインタ値１を読
み取り、データＦＩＦＯ２２の１段目のフィールドから
データ・セットを引き出して、並列プロセッサＡに渡
す。また、マルチプレクサ２１−２は、ポインタＦＩＦ
Ｏ２０−２の出力端からポインタ値０を読み取り、デー
タＦＩＦＯ２２の０段目のフィールドからデータ・セッ
トを引き出して、並列プロセッサＢに渡す。また、ポイ
ンタＦＩＦＯ２０−３の出力端は空なので、マルチプレ
クサ２１−３はデータＦＩＦＯ２２からデータ・セット
を引き出さない。また、マルチプレクサ２１−４は、ポ
インタＦＩＦＯ２０−４の出力端からポインタ値５を読
み取り、データＦＩＦＯ２２の５段目のフィールドから
データ・セットを引き出して、並列プロセッサＤに渡
す。また、データ・セットの引き出し動作に伴って、イ
ネーブル・ビット２３中の０，１，５各段のビット・フ
ラグは解除され、データＦＩＦＯ２２中の該当フィール
ドの内容は無効化される。

【００４５】各パイプライン上の並列プロセッサＡ，
Ｂ，…は、マルチプレクサ２１−１，２１−２，…の各
々から受け取ったデータ・セットに対して所定の処理を
施した後、マージ・プロセッサ４０に出力する。そし
て、マージ・プロセッサ４０は受け取った各データ・セ
ットを再び統合化して、システム１００外の装置（例え
ばグラフィック・ワークステーション：図示しない）に
渡す。

【００４６】図４には、図３に示した時点の次のタイミ
ングにおける各ポインタＦＩＦＯ２０−１，２０−２，
…，及びデータＦＩＦＯ２２の格納内容を概略的に書き
込んでいる。すなわち、同図において、データＦＩＦＯ
２２のうち、２，４，６，７，８，９番目の各フィール
ドには、それぞれＢ，Ｃ，Ｂ，Ａ，Ｂに分配すべきデー
タ・セットが書き込まれている。これら以外の各フィー
ルドは未使用（無効）である。また、イネーブル・ビッ
ト２３の各ビット・フラグは、データＦＩＦＯ２２の各
フィールドの使用状況に応じて設定又は解除されてい
る。

【００４７】一方、各パイプライン上のポインタＦＩＦ
Ｏ２０−１，２０−２，…は、図３に比し、各記憶内容
が出力側に向かって一段だけシフトしている。すなわ
ち、ポインタＦＩＦＯ２０−１には、出力端より１段目
にポインタ値７が書き込まれている。また、ポインタＦ
ＩＦＯ２０−２には、出力端より１段目、２段目、及び
３段目にそれぞれポインタ値２、６、及び８が書き込ま
れている。また、ポインタＦＩＦＯ２０−３には、出力
端より１段目にポインタ値４が書き込まれている。ま
た、ポインタＦＩＦＯ２０−４には、出力端より１段目
には有効なポインタ値は入っていない。

【００４８】このとき、マルチプレクサ２１−１は、ポ
インタＦＩＦＯ２０−１の出力端からポインタ値７を読
み取り、データＦＩＦＯ２２の７段目のフィールドから
データ・セットを引き出して、並列プロセッサＡに渡
す。また、マルチプレクサ２１−２は、ポインタＦＩＦ
Ｏ２０−２の出力端からポインタ値２を読み取り、デー
タＦＩＦＯ２２の２段目のフィールドからデータ・セッ
トを引き出して、並列プロセッサＢに渡す。また、マル
チプレクサ２１−３は、ポインタＦＩＦＯ２０−３の出
力端からポインタ値４を読み取り、データＦＩＦＯ２２
の４段目のフィールドからデータ・セットを引き出し
て、並列プロセッサＣに渡す。また、ポインタＦＩＦＯ
２０−４の出力端は空なので、マルチプレクサ２１−４
はデータＦＩＦＯ２２からデータ・セットを引き出さな
い。また、データ・セットの引き出し動作に伴って、イ
ネーブル・ビット２３中の２，４，７各段のビット・フ
ラグは解除され、データＦＩＦＯ２２中の該当フィール
ドの内容は無効化される。

【００４９】各パイプライン上の並列プロセッサＡ，
Ｂ，…は、マルチプレクサ２１−１，２１−２，…の各
々から受け取ったデータ・セットに対して所定の処理を
施した後、マージ・プロセッサ４０に出力する。そし
て、マージ・プロセッサ４０は受け取った各データ・セ
ットを再び統合化して、システム１００外の装置（例え
ばグラフィック・ワークステーション：図示しない）に
渡す。

【００５０】Ｃ．追補 以上、特定の実施例を参照しながら、本発明について詳
解してきた。しかしながら、本発明の要旨を逸脱しない
範囲で当業者が該実施例の修正や代用を成し得ることは
自明である。本明細書では、マルチプロセッサ・システ
ムをテクスチャ・マッピングに利用するという形態で説
明しているが、応用例はこれに限定されるものではな
い。要するに、例示という形態で本発明を開示してきた
のであり、限定的に解釈されるべきではない。本発明の
要旨を判断するためには、冒頭に記載した特許請求の範
囲の欄を参酌すべきである。

【００５１】

【発明の効果】以上詳記したように、本発明によれば、
各並列プロセッサに分配された負荷が一時的にばらつい
ていても、ばらつきを好適に吸収することができる、優
れたマルチプロセッサ装置を提供することができる。

【００５２】本発明に係るマルチプロセッサ・システム
では、データ入力用のバッファ（ＦＩＦＯ）を各パイプ
ラインごとに個別に持たずに、全パイプラインで共有化
させている。したがって、本発明によれば、各並列プロ
セッサのＦＩＦＯの段数（若しくはデータ・バッファの
サイズ）を徒に増大させることなく、負荷のばらつきを
吸収することができるマルチプロセッサ装置を提供する
ことができる。

【００５３】本発明によるデータ・バッファのゲート・
サイズ低減の効果は、試算することによって顕著に表す
ことができる。例えば図５に示す従来のマルチプロセッ
サ・システムにおいて、データ・セットのビット幅が３
２ビットで、各パイプラインに設けられたデータＦＩＦ
Ｏが８段構成であるとすれば、システム中のＦＩＦＯの
全ゲート・サイズは、３２（ビット幅）×８（段数）×
４（パイプライン数）＝１０２４ビットにも達してしま
う。これに対し、図１に示す本発明に係るマルチプロセ
ッサ・システム１００の場合、各パイプラインごとのポ
インタＦＩＦＯ２０−１…の全ゲート・サイズは、４
（ビット幅）×８（段数）×４（パイプライン数）＝１
２８ビットである。また、データＦＩＦＯ２２のゲート
・サイズは、３２（ビット幅）×１６（段数）＝５１２
（ビット）であり、イネーブル・ビット２３は１６ビッ
トからなる。したがって、システム１００中の記憶素子
に要するゲート・サイズは１２８（ポインタＦＩＦＯ）
＋５１２（データＦＩＦＯ）＋１６（イネーブル・ビッ
ト）＝６５６ビットに過ぎない。すなわち、従来のシス
テムよりも記憶素子に要するゲート・サイズは大幅に減
少されたことになる。ゲート・サイズの激減により、設
計・製作は安価で済むことになる。

【００５４】また、本発明に係るマルチプロセッサ装置
によれば、データＦＩＦＯを共有化することにより、そ
の段数を抑えることができる。この結果、使用効率の低
いＦＩＦＯを省略することができ、無駄のない回路設計
が実現する。別の見方をすれば、本発明に係るマルチプ
ロセッサ装置は、同じゲート・サイズでより高速な性能
を持っている訳である。

【図面の簡単な説明】

【図１】図１は、本発明の実施に供されるマルチプロセ
ッサ・システムのハードウェア構成を示した図である。

【図２】図２は、本実施例の動作を説明するための図で
あり、より具体的には、マルチプロセッサ・システム１
００内でディスパッチ・プロセッサ１０がデータ・セッ
トを分配する様子を示した図である。

【図３】図３は、本実施例の動作を説明するための図で
あり、より具体的には、ある時点における各ポインタＦ
ＩＦＯ２０−１，２０−２，…，及びデータＦＩＦＯ２
２の格納内容を概略的に書き込んだ図である。

【図４】図４は、本実施例の動作を説明するための図で
あり、より具体的には、図３に示した時点の次のタイミ
ングにおける各ポインタＦＩＦＯ２０−１，２０−２，
…，及びデータＦＩＦＯ２２の格納内容を概略的に書き
込んだ図である。

【図５】図５は、マルチプロセッサ・システムのハード
ウェア構成を概略的に示した図である。

【図６】図６は、各プロセッサ（ＦＩＦＯ）に分配−さ
れた負荷のばらつきの様子を例示した図である。

【符号の説明】

１０…ディスパッチ・プロセッサ、２０…先入れ先出し
バッファ（ＦＩＦＯ）、２１…マルチプレクサ、２２…
データＦＩＦＯ、２３…イネーブル・ビット、２４…プ
ライオリティ・エンコーダ、２５…セレクト・バス、２
６…データ・バス、２７…ポインタ・バス、３０…並列
プロセッサ、４０…マージ・プロセッサ、１００…マル
チプロセッサ・システム。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小 倉 明 宏 神奈川県大和市下鶴間1623番地14 日本 アイ・ビー・エム株式会社 大和事業所 内 (56)参考文献 特開 平７−134776（ＪＰ，Ａ) 特開 平４−348485（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 15/16 610 G06F 9/38 310 G06T 15/00 ＪＩＣＳＴファイル（ＪＯＩＳ) ＷＰＩ（ＤＩＡＬＯＧ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】逐次入力するデータ・セットを複数のパイ
   プラインに分散させて処理するタイプのマルチプロセッ
   サ装置において、(a) 受け取ったデータ・セットの処理
   を各パイプラインに分配するためのディスパッチ・プロ
   セッサと、(b) 各パイプラインごとに置かれ、自己に分
   配されたデータ・セットの処理を行うための、複数の並
   列プロセッサと、(c) 前記ディスパッチ・プロセッサが
   逐次配出する１以上のデータ・セットを一時格納するた
   めのデータ・バッファと、(d) 各パイプラインごとに並
   列プロセッサの前に置かれ、並列プロセッサに分配され
   たデータ・セットの前記データ・バッファ中における格
   納場所を一時格納するための、複数のポインタ・バッフ
   ァと、(e) 前記データ・バッファへのデータ・セットの
   格納場所を決定するとともに、決定された格納場所を該
   当するパイプラインのポインタ・バッファに書き込むた
   めのプライオリティ・エンコーダと、(f) 各パイプライ
   ンごとに並列プロセッサとポインタ・バッファとの間に
   置かれ、ポインタ・バッファの出力を元に、前記データ
   ・バッファ中の格納場所からデータ・セットを読み出し
   て並列プロセッサに渡すための、複数のマルチプレクサ
   と、(g) 各並列プロセッサが処理したデータ・セットを
   統合するためのマージ・プロセッサと、を具備すること
   を特徴とするマルチプロセッサ装置