JP5366967B2 - タイルベース・レンダリング・システムにおけるマルチコアの形状処理 - Google Patents
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Description
形状プロセッサ及びタイリング・プロセッサにわたる負荷を均等に分配するために、ラウンドロビン・ベースで又は個々のプロセッサにかかる負荷に基づいて、入力データをプロセッサにわたって分割する必要がある。しかしながら、各プロセッサは、オブジェクトのタイルリストを局所的に生成するので、オブジェクトがタイルに挿入される順序の保存には、プロセッサが、タイル毎のオブジェクト・リストに書き込む順序を制御することが必要である。この制御は、通常、存在するGPC(グラフィックス処理コア)の各々の間の通信を必要とし、このことは、存在するコアの数をスケーリングするときに、それらの設計を変更する必要があることを意味する。
310、610、805、910:ストリーム分割器
320、330、650、660、940、950:GPC
340、350:形状処理コア(GPC)
360、370、410、430、960、970、1010、1030:タイリングされた形状リスト
365、375、400、420:タイル・リファレンス・リスト(TRL)
380:マスター・タイリング・ユニット(MTU)
390:マスター・タイルリスト
500、1000、1020:領域ヘッダ
520、530:タイル
510:トップレベルのタイルリスト
620、630、640、650:ブロック
700、1200:プリミティブ及びコマンド・フェッチ・ユニット
705、1205:ストリーム分割器ユニット
712、714、1212、1214:FIFO
715、716、1215、1216:「ローカル」プリミティブ・フェッチ・ユニット
720、721、820、821、1220、1221:形状処理ユニット
725、726、1225、1226:ローカル・タイリング・ユニット
730、731:ローカル・タイルリスト
740、741:タイル・リファレンスFIFO
760:マスター領域リスト
870:サービス・オーダーFIFO
1040:「パイプ・インターリーブ・マーカー」(PIM)
1230、1231:コア毎のタイルリスト
Claims (12)
- 三次元グラフィックス・レンダリング・システムにおいて形状処理及びタイリングを行なうための方法であって、
レンダリングされるシーンについてのグラフィックス・プリミティブ・データ(300)のストリームを提供するステップであって、各々のプリミティブは、そのプリミティブを構成する複数の三角形を定めるデータを含む、ステップと、
複数の形状処理ユニット(320)間でプリミティブ・データを分割するステップと、
各々の形状処理ユニット(320)により処理される各三角形について、該三角形を、1組のタイリングされた形状リストの内の、前記形状処理ユニットと関連したそれぞれのタイリングされた形状リスト(360、370)に挿入するステップと、
三角形が挿入される各タイルについて、そのタイルへのリファレンスを、その形状処理ユニットと関連したタイル・リファレンス・リスト(365、370)に挿入するステップと、
各々の形状処理ユニットと関連した前記タイル・リファレンス・リスト及び前記タイリングされた形状リストから、レンダリングされる前記シーンについてのマスター・タイルリスト(390)を生成するステップであって、データが前記形状処理ユニットに分配された順序で、各々の形状処理ユニットと関連した前記タイル・リファレンス・リストからデータを読み取り、前記1組のタイリングされた形状リストの内の、前記形状処理ユニットの各々に関連したそれぞれのタイルリストへのポインタを含むマスター・タイルリストを生成することを含む、前記生成するステップと、
を含むことを特徴とする方法。 - 前記プリミティブ・データを分割するステップは、ラウンドロビン・ベースで分割するステップを含むことを特徴とする、請求項1に記載の方法。
- 前記プリミティブ・データを分割するステップは、類似した量のプリミティブ・データを各々の形状処理ユニットに分配するよう配置されることを特徴とする、請求項1又は請求項2に記載の方法。
- 前記プリミティブ・データを分割するステップは、各々の形状処理ユニットにかかる処理負荷を監視し、それらの処理負荷に応じて形状処理ユニット間でデータを分割するステップを含むことを特徴とする、請求項1に記載の方法。
- 前記プリミティブ・データを分割するステップと、それを前記形状処理ユニットに送るステップとの間にプリミティブ・データをバッファに入れるステップを含むことを特徴とする、前記請求項1に記載の方法。
- 前記マスター・タイルリストを生成するステップの前に、タイル・リファレンス・リスト及び前記タイリングされた形状リストからのデータをバッファに入れるステップを含むことを特徴とする、前記請求項1に記載の方法。
- 三次元グラフィックス・レンダリング・システムにおいて形状処理及びタイリングを行なうためのシステムであって、
レンダリングされるシーンについてのグラフィックス・プリミティブ・データのストリームを提供するための手段であって、各々のプリミティブは、そのプリミティブを構成する複数の三角形を定めるデータを含む、手段と、
複数の形状処理ユニット(340)間でプリミティブ・データを分割するための手段と、
処理される各三角形について、三角形を、1組のタイリングされた形状リストの内の、前記形状処理ユニットと関連したタイリングされた形状リスト(360、370)に挿入するように構成された形状処理ユニット(340)と、
三角形が挿入される各タイルについて、或る三角形へのリファレンスをその形状処理ユニットと関連したタイル・リファレンス・リスト(365、375)に挿入するための手段と、
各々の形状処理ユニットと関連した前記タイル・リファレンス・リスト及び前記タイリングされた形状リストから、レンダリングされる前記シーンについてのマスター・タイルリスト(390)を生成するための手段(380)であって、データが前記形状処理ユニットに分配された順序で、各々の形状処理ユニットと関連した前記タイル・リファレンス・リストからデータを読み取り、前記1組のタイリングされた形状リスト内の、前記形状処理ユニットの各々に関連した各タイルリストへのポインタを含むマスター・タイルリストを生成する手段と
を含むことを特徴とするシステム。 - 前記プリミティブ・データを分割するための手段は、ラウンドロビン・ベースでこれを行なうことを特徴とする、請求項7に記載のシステム。
- 前記プリミティブ・データを分割するための手段は、類似した量のプリミティブ・データを各々の形状処理ユニットに分配するよう配置されることを特徴とする、請求項7又は8に記載のシステム。
- 前記プリミティブ・データを分割するための手段は、各々の形状処理ユニットにかかる処理負荷を監視するための手段と、それらの処理負荷に応じて形状処理ユニット間でデータを分割するための手段とを含むことを特徴とする、請求項7に記載のシステム。
- 前記プリミティブ・データを分割するための手段と前記形状処理ユニットとの間でプリミティブ・データをバッファに入れるための手段を含むことを特徴とする、請求項7から請求項10までのいずれかに記載のシステム。
- マスター・タイルリストを生成するための前記手段に提供する前に、タイル・リファレンス・リスト及び前記タイリングされた形状リストからのデータをバッファに入れるための手段を含むことを特徴とする、請求項7から請求項11までのいずれかに記載のシステム。
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TWI382348B (zh) * | 2008-10-24 | 2013-01-11 | Univ Nat Taiwan | 多核心系統及其排程方法 |
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KR101511273B1 (ko) * | 2008-12-29 | 2015-04-10 | 삼성전자주식회사 | 멀티 코어 프로세서를 이용한 3차원 그래픽 렌더링 방법 및시스템 |
GB2473682B (en) * | 2009-09-14 | 2011-11-16 | Sony Comp Entertainment Europe | A method of determining the state of a tile based deferred re ndering processor and apparatus thereof |
US8704836B1 (en) * | 2009-10-19 | 2014-04-22 | Nvidia Corporation | Distributing primitives to multiple rasterizers |
US9536341B1 (en) * | 2009-10-19 | 2017-01-03 | Nvidia Corporation | Distributing primitives to multiple rasterizers |
GB0922126D0 (en) | 2009-12-17 | 2010-02-03 | Advanced Risc Mach Ltd | Graphics processing systems |
US9058685B2 (en) * | 2010-03-11 | 2015-06-16 | Broadcom Corporation | Method and system for controlling a 3D processor using a control list in memory |
KR101799978B1 (ko) * | 2011-06-17 | 2017-11-22 | 삼성전자주식회사 | 타일 근접성을 사용하는 타일 기반 렌더링 방법 및 장치 |
CN103946823B (zh) * | 2011-11-18 | 2017-04-05 | 英特尔公司 | 棋盘多gpu配置内的可缩放几何形状处理 |
US10217270B2 (en) * | 2011-11-18 | 2019-02-26 | Intel Corporation | Scalable geometry processing within a checkerboard multi-GPU configuration |
US9633458B2 (en) * | 2012-01-23 | 2017-04-25 | Nvidia Corporation | Method and system for reducing a polygon bounding box |
KR20130105088A (ko) * | 2012-03-16 | 2013-09-25 | 삼성전자주식회사 | 복수의 픽셀 코어를 제어하는 타일 기반 렌더링 장치 및 방법 |
GB2500284B (en) | 2012-09-12 | 2014-04-30 | Imagination Tech Ltd | Tile based computer graphics |
US10438314B2 (en) * | 2012-10-26 | 2019-10-08 | Nvidia Corporation | Two-pass cache tile processing for visibility testing in a tile-based architecture |
DE112013005255T5 (de) | 2012-11-02 | 2015-09-24 | Imagination Technologies Ltd. | Bedarfsweise Geometrie- und Beschleunigungsstrukturerzeugung |
JP2014161450A (ja) * | 2013-02-22 | 2014-09-08 | Sammy Corp | ぱちんこ遊技機 |
US10957094B2 (en) | 2013-03-29 | 2021-03-23 | Advanced Micro Devices, Inc. | Hybrid render with preferred primitive batch binning and sorting |
US10169906B2 (en) * | 2013-03-29 | 2019-01-01 | Advanced Micro Devices, Inc. | Hybrid render with deferred primitive batch binning |
CN103559679B (zh) * | 2013-11-11 | 2019-07-02 | 济南大学 | 一种基于流水线和状态机的三角形快速分块设计方法 |
GB2517809B (en) * | 2014-02-13 | 2015-07-22 | Imagination Tech Ltd | Processing of primitive blocks in parallel tiling engine pipes |
KR102111740B1 (ko) | 2014-04-03 | 2020-05-15 | 삼성전자주식회사 | 영상 데이터를 처리하는 방법 및 디바이스. |
GB2526598B (en) | 2014-05-29 | 2018-11-28 | Imagination Tech Ltd | Allocation of primitives to primitive blocks |
US9569811B2 (en) | 2014-06-26 | 2017-02-14 | Qualcomm Incorporated | Rendering graphics to overlapping bins |
US10535114B2 (en) * | 2015-08-18 | 2020-01-14 | Nvidia Corporation | Controlling multi-pass rendering sequences in a cache tiling architecture |
GB2546810B (en) * | 2016-02-01 | 2019-10-16 | Imagination Tech Ltd | Sparse rendering |
KR102646906B1 (ko) | 2016-11-17 | 2024-03-12 | 삼성전자주식회사 | 타일 기반 렌더링 방법 및 장치 |
KR102637736B1 (ko) | 2017-01-04 | 2024-02-19 | 삼성전자주식회사 | 그래픽스 처리 방법 및 시스템 |
US10942746B2 (en) * | 2017-08-31 | 2021-03-09 | Rail Vision Ltd | System and method for high throughput in multiple computations |
GB2567207B (en) * | 2017-10-06 | 2020-02-19 | Advanced Risc Mach Ltd | Graphics processing systems |
GB2567436B (en) * | 2017-10-10 | 2019-10-02 | Imagination Tech Ltd | Geometry to tiling arbiter for tile-based rendering system |
GB2578320B (en) * | 2018-10-23 | 2023-07-05 | Advanced Risc Mach Ltd | Graphics processing |
US11216993B2 (en) | 2019-11-27 | 2022-01-04 | Arm Limited | Graphics processing systems |
US11210847B2 (en) | 2019-11-27 | 2021-12-28 | Arm Limited | Graphics processing systems |
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US11210821B2 (en) | 2019-11-27 | 2021-12-28 | Arm Limited | Graphics processing systems |
GB2611376B (en) | 2022-03-30 | 2023-11-01 | Imagination Tech Ltd | Multi-core draw splitting |
GB2611377B (en) | 2022-03-30 | 2023-11-01 | Imagination Tech Ltd | Memory allocation for 3-D graphics rendering |
GB2611374A (en) * | 2022-03-30 | 2023-04-05 | Imagination Tech Ltd | Memory management for multicore 3-D graphics rendering |
CN116485629A (zh) * | 2023-06-21 | 2023-07-25 | 芯动微电子科技(珠海)有限公司 | 一种多gpu并行几何处理的图形处理方法及系统 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2770598B2 (ja) * | 1990-06-13 | 1998-07-02 | 株式会社日立製作所 | 図形表示方法およびその装置 |
JPH0520466A (ja) * | 1991-07-12 | 1993-01-29 | Canon Inc | 画像処理方法及びその装置 |
US5821950A (en) * | 1996-04-18 | 1998-10-13 | Hewlett-Packard Company | Computer graphics system utilizing parallel processing for enhanced performance |
US5745125A (en) * | 1996-07-02 | 1998-04-28 | Sun Microsystems, Inc. | Floating point processor for a three-dimensional graphics accelerator which includes floating point, lighting and set-up cores for improved performance |
GB2343598B (en) | 1998-11-06 | 2003-03-19 | Videologic Ltd | Image processing apparatus |
GB2343603B (en) * | 1998-11-06 | 2003-04-02 | Videologic Ltd | Shading 3-dimensional computer generated images |
US6344852B1 (en) * | 1999-03-17 | 2002-02-05 | Nvidia Corporation | Optimized system and method for binning of graphics data |
US6556200B1 (en) * | 1999-09-01 | 2003-04-29 | Mitsubishi Electric Research Laboratories, Inc. | Temporal and spatial coherent ray tracing for rendering scenes with sampled and geometry data |
WO2001095257A1 (en) * | 2000-06-08 | 2001-12-13 | Imagination Technologies Limited | Tiling and compression for rendering 3d images |
US6747658B2 (en) * | 2001-12-31 | 2004-06-08 | Intel Corporation | Automatic memory management for zone rendering |
GB2387094B (en) * | 2002-03-26 | 2005-12-07 | Imagination Tech Ltd | 3-D Computer graphics rendering system |
US7176914B2 (en) * | 2002-05-16 | 2007-02-13 | Hewlett-Packard Development Company, L.P. | System and method for directing the flow of data and instructions into at least one functional unit |
US7002586B2 (en) * | 2003-08-29 | 2006-02-21 | Sun Microsystems, Inc. | Method and apparatus for vertex splitting in a graphics system |
KR101140460B1 (ko) * | 2004-05-24 | 2012-04-30 | 에스티 에릭슨 에스에이 | 그래픽 시스템, 꼭지점 데이터의 타일 기반 변환 방법 및 컴퓨터 판독가능한 저장 매체 |
US7898545B1 (en) * | 2004-12-14 | 2011-03-01 | Nvidia Corporation | Apparatus, system, and method for integrated heterogeneous processors |
JP2008538620A (ja) * | 2005-01-25 | 2008-10-30 | ルーシッド インフォメイション テクノロジー リミテッド | モノリシック構成のシリコン・チップ上に多数のグラフィックス・コアを用いるグラフィック処理及び表示システム |
GB0519597D0 (en) * | 2005-09-26 | 2005-11-02 | Imagination Tech Ltd | Scalable multi-threaded media processing architecture |
GB0524804D0 (en) * | 2005-12-05 | 2006-01-11 | Falanx Microsystems As | Method of and apparatus for processing graphics |
US7580040B2 (en) * | 2005-11-10 | 2009-08-25 | Via Technologies, Inc. | Interruptible GPU and method for processing multiple contexts and runlists |
GB2461821B (en) * | 2007-09-12 | 2010-06-30 | Imagination Tech Ltd | Methods and systems for generating 3-dimensional computer images |
GB0723536D0 (en) * | 2007-11-30 | 2008-01-09 | Imagination Tech Ltd | Multi-core geometry processing in a tile based rendering system |
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