JP2001306532A - データ処理装置およびマルチプロセッサ装置 - Google Patents

Abstract

(57)【要約】 【課題】 その時点で最適なＦＩＦＯの段数を動的に持
つことができ、したがって、パフォーマンスの向上のた
めにデータの性質からＦＩＦＯの段数を解析する必要の
ない情報処理装置を提供する。 【解決手段】 データ・セットを格納するデータＦＩＦ
Ｏ２２と、これと同数の格納領域を有するネックスト・
ポインタ２９とを備える。先行するデータ・セットがデ
ータＦＩＦＯ２２の格納領域「１」に格納され、後続す
るデータ・セットがデータＦＩＦＯ２２の格納領域
「７」に格納されるている。このとき、ネックスト・ポ
インタ２９の格納領域「１」には「７」が後続するデー
タの格納領域情報として格納されている。そして、この
格納領域情報「７」に基づき、後続データ・セットをデ
ータＦＩＦＯ２２の格納領域「７」から読み出す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、逐次送られてくる
データを複数の並列プロセッサに分散させて並列的に処
理するマルチプロセッサ装置に係り、特に、ディスプレ
イ上でコンピュータ・グラフィックス画像を生成し表示
するためのグラフィック処理に利用可能なマルチプロセ
ッサ装置に関する。更に詳しくは、本発明は、３次元オ
ブジェクトの表面に模様（例えば大理石、木の皮、アル
ミニウムなど）を貼り付けるテクスチャ・マッピング
（Ｔｅｘｔｕｒｅ Ｍａｐｐｉｎｇ）に利用可能なマル
チプロセッサ装置に関する。

【０００２】

【従来の技術】昨今の技術革新に伴い、コンピュータの
利用分野も拡大してきた。コンピュータによる図形や画
像（いわゆる「コンピュータ・グラフィックス」）の作
成や処理はその一例である。最近では、コンピュータの
表示能力の強化やグラフィックス処理の高機能化に伴っ
て、３次元オブジェクトの２次元的イメージを生成し表
示するという、いわゆる「３次元グラフィックス」が脚
光を浴びるようになってきた。ここでいう３次元グラフ
ィックスとは、３次元オブジェクトが光源によって照ら
されたときなどの光学現象を数式モデルで表現し、該モ
デルに基づいてオブジェクト表面に陰影（シェーディン
グ：Ｓｈａｄｉｎｇ）若しくは濃淡を付けた画像を生成
することによって、３次元的なイメージとして画面表示
する、というものである。このような３次元グラフィッ
クス技術は、科学、工学、製造その他の応用分野でのＣ
ＡＤ／ＣＡＭや、各種ソフトウェア開発分野などにおい
て、ますます盛んになってきている。

【０００３】３次元グラフィックス処理は、一般には、
『モデリング』、『レンダリング』という２つの工程を
含んでいる。ここで、モデリングとは、スクリーン上で
表現したい３次元オブジェクト（例えば飛行機やビル、
猫など）の形、色、表面の性質などのデータをコンピュ
ータに入力・編集する作業をいう。

【０００４】モデリングは、オブジェクトに関するデー
タを、後続のレンダリングで利用可能な形式でコンピュ
ータ内に取り込むための作業のことである。モデリング
には、ＣＳＧ（Constructive Solid Geomemory）、ポリ
ゴン、ベジェ、メタボールなど各種方法が挙げられる。

【０００５】また、レンダリングとは、オブジェクトを
ある位置から眺めたときにどのように見えるかを考察し
て、その見え方に従って画像を生成することをいう。よ
り具体的には、モデラーで作成した３次元データ（例え
ばオブジェクトに対する光源の位置、ハイライト、陰
影、色）を元にして、３次元オブジェクト表面の色付け
とシェーディングを行う作業をいう。レンダリングは、
更に『座標変換』、『隠面消去』、『シェーディン
グ』、『リアルさを出すための工夫』の各作業に細分化
される。『座標変換』は、モデルを定義する各座標値
を、視点の位置から見たときのスクリーン上の座標値に
変換することをいう。『隠面消去』とは、モデルの中で
現在の視点から見える部分および隠れる部分を判断する
ことをいう。その代表例はＺバッファ法である。『シェ
ーディング』とは、照明を考慮に入れて、オブジェクト
の各部分がどのような色、明るさで見えるかを判断し
て、その色をスクリーン上の該当するピクセルに塗る処
理のことである。『リアルさを出すための工夫』は、通
常、レンダリング処理の後に実行される。該工夫を行う
のは、 １:レンダリングまでに至る各グラフィックス処理工程
は、オブジェクトの表面は理想的な平面あるいは数式に
よって表現できる完全に滑らかな曲面である、あるいは
表面の色が面ごとに一定である、という仮定に基づいて
ること、および、 ２:座標変換→隠面消去→シェーディングにより得られ
た画像は実在のオブジェクトとは程遠い無機質なもので
ある、という理由のためである。『リアルさを出すため
の工夫』の例として、マッピング、すなわち、物体の表
面や平面に予め作成してある模様のデータを貼り付ける
作業が挙げられる。

【０００６】マッピングは、オブジェクトの材質特性を
如実に表現する上で重要である。その一例は、テクスチ
ャ・マッピングである。ここで、テクスチャ（Ｔｅｘｔ
ｕｒｅ）とは、物の表面の素材感（若しくは表面の柄、
模様）を表す厚みのないパターンやイメージのことをい
う。テクスチャ・マッピングとは、各素材（例えば大理
石、木の皮、アルミニウムなど）のテクスチャを予めビ
ットマップとして用意しておき、レンダリングが終了し
た直後の比較的滑らかな平面又は曲面状のオブジェクト
の表面に貼り付けることによってなされる。テクスチャ
・マッピングによれば、単調な表面で構成されたオブジ
ェクトを複雑な表面を持つリアルなものに見せかけるこ
とができる。例えば、フライト・シミュレータでは、予
め撮影しておいた景色の写真イメージを背景部分にテク
スチャ・マッピングすることで、仮想現実的な映像を高
速に生成することができる。あるいは単純な直方体モデ
ルを金属や石材のように見せることも可能である。

【０００７】テクスチャ・マッピングは、大量のデータ
・アクセスおよび大量の演算処理を必要とする。これ
は、テクスチャ・データ（すなわち、貼り付けるべきパ
ターンや背景などのイメージを表す２次元配列データ）
が厖大であることにも依拠する。したがって、テクスチ
ャ・マッピングを実時間処理を行うには、単体処理では
限界があり、複数のパイプラインを設けることによって
並列処理化を図ることが必須の状況となっている。テク
スチャ・マッピングの並列処理は、例えばスクリーンを
複数の領域に細分化して、各領域の処理を各並列プロセ
ッサに分散させることによってなされる。

【０００８】図６には、マルチプロセッサ・システム１
００のハードウェア構成を概略的に示している。同図に
おいて、マルチプロセッサ・システム１００は、ディス
パッチ・プロセッサ１０と、複数（図６では４個）の並
列プロセッサ３０−１，３０−２…と、各並列プロセッ
サ３０−１…ごとに設けられた先入れ先出しバッファ
（ＦＩＦＯ）５０−１，５０−２…と、マージ・プロセ
ッサ４０とで構成される。ディスパッチ・プロセッサ１
０は、順次入力したデータ・セット（本明細書中では、
分配されるデータの一単位を「データ・セット」とい
う。以下同様）をデータの属性等に従って各並列プロセ
ッサ３０−１…に分配するための演算ユニットである。
各ＦＩＦＯ５０−１…は、並列プロセッサ３０−１…の
手前に配置され、分配されたデータ・セットを一時格納
するとともに、前回のデータ処理を終えた並列プロセッ
サ３０−１…に対して次のデータ・セットを逐次送り出
すようになっている。また、マージ・プロセッサ４０
は、ディスパッチ・プロセッサ１０で分散され、且つ各
並列プロセッサ３０−１…で並列処理されたデータ・セ
ットを再び統合して出力するための演算ユニットであ
る。

【０００９】マルチプロセッサ・システムにおいては、
各並列プロセッサに課される負荷（すなわち単位時間当
りの処理データ量）が均等化されていることが望まし
い。何故ならば、負荷が均等に分配されていれば、効率
的な並列処理がなされ、理論上、システム全体の性能は
パイプライン（すなわち並列プロセッサ）の個数に比例
して向上することになるからである。例えば図６で示す
システム１００では、並列プロセッサの総体的な処理速
度がシステム１００へのデータ入力速度と釣り合ってい
ることがバランスのよい設計ということになる。別言す
れば、負荷にばらつきがあれば、分散処理の恩恵を享受
することはできないとも言えよう。

【００１０】図６に示すようなマルチプロセッサ・シス
テム１００では、ある瞬間をとってみれば、各並列プロ
セッサ３０−１…に分配されたデータ（負荷）の偏り
は、比較的頻繁に発生する。例えば図７ケース(a)，
(b)，(c)の各々の場合のように、各プロセッサに対して
不均等にデータ・セットが分配されたときなどである。
また、長い時間間隔で平均してみれば各並列プロセッサ
３０−１…の負荷は均等になっている場合であっても、
データ・セットの並んだ順番によっては、ある瞬間では
負荷にばらつきが生ずることは往々にしてある。不均等
に分配されたデータ・セットが蓄積した結果、ある１つ
のパイプラインでのみＦＩＦＯが処理待ちデータ・セッ
トで溢れてしまう、という事態も発生し得る。当然、デ
ィスパッチ・プロセッサ１０は満杯のＦＩＦＯに対して
次のデータ・セットを分配することはできない。この結
果、一部のパイプラインのみがビジーなためにシステム
全体のデータ流通を止めてしまうことになる。すなわ
ち、分散処理の恩恵を享受できなくなってしまうのであ
る。

【００１１】もし、長い時間間隔では負荷の均等分配が
担保されているのであれば、各ＦＩＦＯ５０−１，５０
−２…の段数を無限大（又は無限大と仮定できるほど充
分大きい）に設計することによって、一時的な負荷のば
らつきを補償することができよう。例えば図７ケース
(a)に示す負荷のばらつきを吸収するためには最低３
段、つまり３つの格納領域を有するＦＩＦＯを用意する
必要があり、同様に図７ケース(b)および(c)に示す負荷
のばらつきを吸収するためにはそれぞれ最低５段、８段
のＦＩＦＯを用意する必要がある。ＦＩＦＯの段数増大
は、偏って分配されたデータを解消するための容易な方
法と言えよう。

【００１２】ところが、一部の並列プロセッサに処理が
集中しそのＦＩＦＯが溢れているときであっても、その
他の並列プロセッサのＦＩＦＯも全て溢れている訳では
ない。したがって、ＦＩＦＯの段数増加という手法によ
れば、自ずと未使用あるいは余剰のＦＩＦＯを増やすこ
とになる。例えば８段のＦＩＦＯを設けたマルチプロセ
ッサ・システムに図７ケース(c)に示すような分布でデ
ータ・セットが分配された場合、使用段数が１４個に対
して未使用段数が１８個になってしまう。巨大な段数を
持つＦＩＦＯは、常にそのすべての格納領域が使用され
ることは予定されておらず、データ・セットの分配が偏
ったときのための予備的又は余剰的な性格が強い。使用
効率の低い記憶素子の実装は、回路設計・製作上の無駄
とも言えよう。

【００１３】また、ＦＩＦＯの段数増大により、回路の
ゲート・サイズを著しく増大させてしまうことになる。
何故ならば、ＦＩＦＯのサイズは、データのビット幅、
段数（すなわちデータの偏り）、およびパイプライン数
の積（＝ビット幅（Ｗ）×段数（Ｄ）×パイプライン数
（Ｎ））に比例するからである。テクスチャ・マッピン
グのためのＬＳＩは、例えばＡＳＩＣ技術を用いて実装
される。巨大な段数（すなわちビット数）のＦＩＦＯ
は、実装面積を占有するため、回路設計上の大きな足枷
となる。当然、製造コストを増大させてしまうことにも
なる。

【００１４】つまり、ＦＩＦＯの段数増加（若しくはデ
ータ・バッファの肥大化）という解決手法によれば、シ
ステム全体のスループット向上に寄与する反面、設計上
の不利益も招来する、というトレード・オフを負ってい
る。

【００１５】以上のような課題に対して、特開平９-１
８５５９３号公報（ＵＳＰ５７２４６０２）には図８に
示すマルチプロセッサ・システム１００が開示されてい
る。つまり、図８のマルチプロセッサ・システム１００
は、(a)受け取ったデータ・セットの処理を各パイプラ
インに分配するためのディスパッチ・プロセッサ１０
と、(b)各パイプラインごとに置かれ、自己に分配され
たデータ・セットの処理を行うための、複数の並列プロ
セッサ３０（３０−１…）と、(c)前記ディスパッチ・
プロセッサ１０が逐次配出する１以上のデータ・セット
を一時格納するためのデータＦＩＦＯ２２と、(d)各パ
イプラインごとに並列プロセッサ３０の前に置かれ、並
列プロセッサ３０に分配されたデータ・セットの前記デ
ータＦＩＦＯ２２中における格納領域を一時格納するた
めの、複数のポインタＦＩＦＯ６０（６０−１…）と、
(e)前記データＦＩＦＯ２２へのデータ・セットの格納
領域を決定するとともに、決定された格納領域を該当す
るパイプラインのポインタＦＩＦＯ６０に書き込むため
のプライオリティ・エンコーダ２４と、(f)各パイプラ
インごとに並列プロセッサ３０とポインタＦＩＦＯ６０
との間に置かれ、ポインタＦＩＦＯ６０の出力を元に、
前記データＦＩＦＯ２２中の格納領域からデータ・セッ
トを読み出して並列プロセッサ３０に渡すための、複数
のマルチプレクサ２１（２１−１…）と、(g)各並列プ
ロセッサ３０が処理したデータ・セットを統合するため
のマージ・プロセッサ４０と、を具備している。

【００１６】しかして、上記特開平９-１８５５９３号
公報に開示されたマルチプロセッサ・システム１００
は、データ・セットを入出力するためのデータＦＩＦＯ
２２を各パイプラインごとに個別に持たずに、全パイプ
ラインで共有化させている。また、各パイプラインは、
共有化されたデータＦＩＦＯ２２中のデータ・セットの
格納領域を入出力するためのポインタＦＩＦＯ６０を持
つようにしている。並列プロセッサ３０がデータ処理を
行うときには、まず自己のポインタＦＩＦＯ６０から格
納領域を引き出し、次いでデータＦＩＦＯ２２中の該当
する格納領域からデータ・セットを読み出すようにして
いる。各パイプラインに設けられるポインタＦＩＦＯ６
０は、データＦＩＦＯ２２の格納領域を識別できる程度
のビット幅でよく、データ・セット自体を格納する場合
に比し小さくて済む。また、データＦＩＦＯ２２は、全
パイプラインで共有化することによって１個に集約され
る。したがって、特開平９-１８５５９３号公報に開示
されたマルチプロセッサ・システム１００によれば、デ
ータ・バッファのサイズを徒に肥大化させることなく、
負荷のばらつきを吸収することができる。また、特開平
９-１８５５９３号公報に開示されたマルチプロセッサ
・システム１００は、共有化によって使用効率の低いＦ
ＩＦＯを省略することができるので、当然、設計・製作
は安価で済むことになる。別の見方をすれば、特開平９
-１８５５９３号公報に開示されたマルチプロセッサ・
システム１００は、同じゲート・サイズでより高速な性
能を持っていることになる。

【００１７】

【発明が解決しようとする課題】ところが、特開平９-
１８５５９３号公報のマルチプロセッサ・システム１０
０では、各並列プロセッサ３０ごとにポインタＦＩＦＯ
６０が必要なことに変わりはない。そして、各並列プロ
セッサ３０ごとに何段のポインタＦＩＦＯ６０が必要に
なるかということを、データの性質から解析する必要が
あり、この段数を最適に決めないと、パフォーマンスに
影響することになる。本発明は、その時点で最適なＦＩ
ＦＯの段数を動的に持つことができ、したがって、パフ
ォーマンスの向上のためにデータの性質からＦＩＦＯの
段数を解析する必要のないデータ装置およびマルチプロ
セッサ装置の提供を課題とする。

【００１８】

【課題を解決するための手段】本発明は、上記課題を参
酌してなされたものであり、逐次受け取ったデータ・セ
ットを複数のパイプラインに分配させて処理するデータ
処理装置であって、複数の格納領域を有し、かついずれ
のパイプラインに分配されるものであるか定義して前記
データ・セットを一時的に格納するデータ・バッファ
と、複数の格納領域を有し、前記データ・バッファにお
ける後続データ・セットの格納領域に関する第２情報を
一時的に格納するネックスト・ポインタと、前記データ
・バッファにおける先行データ・セットの格納領域に関
する第１情報を一時的に格納し、かつ前記先行データ・
セットが前記データ・バッファから読み出された後に前
記第２情報を格納するリード・ポインタと、を備えてい
ることを特徴とするデータ処理装置である。本発明のデ
ータ処理装置において、データ・バッファのみならずネ
ックスト・ポインタを、前記複数のパイプラインで共有
化させる。そして、ネックスト・ポインタに格納された
第１情報、第２情報に基づいて、先行データ・セット、
後続データ・セットをデータ・バッファから順次読み出
すことができる。本発明のデータ処理装置において、前
記リード・ポインタは、各パイプラインごとに設けられ
るとともに、単一の格納領域からなる。そして、前記先
行データ・セットが読み出された後に、第１情報が第２
情報に更新される。つまり、逐次更新されるこれら情報
に基づきデータ・バッファからデータ・セットを読み出
し、かつ処理することができる。

【００１９】また本発明では、データ・セットを格納す
るＮ個の格納領域を有する第１バッファと、Ｍ個の格納
領域を有し、かつ当該各格納領域と前記第１バッファの
各格納領域とが関連付けられた第２バッファと、を備
え、先行するデータ・セットが前記第１バッファのｎ番
目の格納領域に格納され、後続するデータ・セットが前
記第１バッファの（ｎ＋ａ）番目の格納領域に格納され
る場合に、前記第２バッファのｎ番目の格納領域に、
（ｎ＋ａ）を前記後続するデータの格納領域情報として
格納することを特徴とするデータ処理装置が提供され
る。この本発明データ処理装置において、第１バッファ
のｎ番目の格納領域に格納されデータ・セットが読み出
される際に、前記第２バッファのｎ番目の格納領域に格
納された前記格納領域情報も読み出すことにすれば、次
に読み出すべきデータ・セットが、第１バッファの（ｎ
＋ａ）番目の格納領域に格納されていることを特定する
ことができる。そして、第２バッファから読み出される
格納領域情報を格納するリード・ポインタを備え、かつ
前記リード・ポインタに格納された格納領域情報と一致
する第１バッファの格納領域から所定のデータ・セット
を読み出すことができる。この場合、（ｎ＋ａ）をリー
ド・ポインタが格納し、第１バッファの（ｎ＋ａ）番目
の格納領域から後続するデータを読み出すことになる。
以上のデータ処理装置において、第２バッファの格納領
域の数Ｍが第１バッファの格納領域の数Ｎ以上であれば
よいが、無駄な格納領域を持たないという趣旨から、Ｎ
＝Ｍとすることが望ましい。

【００２０】さらに本発明は、逐次受け取ったデータ・
セットを複数のパイプラインに分配させて処理するデー
タ処理装置であって、複数の格納領域を有し、かついず
れのパイプラインに分配されるものであるか定義して前
記データ・セットを一時的に格納するデータ・バッファ
と、前記データ・バッファに対応する複数の格納領域を
有するポインタと、を備え、前記データ・バッファに前
記データ・セットを格納する際に、前記データ・セット
が格納される格納領域に対応する前記ポインタの格納領
域に空き格納領域に関する情報を格納することを特徴と
するデータ処理装置が提供される。このデータ処理装置
において、前記ポインタに格納された空き格納領域に関
する情報は、次にデータ・セットが格納されるべきデー
タ・バッファにおける格納領域である。この格納領域に
関する情報を一時的に格納するためのライト・ポインタ
を各パイプラインごとに設ける。そして、前記空き格納
領域に関する情報を前記ライト・ポインタにも格納する
ことにすれば、ライト・ポインタに格納された情報に基
づいて、次に受け取ったデータ・セットをデータ・バッ
ファの所定領域に格納することができる。

【００２１】本発明のデータ処理装置は、以下のマルチ
プロセッサ装置として利用することができる。すなわ
ち、本発明のマルチプロセッサ装置は、逐次受け取った
データ・セットを複数のパイプラインに分散させて処理
するマルチプロセッサ装置において、受け取ったデータ
・セットを各パイプラインに分配するためのディスパッ
チ・プロセッサと、各パイプラインごとに置かれ、自己
に分配されたデータ・セットの処理を行うための複数の
並列プロセッサと、前記ディスパッチ・プロセッサが逐
次配出する１以上のデータ・セットを一時的に格納する
ための複数の格納領域を備えたデータ・バッファと、前
記データ・バッファ中に格納されている第１データ・セ
ットの前記データ・バッファにおける第１格納領域情
報、および第１データ・セットの次に同一の前記並列プ
ロセッサで処理される第２データ・セットの前記データ
・バッファにおける第２格納領域情報を格納するための
ネックスト・ポインタと、各パイプラインごとに並列プ
ロセッサの前に置かれ、前記第１格納領域情報と前記第
２格納領域情報を順次格納するためのリード・ポインタ
と、前記データ・バッファにおける前記第１データ・セ
ットおよび第２データ・セットの格納領域を決定するた
めのプライオリティ・エンコーダと、各パイプラインご
とに並列プロセッサと前記リード・ポインタとの間に置
かれ、前記リード・ポインタに格納された前記第１格納
領域情報および前記第２格納領域情報に基づいて前記デ
ータ・バッファ中の格納領域から前記第１データ・セッ
トおよび第２データ・セットを順次読み出して並列プロ
セッサに渡すための複数のマルチプレクサと、を備える
ことを特徴とする。

【００２２】本発明のマルチプロセッサ装置において、
前記ネックスト・ポインタは前記データ・バッファと一
致する数の格納領域を有し、かつ前記データ・バッファ
の格納領域と前記ネックスト・ポインタの格納領域とを
対応付けることができる。より具体的には以下の通りで
ある。第１データ・セットが格納されているデータ・バ
ッファの格納領域と対応付けされているネックスト・ポ
インタの格納領域に第２格納領域情報を格納する。そし
て、データ・バッファから第１データ・セットを読み出
すと、ネックスト・ポインタから第２格納領域情報が読
み出され、次いでこの第２格納領域情報に基づきデータ
・バッファから所定のデータ・セットを読み出す。本発
明のマルチプロセッサ装置においては、並列プロセッサ
に分配されるべきデータ・セットが前記データ・バッフ
ァ中で格納される領域の情報を、一時的に格納するため
のライト・ポインタを備えることができる。このライト
・ポインタに格納された情報に基づき、逐次受け取った
データ・セットをデータ・バッファの所定の格納領域に
格納することができる。また、本発明のマルチプロセッ
サ装置においては、前記各並列プロセッサが処理したデ
ータ・セットを統合するためのマージ・プロセッサを備
えることができる。本発明のさらに他の目的、特徴や利
点は、後述する本発明の実施の形態や添付する図面に基
づくより詳細な説明によって明らかになるであろう。

【００２３】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を詳解する。 Ａ．システム構成 はじめに、図１に示すシステム構成図に基づき、本発明
の実施の形態にかかるマルチプロセッサ・システム１０
０のハードウェア構成を説明する。なお、図８と同一の
構成要素については同一の参照番号を付している。

【００２４】図１に示すように、マルチプロセッサ・シ
ステム１００は、ディスパッチ・プロセッサ１０と、複
数の並列プロセッサ３０とを備える。各並列プロセッサ
３０ごとに、ライト・ポインタ２０、マルチプレクサ２
１およびリード・ポインタ２８とが設けてある。さらに
マルチプロセッサ・システム１００は、データＦＩＦＯ
２２と、イネーブル・ビット２３と、プライオリティ・
エンコーダ２４と、ネックスト・ポインタ２９とを備え
ている。同図では、４つのパイプラインを備えることと
しており、各並列プロセッサ３０にそれぞれ参照番号３
０−１，３０−２，３０−３，３０−４を付し、各ライ
ト・ポインタ２０にそれぞれ参照番号２０−１，２０−
２，２０−３，２０−４を付し、各マルチプレクサ２１
にそれぞれ参照番号２１−１，２１−２，２１−３，２
１−４を付し、各リード・ポインタ２８には参照番号２
８−１，２８−２，２８−３，２８−４を付している。
但し、パイプライン数自体は、設計事項に過ぎない。マ
ルチプロセッサ・システム１００中の各ハードウェア・
ブロックは、例えばＡＳＩＣ技術を用いることにより、
各部を連絡する各バス（後述）とともに、単一の回路チ
ップ上に実装される。

【００２５】ディスパッチ・プロセッサ１０は、逐次入
力されたデータ・セットの処理を、その属性等に応じ
て、各並列プロセッサ３０−１，３０−２，…に分配す
るための演算ユニットである。ディスパッチ・プロセッ
サ１０の入力側は外部バスによって該マルチプロセッサ
・システム１００外の装置（例えばグラフィック・ワー
クステーション：図示しない）と接続されており、外部
装置からデータ・セットを逐次受け取れるようになって
いる。また、ディスパッチ・プロセッサ１０の出力側
は、セレクト・バス２５とデータ・バス２６を配出して
いる。セレクト・バス２５は、逐次出力するデータ・セ
ットの分配先となるパイプラインを指定する「セレクト
情報」を伝送するためのものであり、各パイプラインの
ライト・ポインタ２０−１，２０−２，…に向かってい
る。セレクト・バス２５は、パイプラインを識別できる
程度のビット幅でよい。本実施の形態では、パイプライ
ン数が４個であることに従い、セレクト・バス２５を２
ビット幅にしている。また、データ・バス２６は、分配
されるデータ・セットの実体を伝送するためのものであ
り、データＦＩＦＯ２２に向かっている。データ・バス
２６のビット幅は、例えば３２ビットである。

【００２６】データＦＩＦＯ２２は、ディスパッチ・プ
ロセッサ１０から逐次配出されるデータ・セットの実体
を一時保持するための先入れ先出しバッファである。デ
ータＦＩＦＯ２２中の各格納領域は、プライオリティ・
エンコーダ２４からの指示に応じて入力許可状態にな
る。データＦＩＦＯ２２は、特定のパイプラインに専属
のものではなく、全パイプラインで共有される性格を持
つ。なお、本実施の形態のデータＦＩＦＯ２２は、デー
タ・セットを１６個まで保持できる構成である（但し、
段数は設計事項である）。また、データＦＩＦＯ２２の
各格納領域は、データ・バス２６のビット幅に従い３２
ビット構成である。データＦＩＦＯ２２には、ネックス
ト・ポインタ２９およびイネーブル・ビット２３が付設
されている。データＦＩＦＯ２２は前述の通り、１６の
段を持ち、各々、０から１５までの番号が付与されてい
る。そして、例えば図１に示すように、「０」および
「２」の格納領域には「Ｂ」が表示されており、この格
納領域に並列プロセッサＢ（３０−２）に読み出されか
つ処理されるデータ・セットが格納されていることを示
している。また同様に、「１」および「７」の格納領域
には、並列プロセッサＡ（３０−１）に読み出されかつ
処理されるべきデータ・セットが格納されていることを
示す、「Ａ」が表示されている。さらに、「４」の格納
領域には、並列プロセッサＣ（３０−３）に読み出され
かつ処理されるべきデータ・セットが格納されているこ
とを示す、「Ｃ」が表示されている。

【００２７】ネックスト・ポインタ２９は、後続のデー
タ・セットがデータＦＩＦＯ２２中の何れの格納領域に
格納されているかを格納するバッファである。図１に基
づき説明すると以下の通りである。まず、並列プロセッ
サＡ（３０−１）において最初に読み出されるデータ・
セットは、データＦＩＦＯ２２の「１」の格納領域のデ
ータ・セットである。データＦＩＦＯ２２の「１」の格
納領域に対応するネックスト・ポインタ２９の格納領域
には「７」が格納されている。この「７」が並列プロセ
ッサＡ（３０−１）に次に読み出されるデータ・セット
が格納されているデータＦＩＦＯ２２中の格納領域
「７」を示している。つまりこの場合には、並列プロセ
ッサＡ（３０−１）が次に読み出しかつ処理するデータ
・セットがデータＦＩＦＯ２２中の「７」の格納領域に
格納されている。この「７」が後続データ・セットのデ
ータＦＩＦＯ２２における格納領域情報である。並列プ
ロセッサＢ（３０−２）については以下の通りである。
データＦＩＦＯ２２の「０」および「２」の段に並列プ
ロセッサＢ（３０−２）に読み出されるべきデータ・セ
ットが格納されているが、データＦＩＦＯ２２の「０」
の格納領域に対応するネックスト・ポインタ２９の
「０」の格納領域には、「２」が格納されている。この
「２」が後続データ・セットのデータＦＩＦＯ２２にお
ける格納領域情報である。ネックスト・ポインタ２９
も、データＦＩＦＯ２２と同様に、特定のパイプライン
に専属のものではなく、全パイプラインで共有される性
格を持つ。また、本実施の形態のネックスト・ポインタ
２９は、データＦＩＦＯ２２と同様に、データ・セット
を１６個まで保持できる１６段の構成である（但し、段
数は設計事項である。）。また、ネックスト・ポインタ
２９の各格納領域は、ポインタ・バス２７のビット幅に
従い４ビット構成である。

【００２８】イネーブル・ビット２３は、データＦＩＦ
Ｏ２２の各格納領域に有効な（すなわちこれから処理す
る予定の）データが格納されているか否か、もしくは次
に格納されるという書き込み予約を示すためのビット・
フラグである。データＦＩＦＯ２２の各格納領域にデー
タ・セットが書き込まれるかまたは書き込み予約がなさ
れる度に、イネーブル・ビット２３中の対応ビット・フ
ラグが設定され、また、データ・セットがデータＦＩＦ
Ｏ２２から読み出されると、対応ビット・フラグは解除
される。

【００２９】プライオリティ・エンコーダ２４は、デー
タＦＩＦＯ２２、ネックスト・ポインタ２９およびイネ
ーブル・ビット２３を制御下に置くことにより、ディス
パッチ・プロセッサ１０から逐次出力されるデータ・セ
ットの格納および各パイプラインへの格納領域（ポイン
タ）の分配を実行するようになっている。プライオリテ
ィ・エンコーダ２４の主な機能は以下の通りである。 （１）イネーブル・ビット２３を参照（エンコード）す
ることによって、データＦＩＦＯ２２中の空き格納領域
を見付け出す。 （２）空き格納領域のうちの１つを、次に受け取ったデ
ータ・セットの格納領域として選ぶ。 （３）ポインタ・バス２７を介して、各ライト・ポイン
タ２０−１，２０−２，…、およびネックスト・ポイン
タ２９に対して、選ばれた格納領域に関する情報を伝達
する。 一方、データＦＩＦＯ２２は、ポインタ・バス２７を介
して指定された格納領域が入力許可状態になる。そし
て、データ・バス２６を介してデータ・セットを受け取
ると、指定された格納領域に格納する。このとき、デー
タ・セット（先行データ・セット）が格納されたデータ
ＦＩＦＯ２２の格納領域に対応するネックスト・ポイン
タ２９の格納領域にプライオリティ・エンコーダ２４か
らの情報（空き格納領域の情報）（「０」〜「１５」の
いずれか）を格納する。また、新しいネックスト・ポイ
ンタの書き込みに伴い、イネーブル・ビット２３中の該
当するビット・フラグが設定され、該格納領域が次にデ
ータを格納するために予約される。なお、ポインタ・バ
ス２７は、データＦＩＦＯ２２中の位置を識別できる程
度のビット幅でよい。本実施の形態では、データＦＩＦ
Ｏ２２が１６段構成であることに従い、ポインタ・バス
２７を４ビット幅にしている。

【００３０】４個のパイプラインは、それぞれ、ライト
・ポインタ２０と、マルチプレクサ２１と、リード・ポ
インタ２８と、並列プロセッサ３０とで構成される。ラ
イト・ポインタ２０は、次に受け取り、かつ書き込むデ
ータ・セットのデータＦＩＦＯ２２中の格納領域を示す
ためのレジスタであり、ポインタ・バス２７を介してプ
ライオリティ・エンコーダ２４から格納領域に関する情
報を受け取るようになっている。この情報は，マルチプ
レクサ２０Ｍを介してデータＦＩＦＯ２２およびネック
スト・ポインタ２９に伝達される。また、各ライト・ポ
インタ２０−１，２０−２・・・は、セレクト・バス２５
からの「セレクト情報」に応じて入力許可状態となるよ
うになっている。各ライト・ポインタ２０−１，２０−
２・・・のビット幅は、ポインタ・バス２７に従い、４ビ
ット幅となっている。リード・ポインタ２８は、次に読
み出すべきデータ・セットのデータＦＩＦＯ２２中の格
納領域を格納するためのレジスタであり、ポインタ・バ
ス２７を介してネックスト・ポインタ２９から格納領域
の内容を受け取るようになっている。

【００３１】マルチプレクサ２１は、第１のマルチプレ
クサ２１−ｉａと、第２のマルチプレクサ２１−ｉｂと
から構成される（ただし、ｉは１〜４の整数）。第１の
マルチプレクサ２１−ｉａは、リード・ポインタ２８に
格納されたデータ・セットが読み出された後に、次に読
み出すべきデータ・セットが格納されているデータＦＩ
ＦＯ２２中の格納領域に関する情報（以下，ポインタ）
を受け取ると、それをリード・ポインタ２８に渡す。一
方、第２のマルチプレクサ２１−ｉｂは、リード・ポイ
ンタ２８に現在格納されているポインタを認識し、デー
タＦＩＦＯ２２中の該当する格納領域からデータ・セッ
トを読み出し、並列プロセッサ３０に渡す。また、デー
タ・セットの読み出しに伴い、イネーブル・ビット２３
中の該当するビット・フラグは解除され、該格納領域の
内容は無効化される。

【００３２】並列プロセッサ３０は、第２のマルチプレ
クサ２１−ｉｂから受け取ったデータ・セットに所定の
処理を施した後、マージ・プロセッサ４０に出力する。
マージ・プロセッサ４０は、各パイプラインから出力さ
れた各データ・セットを再び統合化して、マルチプロセ
ッサ・システム１００外の装置（例えばグラフィック・
ワークステーション：図示しない）に渡す。並列プロセ
ッサ３０およびマージ・プロセッサ４０における処理自
体は本発明の要旨に関連しないため、本明細書ではこれ
以上言及しない。

【００３３】なお、本マルチプロセッサ・システム１０
０は、例えば３次元グラフィックス処理におけるテクス
チャ・マッピングのために利用される。このような場
合、本マルチプロセッサ・システム１００は３次元処理
用のグラフィックス・アダプタの一部を構成し、また、
グラフィックス・アダプタ自体はグラフィックス・ワー
クステーションにバス接続されている。

【００３４】Ｂ．システム・オペレーション 以上では、本発明を具現するマルチプロセッサ・システ
ム１００のハードウェアを説明してきた。次に、図２〜
図５を参照しながら、該マルチプロセッサ・システム１
００の動作について説明することにする。

【００３５】Ｂ−１．リセット動作（図２参照） リセット時には初期値として、各ライト・ポインタ２０
−１，２０−２・・・、各リード・ポインタ２８−１，２
８−２・・・にある値を格納する。例えば、並列プロセッ
サＡ（３０−１）に対応するライト・ポインタ２０−１
およびリード・ポインタ２８−１には、それぞれ０（ゼ
ロ）を格納する。また、同様に、ライト・ポインタ２０
−２およびリード・ポインタ２８−２には１を、ライト
・ポインタ２０−３およびリード・ポインタ２８−３に
は２を、ライト・ポインタ２０−４およびリード・ポイ
ンタ２８−４には３を格納する。このとき、イネーブル
・ビット２３の０〜３の段については、書き込み予約が
されたこととして、イネーブル・ビット２３が有効であ
ることを示す「１」をセットする。その他の段について
は、書き込みも予約もされていないので、「０」をセッ
トする。

【００３６】Ｂ−２．ライト（書き込み）動作（図３参
照） ディスパッチ・プロセッサ１０が出力したデータ・セッ
トをデータＦＩＦＯ２２に書き込むためのオペレーショ
ンについて説明する。なお、図３は、データＦＩＦＯ２
２の格納領域「７」に並列プロセッサＡ（３０−１）に
分配すべき先行データ・セットが格納されており、格納
領域「９」が次に書かれる領域として予約されており、
ライト・ポインタ２０−１には次に書かれる領域の番号
「９」が書きこまれている状態で、次に並列プロセッサ
Ａ（３０−１）に分配すべきデータ・セットをディスパ
ッチ・プロセッサ１０が出力することを前提としてい
る。ディスパッチ・プロセッサ１０から出力されたデー
タ・セットには、Ａ〜Ｄのいずれの並列プロセッサ３０
で処理されるかを示す情報が付加されている。

【００３７】例えば、プライオリティ・エンコーダ２４
は、イネーブル・ビット２３を参照（エンコード）し
て、データＦＩＦＯ２２中の空き格納領域を検索する。
図３では、１１段目のビット・フラグが解除状態である
から、プライオリティ・エンコーダ２４は、データＦＩ
ＦＯ２２中の格納領域「１１」を選択するとともに、ポ
インタ・バス２７上にその旨を格納領域情報として伝送
する。ある時点でディスパッチ・プロセッサ１０が並列
プロセッサＡ（３０−１）に分配すべきデータ・セット
を出力するとする。このとき、ディスパッチ・プロセッ
サ１０は、セレクト・バス２５にセレクト情報を伝送し
て、ライト・ポインタ２０−１へのデータ入力のみを許
可するとともに、データ・バス２６上にデータ・セット
を伝送する。入力許可状態となっているライト・ポイン
タ２０−１は、ポインタ・バス２７から格納領域に関す
る情報を受け取りポインタ値"１１"を書き込む。また、
データＦＩＦＯ２２では、マルチプレクサ２０Ｍを介し
て指定された格納領域「９」が入力許可状態になる。

【００３８】この結果、データ・バス２６を介して受け
取った後続データ・セットは格納領域「９」に格納され
る。図３中では、データＦＩＦＯ２２の格納領域「９」
には、並列プロセッサＡ（３０−１）に分配すべきデー
タ・セットの存在を意味する文字"Ａ"が書き込まれてい
る。さらに、同時にネックスト・ポインタ２９の格納領
域「９」には、次のデータ・セットがデータＦＩＦＯ２
２の格納領域「１１」に格納されたことを示す１１が格
納される。また、同時にイネーブル・ビット２３の「１
１」には予約されたことを示す１が書きこまれる。

【００３９】Ｂ−３．リード（読み出し）動作（図４、
図５参照） 次いで、各並列プロセッサ３０−１，３０−２，…がデ
ータ・セットをデータＦＩＦＯ２２から読み出すための
動作について説明する。図４には、ある時点におけるラ
イト・ポインタ２０、データＦＩＦＯ２２、ネックスト
・ポインタ２９およびリード・ポインタ２８の格納内容
を概略的に書き込んでいる。すなわち、同図において、
データＦＩＦＯ２２のうち、格納領域「０」，「１」，
「２」，「４」，「７」には、それぞれＢ，Ａ，Ｂ，
Ｃ，Ａに分配すべきデータ・セットが書き込まれている
（但し、Ａ，Ｂ，Ｃ，Ｄはそれぞれ並列プロセッサＡ
（３０−１），並列プロセッサＢ（３０−２），並列プ
ロセッサＣ（３０−３），並列プロセッサＤ（３０−
４）を示す略称である。以下同様）。

【００４０】一方、各パイプライン上のライト・ポイン
タ２０−１，２０−２，…には、データＦＩＦＯ２２の
格納内容を反映したポインタ値が書き込まれている。デ
ータＦＩＦＯ２２中でデータ・セットが格納されていな
い格納領域、つまり空き格納領域は現時点で、格納領域
「３」，「５」，「６」，「８」，「９」・・・である。
そのうち、ライト・ポインタ２０−１には９、ライト・
ポインタ２０−２には６、ライト・ポインタ２０−３に
は３、ライト・ポインタ２０−４には５が格納されてい
る。また、各パイプライン上のリード・ポインタ２８−
１，２８−２，・・・にも、データＦＩＦＯ２２の格納内
容を反映したポインタ値が書き込まれている。つまり、
並列プロセッサＡ（３０−１）に分配すべきデータ・セ
ットがデータＦＩＦＯ２２中の格納領域「１」および
「７」に格納されているが、そのうち先行して読み出す
べき「１」の格納領域を示す「１」がリード・ポインタ
２８−１に格納されている。同様に、リード・ポインタ
２８−２には「０」が、また、リード・ポインタ２８−
３には「４」が格納されている。リード・ポインタ２８
−４には「５」が格納されている。これは、データＦＩ
ＦＯ２２中の格納領域「５」にはデータ・セットが現時
点では格納されていないが、ライト・ポインタ２０−４
には「５」がポインタ値として格納されており、次の時
点ではデータＦＩＦＯ２２中の格納領域「５」には並列
プロセッサＤ（３０−４）に分配すべきデータ・セット
が格納されるからである。このように、リード・ポイン
タ＝ライト・ポインタの場合には、データが格納されて
いないことを示す。

【００４１】ネックスト・ポインタ２９のうち、格納領
域「０」，「１」，「２」，「４」，「７」には、それ
ぞれＢ，Ａ，Ｂ，Ｃ，Ａに分配すべきデータ・セットで
あって、データＦＩＦＯ２２中で次に読み出されるのデ
ータ・セットが書き込まれている格納領域を格納してい
る。つまり、Ｂについて看ると、次のデータ・セットが
格納されているのはデータＦＩＦＯ２２中の格納領域
「２」であることから、ネックスト・ポインタ２９の格
納領域「０」には「２」が格納されている。ネックスト
・ポインタ２９の格納領域「２」には「６」が格納され
ている。データＦＩＦＯ２２中の格納領域「６」には、
Ｂに分配すべきデータ・セットが未だ格納されていない
が、ライト・ポインタ２０−２に「６」が格納、つまり
Ｂに分配すべき次のデータ・セットはデータＦＩＦＯ２
２中の格納領域「６」に格納されることが定まっている
からである。これは、Ｃについても同様である。また、
Ａについて看ると、次のデータ・セットが格納されてい
るのはデータＦＩＦＯ２２中の格納領域「７」の格納領
域であることから、ネックスト・ポインタ２９の格納領
域「１」には「７」が格納されている。さらに、ネック
スト・ポインタ２９の格納領域「７」には「９」が格納
されている。この「９」は、ライト・ポインタ２０−１
に格納されている「９」に対応している。

【００４２】イネーブル・ビット２３の各ビット・フラ
グは、データＦＩＦＯ２２中の各格納領域の使用状況、
さらにはライト・ポインタ２０の格納状況に応じて設定
又は解除されている。つまり、データＦＩＦＯ２２中で
空き格納領域があった場合でも、ライト・ポインタ２０
のいずれかに格納されているデータＦＩＦＯ２２の格納
領域については、それに対応するイネーブル・ビット２
３の各ビット・フラグは設定される。

【００４３】このとき、第２のマルチプレクサ２１−１
ｂは、リード・ポインタ２８−１からポインタ値１を読
み取る。すると、第２のマルチプレクサ２１−１ｂは、
データＦＩＦＯ２２の格納領域「１」からデータ・セッ
トを読み出して、並列プロセッサＡ（３０−１）に渡
す。同様に、第２のマルチプレクサ２１−２ｂはリード
・ポインタ２８−２からポインタ値０を読み取る。する
と、第２のマルチプレクサ２１−２ｂは、データＦＩＦ
Ｏ２２の格納領域「０」からデータ・セットを読み出し
て、並列プロセッサＢ（３０−２）に渡す。また、第２
のマルチプレクサ２１−３ｂはリード・ポインタ２８−
３からポインタ値４を読み取る。すると、第２のマルチ
プレクサ２１−３ｂは、データＦＩＦＯ２２の格納領域
「４」からデータ・セットを読み出して、並列プロセッ
サＣ（３０−３）に渡す。第２のマルチプレクサ２１−
４ｂはリード・ポインタ２８−４からポインタ値５を読
み取る。しかし、データＦＩＦＯ２２の格納領域「５」
は現時点では空なので、第２のマルチプレクサ２１−４
ｂはデータＦＩＦＯ２２からデータ・セットを引き出さ
ない。

【００４４】各パイプライン上の並列プロセッサＡ（３
０−１），Ｂ（３０−２），…は、マルチプレクサ２１
−１，２１−２，…の各々から受け取ったデータ・セッ
トに対して所定の処理を施した後、マージ・プロセッサ
４０に出力する。そして、マージ・プロセッサ４０は受
け取った各データ・セットを再び統合化して、マルチプ
ロセッサ・システム１００外の装置（例えばグラフィッ
ク・ワークステーション：図示しない）に渡す。

【００４５】図５には、図４に示した時点の次のタイミ
ングにおけるライト・ポインタ２０、データＦＩＦＯ２
２、ネックスト・ポインタ２９およびリード・ポインタ
２８の格納内容を概略的に書き込んでいる。すなわち、
同図において、データＦＩＦＯ２２のうち、格納領域に
は「２」，「３」，「５」，「６」，「７」，「９」に
は、それぞれＢ，Ｃ，Ｄ，Ｂ，Ａ，Ａに分配すべきデー
タ・セットが書き込まれている。

【００４６】一方、各パイプライン上のライト・ポイン
タ２０−１，２０−２，…には、データＦＩＦＯ２２の
格納内容を反映したポインタ値が書き込まれている。デ
ータＦＩＦＯ２２中でデータ・セットが格納されていな
い格納領域、つまり空き格納領域は現時点で、「０」，
「１」，「４」，「８」，「１０」・・・である。そのう
ち、ライト・ポインタ２０−１には０、ライト・ポイン
タ２０−２には４、ライト・ポインタ２０−３には１、
ライト・ポインタ２０−４には８が格納されている。ま
た、各パイプライン上のリード・ポインタ２８−１，２
８−２，・・・にも、データＦＩＦＯ２２の格納内容を反
映したポインタ値が書き込まれている。つまり、並列プ
ロセッサＡ（３０−１）に分配すべきデータ・セットが
データＦＩＦＯ２２中の格納領域「７」および「９」に
格納されているが、そのうち先行して読み出すべき格納
領域「７」を示すポインタ値７がリード・ポインタ２８
−１に格納されている。同様に、リード・ポインタ２８
−２には「２」が、リード・ポインタ２８−３には
「３」が、さらにリード・ポインタ２８−４には「５」
が格納されている。

【００４７】ネックスト・ポインタ２９のうち、格納領
域「２」，「３」，「５」，「６」，「７」，「９」に
は、それぞれＢ，Ｃ，Ｄ，Ｂ，Ａ，Ａに分配すべきデー
タ・セットであって、データＦＩＦＯ２２中で次に読み
出されるべき後続データ・セットが書き込まれている格
納領域に関する情報を格納している。つまり、Ｂについ
て看ると、次のデータ・セットが格納されているのはデ
ータＦＩＦＯ２２中の格納領域「６」であることから、
ネックスト・ポインタ２９の格納領域「２」には「６」
が格納されている。ネックスト・ポインタ２９の格納領
域「６」には「４」が格納されている。データＦＩＦＯ
２２中の格納領域「４」には、Ｂに分配すべきデータ・
セットが未だ格納されていないが、ライト・ポインタ２
０−２に「４」が格納、つまりＢに分配すべき次のデー
タ・セットはデータＦＩＦＯ２２中の格納領域「４」に
格納されることが定まっているからである。以下、Ｃ，
Ｄ，Ａについても同様である。

【００４８】イネーブル・ビット２３の各ビット・フラ
グは、データＦＩＦＯ２２中の各格納領域の使用状況、
さらにはライト・ポインタ２０の格納状況に応じて設定
又は解除されている。つまり、データＦＩＦＯ２２中で
使用されていない格納領域があった場合でも、ライト・
ポインタ２０のいずれかに格納されているデータＦＩＦ
Ｏ２２の格納領域については、それに対応するイネーブ
ル・ビット２３の各ビット・フラグは設定される。

【００４９】このとき、第２のマルチプレクサ２１−１
ｂは、リード・ポインタ２８−１からポインタ値７を読
み取る。すると、第２のマルチプレクサ２１−１ｂは、
データＦＩＦＯ２２の格納領域「７」からデータ・セッ
トを読み出して、並列プロセッサＡ（３０−１）に渡
す。同様に、第２のマルチプレクサ２１−２ｂはリード
・ポインタ２８−２からポインタ値２を読み取る。する
と、第２のマルチプレクサ２１−２ｂは、データＦＩＦ
Ｏ２２の格納領域「２」からデータ・セットを読み出し
て、並列プロセッサＢ（３０−２）に渡す。また、第２
のマルチプレクサ２１−３ｂはリード・ポインタ２８−
３からポインタ値３を読み取る。すると、第２のマルチ
プレクサ２１−３ｂは、データＦＩＦＯ２２の格納領域
「３」からデータ・セットを読み出して、並列プロセッ
サＣ（３０−３）に渡す。第２のマルチプレクサ２１−
４ｂはリード・ポインタ２８−４からポインタ値５を読
み取る。すると、第２のマルチプレクサ２１−４ｂは、
データＦＩＦＯ２２の格納領域「５」からデータ・セッ
トを読み出して、並列プロセッサＤ（３０−４）に渡
す。

【００５０】各パイプライン上の並列プロセッサＡ（３
０−１），Ｂ（３０−２），…は、マルチプレクサ２１
−１，２１−２，…の各々から受け取ったデータ・セッ
トに対して所定の処理を施した後、マージ・プロセッサ
４０に出力する。そして、マージ・プロセッサ４０は受
け取った各データ・セットを再び統合化して、マルチプ
ロセッサ・システム１００外の装置（例えばグラフィッ
ク・ワークステーション：図示しない）に渡す。

【００５１】図４および図５において、並列プロセッサ
Ａ（３０−１）のパイプラインについて看てみる。図４
において、データＦＩＦＯ２２の格納領域「１」および
「７」に並列プロセッサＡ（３０−１）に読み込まれか
つ処理されるデータ・セットが格納されている。ここ
で、格納領域「１」に格納されているデータ・セットが
先行データセットであり、格納領域「７」に格納されて
いるデータ・セットが後続データ・セットである。そし
て、ネックスト・ポインタ２９の対応する格納領域に
は、それぞれ「７」および「９」が格納されている。こ
こで、この「１」を第１情報、「７」を第２情報とす
る。このとき、リード・ポインタ２８−１には「１」が
格納されている。データＦＩＦＯ２２の格納領域「１」
からデータ・セットが読み出された後には、図５に示す
ようにリード・ポインタ２８−１には「７」が格納され
ている。つまり、リード・ポインタ２８−１は、第１情
報を格納するが、先行データ・セットが読み出された後
に第２情報に更新される。

【００５２】本発明によるデータ・バッファのゲート・
サイズ低減の効果は、試算することによって顕著に表す
ことができる。例えば図６に示す形式の従来のマルチプ
ロセッサ・システム１００において、データ・セットの
ビット幅が３２ビットで、各パイプラインに設けられた
データＦＩＦＯが１２段構成であるとすれば、システム
中のＦＩＦＯの全ゲート・サイズは、３２（ビット幅）
×１２（段数）×４（パイプライン数）＝１５３６ビッ
トに達する。また、図８に示す従来のマルチプロセッサ
・システム１００においては、各パイプラインごとのポ
インタＦＩＦＯ６０−１…の全ゲート・サイズは、４
（ビット幅）×１２（段数）×４（パイプライン数）＝
１９２ビットである。また、データＦＩＦＯ２２のゲー
ト・サイズは、３２（ビット幅）×１６（段数）＝５１
２（ビット）であり、イネーブル・ビット２３は１６ビ
ットからなる。したがって、マルチプロセッサ・システ
ム１００中の記憶素子に要するゲート・サイズは、１９
２（ポインタＦＩＦＯ）＋５１２（データＦＩＦＯ）＋
１６（イネーブル・ビット）＝７２０ビットになる。本
発明のマルチプロセッサ・システム１００においては、
データＦＩＦＯ２２のゲート・サイズは、３２（ビット
幅）×１６（段数）＝５１２（ビット）であり、イネー
ブル・ビット２３は１６ビットからなる。また、ネック
スト・ポインタ２９は４（ビット幅）×１６（段数）＝
６４（ビット）、ライト・ポインタ２０が４（ビット
幅）×４（パイプライン数）＝１６（ビット）、リード
・ポインタ２８が４（ビット幅）×４（パイプライン
数）＝１６（ビット）である。したがって、マルチプロ
セッサ・システム１００中の記憶素子に要するゲート・
サイズは、５１２（データＦＩＦＯ）＋１６（イネーブ
ル・ビット）＋６４（ネックスト・ポインタ）＋１６
（ライト・ポインタ）＋１６（リード・ポインタ）＝６
２４ビットになる。このように、付加回路を入れても従
来のマルチプロセッサ・システム１００に比べてゲート
サイズが小さく、設計・製作は安価で済むことになる。

【００５３】Ｃ．追補 以上、特定の実施の形態を参照しながら、本発明につい
て詳解してきた。しかしながら、本発明の要旨を逸脱し
ない範囲で当業者が該実施の形態の修正や代用を成し得
ることは自明である。本実施の形態では、マルチプロセ
ッサ・システムを例にしたが、本発明をこれに限定すべ
き根拠はない。また、マルチプロセッサ・システムをテ
クスチャ・マッピングに利用するという形態を説明して
いるが、応用例はこれに限定されるものではない。要す
るに、例示という形態で本発明を開示してきたのであ
り、限定的に解釈されるべきではない。本発明の要旨を
判断するためには、冒頭に記載した特許請求の範囲の欄
を参酌すべきである。

【００５４】

【発明の効果】以上詳記したように、本発明によれば、
各並列プロセッサに分配された負荷が一時的にばらつい
ていても、ばらつきを好適に吸収することができる、優
れたマルチプロセッサ装置を提供することができる。本
発明に係るマルチプロセッサ・システムでは、データ入
力用のバッファ（ＦＩＦＯ）を各パイプラインごとに個
別に持たずに、全パイプラインで共有化させている。し
たがって、本発明によれば、各並列プロセッサのＦＩＦ
Ｏの段数（若しくはデータ・バッファのサイズ）を徒に
増大させることなく、負荷のばらつきを吸収することが
できるマルチプロセッサ装置を提供することができる。
また、本発明に係るマルチプロセッサ装置によれば、デ
ータＦＩＦＯを共有化することにより、その段数を抑え
ることができる。この結果、使用効率の低いＦＩＦＯを
省略することができ、無駄のない回路設計が実現する。
別の見方をすれば、本発明に係るマルチプロセッサ装置
は、同じゲート・サイズでより高速な性能を持ってい
る。さらに、従来のマルチプロセッサ装置では各パイプ
ラインごとに複数段のポインタＦＩＦＯを持っていた
が、本発明ではその必要がない。しかも、動作としては
複数段のポインタＦＩＦＯを持ったものと同等である。
さらに、本発明のネックスト・ポインタは、その時々で
各パイプラインごとに変動し、その時点で最適な段数を
動的に持つことができる。したがって、パフォーマンス
の向上のためにデータの性質からＦＩＦＯの段数を解析
する必要もない。

【図面の簡単な説明】

【図１】 本発明の実施形態にかかるマルチプロセッサ
・システムのハードウェア構成を示す図である。

【図２】 本発明の実施形態にかかるマルチプロセッサ
・システムのリセット時の状態を示す図である。

【図３】 本発明の実施形態にかかるマルチプロセッサ
・システムにおける、書き込み動作を説明するための図
である。

【図４】 ある時点におけるライト・ポインタ２０、デ
ータＦＩＦＯ２２、ネックスト・ポインタ２９およびリ
ード・ポインタ２８の格納内容を概略的に書き込んだ図
である。

【図５】 図４に示した時点の次のタイミングにおける
ライト・ポインタ２０、データＦＩＦＯ２２、ネックス
ト・ポインタ２９およびリード・ポインタ２８の格納内
容を概略的に書き込んだ図である。

【図６】 マルチプロセッサ・システムのハードウェア
構成を概略的に示した図である。

【図７】 図６のマルチプロセッサ・システムにおい
て、各プロセッサに分配された負荷のばらつきの様子を
例示した図である。

【図８】 従来のマルチプロセッサ・システムのハード
ウェア構成を示す図である。

【符号の説明】

１０・・・ディスパッチ・プロセッサ、２０・・・ライト・ポ
インタ、２１・・・マルチプレクサ、２２・・・データＦＩＦ
Ｏ、２３・・・イネーブル・ビット、２４・・・プライオリテ
ィ・エンコーダ、２５・・・セレクト・バス、２６・・・デー
タ・バス、２７・・・ポインタ・バス、２８・・・リード・ポ
インタ、２９・・・ネックスト・ポインタ、３０・・・並列プ
ロセッサ、４０・・・マージ・プロセッサ、１００・・・マル
チプロセッサ・システム

───────────────────────────────────────────────────── フロントページの続き (72)発明者 名村 健 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内 Ｆターム(参考） 5B045 AA01 AA03 BB35 GG02 GG17 5B057 AA11 BA24 CA13 CA16 CB16 CC03 CH02 CH05 DA08

Claims (14)

【特許請求の範囲】
1. 【請求項１】 逐次受け取ったデータ・セットを複数の
   パイプラインに分配させて処理するデータ処理装置であ
   って、 複数の格納領域を有し、かついずれのパイプラインに分
   配されるものであるか定義して前記データ・セットを一
   時的に格納するデータ・バッファと、 複数の格納領域を有し、前記データ・バッファにおける
   後続データ・セットの格納領域に関する第２情報を一時
   的に格納するネックスト・ポインタと、 前記データ・バッファにおける先行データ・セットの格
   納領域に関する第１情報を一時的に格納し、かつ前記先
   行データ・セットが前記データ・バッファから読み出さ
   れた後に前記第２情報を格納するリード・ポインタと、 を備えていることを特徴とするデータ処理装置。
2. 【請求項２】 前記データ・バッファと前記ネックスト
   ・ポインタとは、前記複数のパイプラインで共有される
   ものであることを特徴とする請求項１に記載のデータ処
   理装置。
3. 【請求項３】 前記リード・ポインタは、各パイプライ
   ンごとに設けられるとともに、単一の格納領域からなる
   ことを特徴とする請求項１に記載のデータ処理装置。
4. 【請求項４】 前記リード・ポインタは、前記先行デー
   タ・セットが読み出された後に、前記第１情報が前記第
   ２情報に更新されるものであることを特徴とする請求項
   １に記載のデータ処理装置。
5. 【請求項５】 データ・セットを格納するＮ個の格納領
   域を有する第１バッファと、 Ｍ個の格納領域を有し、かつ当該各格納領域と前記第１
   バッファの各格納領域とが関連付けられた第２バッファ
   と、を備え、 先行するデータ・セットが前記第１バッファのｎ番目の
   格納領域に格納され、後続するデータ・セットが前記第
   １バッファの（ｎ＋ａ）番目の格納領域に格納される場
   合に（ただし、ａ：整数）、 前記第２バッファのｎ番目の格納領域に、（ｎ＋ａ）を
   前記後続するデータ・セットの格納領域情報として格納
   することを特徴とするデータ処理装置。
6. 【請求項６】 前記第１バッファのｎ番目の格納領域に
   格納されたデータ・セットが読み出される際に、前記第
   ２バッファのｎ番目の格納領域に格納された前記格納領
   域情報も読み出されることを特徴とする請求項５に記載
   のデータ処理装置。
7. 【請求項７】 前記第１バッファの格納領域の数Ｎと、
   前記第２バッファの格納領域の数Ｍとは、Ｎ＝Ｍの関係
   を有することを特徴とする請求項５に記載のデータ処理
   装置。
8. 【請求項８】 前記データ処理装置は、前記第２バッフ
   ァから読み出される前記格納領域情報を格納するリード
   ・ポインタを備え、かつ前記リード・ポインタに格納さ
   れた格納領域情報と一致する前記第１バッファの格納領
   域から所定のデータ・セットを読み出すことを特徴とす
   る請求項６に記載のデータ処理装置。
9. 【請求項９】 逐次受け取ったデータ・セットを複数の
   パイプラインに分配させて処理するデータ処理装置であ
   って、 複数の格納領域を有し、かついずれのパイプラインに分
   配されるものであるか定義して前記データ・セットを一
   時的に格納するデータ・バッファと、 前記データ・バッファに対応する複数の格納領域を有す
   るポインタと、を備え、 前記データ・バッファに前記データ・セットを格納する
   際に、前記データ・セットが格納される格納領域に対応
   する前記ポインタの格納領域に空き格納領域に関する情
   報を格納することを特徴とするデータ処理装置。
10. 【請求項１０】 前記データ・セットが格納される前記
    データ・バッファ中の格納領域に関する情報を、一時的
    に格納するためのライト・ポインタを各パイプラインご
    とに設け、前記空き格納領域に関する情報を前記ライト
    ・ポインタにも格納することを特徴とする請求項９に記
    載のデータ処理装置。
11. 【請求項１１】 逐次受け取ったデータ・セットを複数
    のパイプラインに分散させて処理するマルチプロセッサ
    装置において、 受け取ったデータ・セットを各パイプラインに分配する
    ためのディスパッチ・プロセッサと、 各パイプラインごとに置かれ、自己に分配されたデータ
    ・セットの処理を行うための複数の並列プロセッサと、 前記ディスパッチ・プロセッサが逐次配出する１以上の
    データ・セットを一時的に格納するための複数の格納領
    域を備えたデータ・バッファと、 前記データ・バッファ中に格納されている第１データ・
    セットの前記データ・バッファにおける第１格納領域情
    報、および第１データ・セットの次に同一の前記並列プ
    ロセッサで処理される第２データ・セットの前記データ
    ・バッファにおける第２格納領域情報を格納するための
    ネックスト・ポインタと、 各パイプラインごとに並列プロセッサの前に置かれ、前
    記第１格納領域情報と前記第２格納領域情報を順次格納
    するためのリード・ポインタと、 前記データ・バッファにおける前記第１データ・セット
    および第２データ・セットの格納領域を決定するための
    プライオリティ・エンコーダと、 各パイプラインごとに並列プロセッサと前記リード・ポ
    インタとの間に置かれ、前記リード・ポインタに格納さ
    れた前記第１格納領域情報および前記第２格納領域情報
    に基づいて前記データ・バッファ中の格納領域から前記
    第１データ・セットおよび第２データ・セットを順次読
    み出して並列プロセッサに渡すための複数のマルチプレ
    クサと、を備えることを特徴とするマルチプロセッサ装
    置。
12. 【請求項１２】 前記ネックスト・ポインタは前記デー
    タ・バッファと一致する数の格納領域を有し、かつ前記
    データ・バッファの格納領域と前記ネックスト・ポイン
    タの格納領域が対応付けられていることを特徴とする請
    求項１１に記載のマルチプロセッサ装置。
13. 【請求項１３】 並列プロセッサに分配されるべきデー
    タ・セットが前記データ・バッファ中で格納される領域
    の情報を、一時的に格納するためのライト・ポインタを
    備えることを特徴とする請求項１１に記載のマルチプロ
    セッサ装置。
14. 【請求項１４】 前記各並列プロセッサが処理したデー
    タ・セットを統合するためのマージ・プロセッサを備え
    ることを特徴とする請求項１１に記載のマルチプロセッ
    サ装置。