JPH04213212A - 高速パターン発生器 - Google Patents
高速パターン発生器Info
- Publication number
- JPH04213212A JPH04213212A JP2407196A JP40719690A JPH04213212A JP H04213212 A JPH04213212 A JP H04213212A JP 2407196 A JP2407196 A JP 2407196A JP 40719690 A JP40719690 A JP 40719690A JP H04213212 A JPH04213212 A JP H04213212A
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- JP
- Japan
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- pattern
- clock
- counter
- sets
- selection signal
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- 238000010586 diagram Methods 0.000 description 13
- 238000001514 detection method Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/31813—Test pattern generators
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、パターン発生回路を
ｎ組（ｎ≧２の整数）並列に動作させ、その出力をｎ倍
の速度で時分割し、ｎ倍の速度のパターンを発生させる
場合に、ダミーパターンを発生させないようにしたＩＣ
テスト用の高速パターン発生器についてのものである。
ｎ組（ｎ≧２の整数）並列に動作させ、その出力をｎ倍
の速度で時分割し、ｎ倍の速度のパターンを発生させる
場合に、ダミーパターンを発生させないようにしたＩＣ
テスト用の高速パターン発生器についてのものである。
【０００２】
【従来の技術】メモリテスト用のパターン発生器は、ア
ルゴリズミックパターン発生器と呼ばれ、アドレスパタ
ーン等は繰り返し演算により発生させる。
ルゴリズミックパターン発生器と呼ばれ、アドレスパタ
ーン等は繰り返し演算により発生させる。
【０００３】次に、従来技術によるアドレスパターン発
生回路の構成を図６により説明する。図６の２１はレジ
スタ、２２はＡＬＵ（論理演算回路）、２３はセレクタ
、２４と２５はレジスタである。レジスタ２１は、ＡＬ
Ｕ２２の演算結果をストアし、それをパターン出力２８
に出すとともにセレクタ２３へ帰還する。レジスタ２４
は、加算値等に使われ、ＡＬＵ２２のＢ入力に接続され
る。レジスタ２５は、初期値用でセレクタ２３に接続さ
れる。セレクタ２３は、レジスタ２１とレジスタ２５の
出力を選択信号２７で選択し、その出力はＡＬＵ２２の
Ａ入力に接続される。ＡＬＵ２２は、演算信号２６の命
令でＡ入力とＢ入力の間を演算する。
生回路の構成を図６により説明する。図６の２１はレジ
スタ、２２はＡＬＵ（論理演算回路）、２３はセレクタ
、２４と２５はレジスタである。レジスタ２１は、ＡＬ
Ｕ２２の演算結果をストアし、それをパターン出力２８
に出すとともにセレクタ２３へ帰還する。レジスタ２４
は、加算値等に使われ、ＡＬＵ２２のＢ入力に接続され
る。レジスタ２５は、初期値用でセレクタ２３に接続さ
れる。セレクタ２３は、レジスタ２１とレジスタ２５の
出力を選択信号２７で選択し、その出力はＡＬＵ２２の
Ａ入力に接続される。ＡＬＵ２２は、演算信号２６の命
令でＡ入力とＢ入力の間を演算する。
【０００４】次に、図６の回路を使ったアドレス増加パ
ターンの発生例を図７により説明する。図７の第１パタ
ーンは、レジスタ２５の初期値「０」がセレクタ２３で
選択され、ＡＬＵ２２のＡ入力に加わる。ＡＬＵ２２は
Ａスルーモードにし、「０」をそのまま出力し、レジス
タ２１にロードする。
ターンの発生例を図７により説明する。図７の第１パタ
ーンは、レジスタ２５の初期値「０」がセレクタ２３で
選択され、ＡＬＵ２２のＡ入力に加わる。ＡＬＵ２２は
Ａスルーモードにし、「０」をそのまま出力し、レジス
タ２１にロードする。
【０００５】第２パターンは、レジスタ２１の「０」が
セレクタ２３で選ばれ、ＡＬＵ２２のＡ入力に加わり、
ＡＬＵ２２がレジスタ２４の加算値「１」との間で加算
をし、演算結果「１」がレジスタ２１にロードされる。
セレクタ２３で選ばれ、ＡＬＵ２２のＡ入力に加わり、
ＡＬＵ２２がレジスタ２４の加算値「１」との間で加算
をし、演算結果「１」がレジスタ２１にロードされる。
【０００６】第３パターンは、レジスタ２１の「１」と
レジスタ２４の「１」を加算し、演算結果「２」がレジ
スタ２１にロードされる。以下、同じ動作を繰り返し、
最終的にレジスタ２１が「ｎ」になるまで演算する。
レジスタ２４の「１」を加算し、演算結果「２」がレジ
スタ２１にロードされる。以下、同じ動作を繰り返し、
最終的にレジスタ２１が「ｎ」になるまで演算する。
【０００７】次に、従来技術による高速パターン発生器
の構成を図８により説明する。図８の２はｎ組のパター
ン発生回路、３はマルチプレクサ、４はコントロールメ
モリ、６は分周器である。
の構成を図８により説明する。図８の２はｎ組のパター
ン発生回路、３はマルチプレクサ、４はコントロールメ
モリ、６は分周器である。
【０００８】図８では、発生したいパターン速度のクロ
ック１１（周波数ｆ）を分周器６に入力する。分周器６
では、パターン発生回路２用の分周クロック１２（ｆ／
ｎ）とマルチプレクサ３用の選択信号１３を出力する。 ｎ組のパターン発生回路２は、ｆ／ｎの周波数で動作し
、各パターン出力は選択信号１３によりマルチプレクサ
３で時分割され、パターン出力１５が周波数ｆで出力さ
れる。
ック１１（周波数ｆ）を分周器６に入力する。分周器６
では、パターン発生回路２用の分周クロック１２（ｆ／
ｎ）とマルチプレクサ３用の選択信号１３を出力する。 ｎ組のパターン発生回路２は、ｆ／ｎの周波数で動作し
、各パターン出力は選択信号１３によりマルチプレクサ
３で時分割され、パターン出力１５が周波数ｆで出力さ
れる。
【０００９】図９は図８のｎ＝８の場合のアドレス増加
パターン発生例である。各パターン発生回路２は、ｆ／
８の第１サイクルで０〜７のパターンを発生する。パタ
ーン発生回路２の出力はマルチプレクサ３で選択され、
０〜７のパターンが時系列的にｆの速度で出力される。
パターン発生例である。各パターン発生回路２は、ｆ／
８の第１サイクルで０〜７のパターンを発生する。パタ
ーン発生回路２の出力はマルチプレクサ３で選択され、
０〜７のパターンが時系列的にｆの速度で出力される。
【００１０】ｆ／８の第２サイクルでパターン発生回路
２は８〜１５のパターンを発生し、マルチプレクサ３で
８〜１５のパターンがｆの速度で出力される。通常の方
式との差は、例えば図８のアドレス増加パターンでは、
各パターン発生回路２がそれぞれ８ずつ増加するパター
ンを発生する点であり、パターン発生回路２を１２並列
動作させたときは、１２ずつ増加させることになる。
２は８〜１５のパターンを発生し、マルチプレクサ３で
８〜１５のパターンがｆの速度で出力される。通常の方
式との差は、例えば図８のアドレス増加パターンでは、
各パターン発生回路２がそれぞれ８ずつ増加するパター
ンを発生する点であり、パターン発生回路２を１２並列
動作させたときは、１２ずつ増加させることになる。
【００１１】図８のパターン発生回路２は、ｆ／ｎの第
１サイクルから第ｎサイクルまで一定値の変化なので、
少ない初期値や加算値で長大パターンを発生させること
ができる。汎用的なＲＡＭのアドレス量は２ｍ（ｍは整
数）なので、アドレスの最初から最後まで増加させるに
は、並列数が２ｍ（２、４、８、……）であれば、各パ
ターン発生回路２は一定値の加算を繰り返せばよく、最
後に余りによるダミーパターンを発生せずに実現できる
。
１サイクルから第ｎサイクルまで一定値の変化なので、
少ない初期値や加算値で長大パターンを発生させること
ができる。汎用的なＲＡＭのアドレス量は２ｍ（ｍは整
数）なので、アドレスの最初から最後まで増加させるに
は、並列数が２ｍ（２、４、８、……）であれば、各パ
ターン発生回路２は一定値の加算を繰り返せばよく、最
後に余りによるダミーパターンを発生せずに実現できる
。
【００１２】次に、ピンポンと呼ばれるパターンのアド
レス部分を図１０により説明する。図１０の繰り返しは
２の単位なので、並列数を２ｍ（２、４、６、８、……
）にすれば、各パターン発生回路は一定値を変化させる
ことができる。
レス部分を図１０により説明する。図１０の繰り返しは
２の単位なので、並列数を２ｍ（２、４、６、８、……
）にすれば、各パターン発生回路は一定値を変化させる
ことができる。
【００１３】次に、ギャロッピングと呼ばれるパターン
のアドレスの部分を図１１により説明する。図１１の繰
り返しは３単位なので、並列数を３ｍ（３、６、９、…
…）にしないと、各パターン発生回路は一定値の変化に
ならない。また、ギャロッピングパターンは繰り返しが
３のパターンと、アドレスを最初から最後まで１ずつ増
加させるパターンの両方がある。ダミーパターンの発生
は、目的とするパターンと異なるので問題となるが、ダ
ミーパターンを発生させないためには、並列動作数を２
ｍと３ｍの間で実時間で切り換える必要がある。
のアドレスの部分を図１１により説明する。図１１の繰
り返しは３単位なので、並列数を３ｍ（３、６、９、…
…）にしないと、各パターン発生回路は一定値の変化に
ならない。また、ギャロッピングパターンは繰り返しが
３のパターンと、アドレスを最初から最後まで１ずつ増
加させるパターンの両方がある。ダミーパターンの発生
は、目的とするパターンと異なるので問題となるが、ダ
ミーパターンを発生させないためには、並列動作数を２
ｍと３ｍの間で実時間で切り換える必要がある。
【００１４】
【発明が解決しようとする課題】従来は並列動作数を固
定で使っており、例えば８並列時は分周器も８分周固定
で使っている。この発明は、ギャロッピングパターンの
ように並列数を８と６との間で実時間に切り換える必要
がある場合、分周器の分周比を８と６との間で実時間に
切り換えることにより、目的とするパターンをダミーな
しで発生することができる高速パターン発生器の提供を
目的とする。
定で使っており、例えば８並列時は分周器も８分周固定
で使っている。この発明は、ギャロッピングパターンの
ように並列数を８と６との間で実時間に切り換える必要
がある場合、分周器の分周比を８と６との間で実時間に
切り換えることにより、目的とするパターンをダミーな
しで発生することができる高速パターン発生器の提供を
目的とする。
【００１５】
【課題を解決するための手段】この目的を達成するため
、第１の発明では、システムクロック１１をｎ分周（ｎ
≧２の整数）し、クロック１２と選択信号１３を発生す
るプログラマブルカウンタ１と、クロック１２の周期で
動作するｎ組のパターン発生回路２と、選択信号１３に
よりｎ組のパターン発生回路２のパターンを時系列パタ
ーンに変換し、高速パターンとして出力するマルチプレ
クサ３と、クロック１２の周期で動作し、出力の制御信
号１４でプログラマブルカウンタ１の分周比を制御する
コントロールメモリ４とを備える。第２の発明では、シ
ステムクロック１１をｎ分周（ｎ≧２の整数）し、クロ
ック１２と選択信号１３を発生するプログラマブルカウ
ンタ１と、クロック１２の周期で動作するｎ組のパター
ン発生回路２と、ｎ組のパターン発生回路２のパターン
を時系列パターンに変換し、高速パターンとして出力す
るシフトレジスタ５と、クロック１２の周期で動作し、
出力の制御信号１４でプログラマブルカウンタ１の分周
比を制御するコントロールメモリ４とを備える。
、第１の発明では、システムクロック１１をｎ分周（ｎ
≧２の整数）し、クロック１２と選択信号１３を発生す
るプログラマブルカウンタ１と、クロック１２の周期で
動作するｎ組のパターン発生回路２と、選択信号１３に
よりｎ組のパターン発生回路２のパターンを時系列パタ
ーンに変換し、高速パターンとして出力するマルチプレ
クサ３と、クロック１２の周期で動作し、出力の制御信
号１４でプログラマブルカウンタ１の分周比を制御する
コントロールメモリ４とを備える。第２の発明では、シ
ステムクロック１１をｎ分周（ｎ≧２の整数）し、クロ
ック１２と選択信号１３を発生するプログラマブルカウ
ンタ１と、クロック１２の周期で動作するｎ組のパター
ン発生回路２と、ｎ組のパターン発生回路２のパターン
を時系列パターンに変換し、高速パターンとして出力す
るシフトレジスタ５と、クロック１２の周期で動作し、
出力の制御信号１４でプログラマブルカウンタ１の分周
比を制御するコントロールメモリ４とを備える。
【００１６】
【作 用】次に、第１の発明による高速パターン発生
器の構成図を図１により説明する。図１の１はプログラ
マブルカウンタ（以下、カウンタという。）であり、そ
の他は図８と同じものである。システムクロック１１（
周波数ｆ）はカウンタ１に入力される。カウンタ１は、
コントロールメモリ４からの分周値により任意の分周比
で動作する。
器の構成図を図１により説明する。図１の１はプログラ
マブルカウンタ（以下、カウンタという。）であり、そ
の他は図８と同じものである。システムクロック１１（
周波数ｆ）はカウンタ１に入力される。カウンタ１は、
コントロールメモリ４からの分周値により任意の分周比
で動作する。
【００１７】次に、カウンタ１の動作を図２により説明
する。カウンタ１はバイナリカウンタ１Ａと「０」一致
検出器１Ｂで構成される。システムクロック１１はバイ
ナリカウンタ１Ａのクロック入力に接続され、バイナリ
カウンタ１Ａはコントロールメモリ４からの制御信号１
４をロードデータとして接続する。バイナリカウンタ１
Ａの出力は選択信号１３となり、マルチプレクサ３へ接
続されるとともに、「０」一致検出回路１Ｂにも接続さ
れる。「０」一致検出回路１Ｂの出力は分周クロック１
２になり、バイナリカウンタ１Ａのロード信号として接
続されるほか、コントロールメモリ４とアドレス発生回
路２に接続され、動作クロックとなる。
する。カウンタ１はバイナリカウンタ１Ａと「０」一致
検出器１Ｂで構成される。システムクロック１１はバイ
ナリカウンタ１Ａのクロック入力に接続され、バイナリ
カウンタ１Ａはコントロールメモリ４からの制御信号１
４をロードデータとして接続する。バイナリカウンタ１
Ａの出力は選択信号１３となり、マルチプレクサ３へ接
続されるとともに、「０」一致検出回路１Ｂにも接続さ
れる。「０」一致検出回路１Ｂの出力は分周クロック１
２になり、バイナリカウンタ１Ａのロード信号として接
続されるほか、コントロールメモリ４とアドレス発生回
路２に接続され、動作クロックとなる。
【００１８】例えばカウンタ１が８分周をする場合は、
コントロールメモリ４から「７」（分周値−１）が出力
され、最初のシステムクロック１１で「７」の値をカウ
ンタ１にロードする。以後、システムクロック１１でダ
ウンカウントをし、カウンタ１が「０」になった次のシ
ステムクロック１１で次のデータが再ロードされる。分
周クロック１２（周波数ｆ／ｎ）はカウンタ１の「０」
検出信号を使用する。マルチプレクサ３の選択信号１３
は、バイナリダウンカウンタの各段の出力をそのまま利
用すればよい。図３は、カウンタ１を使って分周比を８
→６→８に実時間で変えたときのタイムチャートである
。
コントロールメモリ４から「７」（分周値−１）が出力
され、最初のシステムクロック１１で「７」の値をカウ
ンタ１にロードする。以後、システムクロック１１でダ
ウンカウントをし、カウンタ１が「０」になった次のシ
ステムクロック１１で次のデータが再ロードされる。分
周クロック１２（周波数ｆ／ｎ）はカウンタ１の「０」
検出信号を使用する。マルチプレクサ３の選択信号１３
は、バイナリダウンカウンタの各段の出力をそのまま利
用すればよい。図３は、カウンタ１を使って分周比を８
→６→８に実時間で変えたときのタイムチャートである
。
【００１９】次に、第２の発明による高速パターン発生
器の構成図を図４により説明する。図４の５はシフトレ
ジスタであり、その他は図１と同じものである。図５は
カウンタ１の構成図である。システムクロック１１はバ
イナリカウンタ１Ａのクロック入力に接続されるととも
にシフトレジスタ５のシフトクロック入力に接続される
。コントロールメモリ４の出力制御信号１４はカウンタ
１Ａのロードデータ入力に接続される。
器の構成図を図４により説明する。図４の５はシフトレ
ジスタであり、その他は図１と同じものである。図５は
カウンタ１の構成図である。システムクロック１１はバ
イナリカウンタ１Ａのクロック入力に接続されるととも
にシフトレジスタ５のシフトクロック入力に接続される
。コントロールメモリ４の出力制御信号１４はカウンタ
１Ａのロードデータ入力に接続される。
【００２０】バイナリカウンタ１Ａの出力は「０」一致
検出回路１Ｂに接続され、「０」一致検出回路１Ｂの出
力は分周クロック１２になり、バイナリカウンタ１Ａの
ロード入力に接続されるとともに、コントロールメモリ
４と、パターン発生回路２に接続され、動作クロックと
シフトレジスタ６のロード信号入力に接続される。
検出回路１Ｂに接続され、「０」一致検出回路１Ｂの出
力は分周クロック１２になり、バイナリカウンタ１Ａの
ロード入力に接続されるとともに、コントロールメモリ
４と、パターン発生回路２に接続され、動作クロックと
シフトレジスタ６のロード信号入力に接続される。
【００２１】パターン発生回路２はコントロールメモリ
４の出力を命令入力として接続し、パターン発生回路２
の出力はシフトレジスタ５の並列ロードデータ入力に接
続される。シフトレジスタ５の出力は、高速パターン出
力１５となる。
４の出力を命令入力として接続し、パターン発生回路２
の出力はシフトレジスタ５の並列ロードデータ入力に接
続される。シフトレジスタ５の出力は、高速パターン出
力１５となる。
【００２２】
【発明の効果】この発明によれば、分周比を実時間で変
えているので、ダミーパターンのない高速パターン発生
器を提供することができる。
えているので、ダミーパターンのない高速パターン発生
器を提供することができる。
【図１】第１の発明による高速パターン発生器の構成図
である。
である。
【図２】図１のカウンタ１の動作説明図である。
【図３】図１のカウンタ１を使って分周比を８→６→８
に実時間で変えたときのタイムチャートである。
に実時間で変えたときのタイムチャートである。
【図４】第２の発明による高速パターン発生器の構成図
である。
である。
【図５】図４のカウンタ１の構成図である。
【図６】従来技術によるアドレスパターン発生回路の構
成図である。
成図である。
【図７】図６の回路を使ったアドレス増加パターンの発
生例説明図である。
生例説明図である。
【図８】従来技術による高速パターン発生器の構成図で
ある。
ある。
【図９】図８のｎ＝８の場合のアドレス増加パターン発
生例説明図である。
生例説明図である。
【図１０】ピンポンと呼ばれるパターンのアドレス部分
の説明図である。
の説明図である。
【図１１】ギャロッピングと呼ばれるパターンのアドレ
ス部分の説明図である。
ス部分の説明図である。
１ プログラマブルカウンタ（カウンタ）２ パタ
ーン発生回路 ３ マルチプレクサ ４ コントロールメモリ ５ シフトレジスタ １１ システムクロック １２ 分周クロック １３ 選択信号 １４ 制御信号
ーン発生回路 ３ マルチプレクサ ４ コントロールメモリ ５ シフトレジスタ １１ システムクロック １２ 分周クロック １３ 選択信号 １４ 制御信号
Claims (2)
- 【請求項１】 システムクロック（１１）をｎ分周（
ｎ≧２の整数）し、クロック（１２）と選択信号（１３
）を発生するプログラマブルカウンタ（１） と、クロ
ック（１２）の周期で動作するｎ組のパターン発生回路
（２） と、選択信号（１３）によりｎ組のパターン発
生回路（２） のパターンを時系列パターンに変換し、
高速パターンとして出力するマルチプレクサ（３） と
、クロック（１２）の周期で動作し、出力の制御信号（
１４）でプログラマブルカウンタ（１） の分周比を制
御するコントロールメモリ（４） とを備えることを特
徴とする高速パターン発生器。 - 【請求項２】 システムクロック（１１）をｎ分周（
ｎ≧２の整数）し、クロック（１２）と選択信号（１３
）を発生するプログラマブルカウンタ（１） と、クロ
ック（１２）の周期で動作するｎ組のパターン発生回路
（２） と、ｎ組のパターン発生回路（２） のパター
ンを時系列パターンに変換し、高速パターンとして出力
するシフトレジスタ（５） と、クロック（１２）の周
期で動作し、出力の制御信号（１４）でプログラマブル
カウンタ（１） の分周比を制御するコントロールメモ
リ（４） とを備えることを特徴とする高速パターン発
生器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2407196A JP2964644B2 (ja) | 1990-12-10 | 1990-12-10 | 高速パターン発生器 |
| US07/801,308 US5390192A (en) | 1990-12-10 | 1991-12-02 | High-speed pattern generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2407196A JP2964644B2 (ja) | 1990-12-10 | 1990-12-10 | 高速パターン発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04213212A true JPH04213212A (ja) | 1992-08-04 |
| JP2964644B2 JP2964644B2 (ja) | 1999-10-18 |
Family
ID=18516814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2407196A Expired - Fee Related JP2964644B2 (ja) | 1990-12-10 | 1990-12-10 | 高速パターン発生器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5390192A (ja) |
| JP (1) | JP2964644B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2011501343A (ja) * | 2007-10-24 | 2011-01-06 | インターナショナル・トレーディング・アンド・テクノロジー・カンパニー・リミテッド | 半導体テストパターン信号の逓倍装置 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0591562A1 (de) * | 1992-09-30 | 1994-04-13 | International Business Machines Corporation | Programmgesteuerte Optimierung einer prozessorgesteuerten Schaltung zur Generierung einer algorithmisch erzeugbaren Ausgangs-Sequenz von Werten |
| JPH07280883A (ja) * | 1994-04-04 | 1995-10-27 | Advantest Corp | 半導体試験装置 |
| JPH0862302A (ja) * | 1994-08-19 | 1996-03-08 | Advantest Corp | サイクル遅延用パターン発生器 |
| JPH08248096A (ja) * | 1995-03-13 | 1996-09-27 | Advantest Corp | 回路試験装置 |
| US5790564A (en) * | 1995-06-07 | 1998-08-04 | International Business Machines Corporation | Memory array built-in self-test circuit having a programmable pattern generator for allowing unique read/write operations to adjacent memory cells, and method therefor |
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