JPH08211126A

JPH08211126A - メモリ試験装置及びメモリ試験装置用アダプタ及びメモリ試験方法

Info

Publication number: JPH08211126A
Application number: JP7017806A
Authority: JP
Inventors: Shuichi Kameyama; 修一亀山; Takeshi Yanase; 剛柳瀬; Akira Shinozaki; 章篠崎
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-02-06
Filing date: 1995-02-06
Publication date: 1996-08-20
Anticipated expiration: 2019-08-11
Also published as: JP3552774B2

Abstract

(57)【要約】【目的】本発明はメモリ試験装置に関し、データ幅に
余裕はあるが動作速度が不十分なメモリテスタを使用し
て高速の被試験体を試験できるようにすることを目的と
する。【構成】被験メモリ２に書き込んだ試験データを読み
出し一致するかを照合するメモリテスタ１と、被験メモ
リ２を保持すると共にメモリテスタ１と被験メモリを電
気的に接続するアダプタ３１とを備えるメモリ試験装置
において、メモリテスタ１は被験メモリの連続した複数
のメモリアドレスに入出力する試験データを、被験メモ
リの入出力動作周期の複数倍の周期で同時に入出力する
のに必要な信号を出力し、当該装置はメモリテスタ１と
アダプタ３１の間に、メモリテスタからの信号を受け
て、試験データを連続した複数のメモリアドレスに１ア
ドレスずつ順に入出力されるように変換する倍速回路を
備えるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、被験メモリに試験デー
タを書き込み、書き込んだ試験データを読み出すのに必
要な信号を出力し、書き込んだ試験データと読み出した
試験データが一致するかを照合するメモリ試験装置、そ
のための試験装置用アダプタ及びメモリ試験方法に関
し、特にデータ幅は被験メモリのデータ幅に対して十分
な余裕があるが、動作速度が遅く被験メモリの動作速度
での試験ができないメモリテスタに関する。

【０００２】

【従来の技術】半導体メモリの製造工程においては、半
導体メモリが正常に動作するかを確認する動作試験が複
数の工程で行われる。例えば、ウエハ上に形成された多
数のメモリ素子をプローバに保持し、テスタで各メモリ
素子の動作を試験し、不良のメモリ素子については後工
程から除くことで製造コストを低減することが行われて
いる。また、最終工程では半導体メモリの完成品に対し
て最終的な試験が行われるが、この工程でも当然動作試
験が行われる。更に、半導体メモリはプリント基板等に
組み込まれたメモリボードとしても使用されるが、その
ような場合にはメモリボード自体を１個の大容量のメモ
リと考えることができ、メモリボードに対する動作試験
も行われる。本発明は以上のようなメモリ試験のすべて
に適用可能である。

【０００３】メモリ試験においては、メモリテスタと呼
ばれる試験装置が使用される。図８はメモリテスタを使
用した従来のメモリ試験装置の構成を示す図である。図
８において、参照番号１はメモリテスタであり、内部に
制御プロセッサ１１、マイクロプログラム格納メモリ１
２、テストパターン発生器１３及びタイミング発生器１
４を有している。２は試験される被試験体であり、半導
体メモリ素子やメモリボードである。３１は被試験体を
物理的に保持すると共に被試験体２とメモリテスタ１を
電気的に接続するテストアダプタであり、メモリテスタ
１の入出力コネクタと被試験体の入出力コネクタを適合
させるために使用され、被試験体の入出力コネクタに合
わせて製作される。

【０００４】メモリテスタ１の制御プロセッサ１１はメ
モリテスタ１全体を制御する。マイクロプログラム格納
メモリ１２はテストパターン発生方法を記述したマイク
ロプログラムを記憶する。タイミング発生器１４は制御
プロセッサ１１からの指令に基づきテストサイクルタイ
ムやＲＡＳ、ＣＡＳ等のメモリ制御信号のタイミング及
びメモリからのリードデータのチェックタイミング等を
決定するタイミング信号を発生し、テストパターン発生
器１３に送る。テストパターン発生器１３はタイミング
発生器１４からのタイミング信号に同期して、マイクロ
プログラム格納メモリ１２カラプログラムを読み出して
は解読しながら、アドレス信号群、書き込みデータ信号
群、制御信号群を発生し、それらの信号を被試験体に印
加し、被試験体からの読み出しデータを内部で保持して
いる書き込みデータに対応する期待データと比較照合
し、一致するかを判定する。一致していれば正常に動作
しているが、不一致の場合には不良になる。このような
サイクルを繰り返しながら被試験メモリの全記憶領域に
ついて書き込み読み出し機能及び性能を試験していく。

【０００５】上記のようなメモリ試験装置の構成で被験
メモリを試験する場合の書き込み動作（ライトサイク
ル）と読み出し動作（リードサイクル）を図９に示す。
図９でも明らかなように、このライトサイクルとリード
サイクルは通常のメモリに対する書き込み及び読み出し
動作である。メモリテスタ１では、このようなサイクル
によって被験メモリにデータを書き込み、それを読み出
して書き込んだデータと一致するか照合する。

【０００６】半導体メモリの動作速度には改良が加え続
けられており、一貫して動作速度が向上している。その
ため動作速度の速い被試験体については、速い動作速度
で試験を行う必要がある。例えば、動作速度を２倍にし
て試験するためには、図９のサイクルタイムを２倍にす
る必要がある。このためにはメモリテスタ１が出力する
アドレス信号群Ａ０〜Ａ（ｎ−１）やデータ信号群ＷＤ
０〜ＷＤ（ｍ−１）等の発生サイクルを２倍にする必要
があり、またテストアダプタ３１から出力されるデータ
を２倍の速度で読み取れることが必要である。従って、
メモリテスタ１内の制御プロセッサ１１、マイクロプロ
グラム格納メモリ１２、テストパターン発生器１３及び
タイミング発生器１４等がすべて２倍の速度で動作する
必要がある。

【０００７】

【発明が解決しようとする課題】しかし、メモリテスタ
は高速の動作が可能なほど高価であり、通常は速度の増
加率以上に価格が増加するのが一般的である。しかも、
メモリテスタは設備として導入されるのが一般的であ
り、導入された後はかなりの期間使用されるものである
が、半導体メモリの動作速度の向上はめざましく次々に
高速の半導体メモリが開発されるため、たとえある時点
で最高速のメモリテスタであっても、短期間に試験でき
ない動作速度の半導体メモリが出現するのが現状であ
る。その度に新しいメモリテスタを導入していては設備
費が増大し、試験コストの増大を招くという問題があ
る。そのため、簡単な装置でメモリテスタの動作速度よ
り速い被試験体を試験できることが望まれている。

【０００８】通常、メモリテスタは複数の被試験体を同
時に試験できるように、被試験体のデータ幅より大きな
データ幅を有するのが一般的である。本発明はこの点に
着目して、データ幅に余裕のあるが動作速度が不十分な
メモリテスタを使用して、高速の被試験体を試験できる
ようにすることを目的とする。

【０００９】

【課題を解決するための手段】本発明のメモリ試験装置
は、被験メモリに試験データを書き込み、書き込んだ試
験データを読み出すのに必要な信号を出力し、書き込ん
だ試験データと読み出した試験データが一致するかを照
合するメモリテスタと、被験メモリを保持すると共にメ
モリテスタと被験メモリを電気的に接続するアダプタと
を備えるメモリ試験装置において、上記目的を達成する
ため、メモリテスタは、被験メモリの連続した複数のメ
モリアドレスに入出力する試験データを、被験メモリの
入出力動作周期の前記複数倍の周期で同時に入出力する
のに必要な信号を出力するようにし、メモリテスタとア
ダプタの間に、メモリテスタからの信号を受けて、試験
データを連続した複数のメモリアドレスに１アドレスず
つ順に入出力されるように変換する倍速回路を備えるこ
とを特徴とする。

【００１０】上記の倍速回路は、被験メモリの入出力動
作周期に対応したメモリクロック信号を発生するクロッ
ク信号発生回路と、メモリクロック信号を受けて被験メ
モリに試験データを入出力するのに必要な信号を発生す
るタイミング信号発生回路と、メモリテスタからテスタ
アドレス信号を受けて、テスタアドレス信号に対応する
連続した複数のメモリアドレス信号を被験メモリの入出
力動作周期で順次出力するアドレス変換回路と、メモリ
テスタから書き込みデータ信号を受けて複数の試験デー
タに分割し、被験メモリの入出力動作周期で順次出力す
る書き込みデータ変換回路と、被験メモリから被験メモ
リの入出力動作周期で試験データを順次読み出し、複数
のデータにまとめて出力する読み出しデータ変換回路と
を備えることで実現できる。

【００１１】上記のクロック信号発生回路は、メモリテ
スタからメモリテスタの入出力動作周期に対応したテス
タクロック信号を受け、テスタクロック信号の周波数の
複数倍の周波数のメモリクロック信号を発生させる周波
数逓倍回路で実現でき、更にこの周波数逓倍回路はＰＬ
Ｌ回路で実現できる。メモリテスタが、それ自体の入出
力動作周期に対応したテスタクロック信号を外部から受
ける外部同期式であれば、上記クロック信号発生回路
は、メモリクロック信号を発生される発振回路と、メモ
リクロック信号を分周してテスタクロック信号を発生す
る分周回路とを備えることで実現でき、分周回路で発生
されたテスタクロック信号をメモリテスタに供給するよ
うにすればよい。

【００１２】メモリテスタが、上記の被験メモリの複数
のアドレスに対応して、複数分ずつ変化するテスタアド
レス信号を出力するならば、アドレス変換回路は、テス
タアドレス信号と、テスタアドレス信号を１ずつこの複
数分より１少ない値まで増加又は減少させたアドレス信
号とをメモリアドレス信号として出力するようにするこ
とで、メモリテスタのアドレスと被験メモリのアドレス
が対応するようになる。

【００１３】上記のアドレス変換回路は、例えば、プリ
セット付きアップダウンカウンタで実現できる。メモリ
テスタが、１ずつ変化するテスタアドレス信号を出力す
るならば、アドレス変換回路は、テスタアドレス信号
と、テスタアドレス信号を１ずつ上記の複数分より１少
ない値まで増加又は減少させたアドレス信号とをメモリ
アドレス信号として出力するようにする。ここで、アド
レス変換回路がプリセット付きアップダウンカウンタで
あり、メモリテスタが１回の書き込み動作で出力する試
験データが書き込まれる被験メモリの連続したメモリア
ドレスの個数が２の階乗であれば、メモリテスタのアド
レスと被験メモリのアドレスが対応するようするには、
メモリテスタの出力するテスタアドレス信号を２の階乗
の階乗数分シフトされてプリセット付きアップダウンカ
ウンタに入力すればよい。

【００１４】上記の書き込みデータ変換回路は、例え
ば、マルチプレクサで実現される。上記の読み出しデー
タ変換回路は、例えば、ラッチ機能付きレジスタで実現
される。倍速回路は、アダプタに内蔵されていることが
望ましい。

【００１５】

【作用】本発明によれば、メモリテスタは、データ幅に
余裕があるので、被験メモリの連続した複数のメモリア
ドレスに入出力する試験データを、被験メモリの入出力
動作周期の複数倍の周期で同時に入出力するのに必要な
信号を出力する。倍速回路は、メモリテスタとアダプタ
の間で、メモリテスタからの信号を受けて、試験データ
を連続した複数のメモリアドレスに１アドレスずつ順に
被験メモリの入出力動作周期で入出力されるように変換
する。従って、被験メモリの入出力動作は被験メモリの
入出力動作周期で行われ、メモリテスタの入出力動作は
被験メモリの入出力動作周期の複数倍の周期で行われ
る。

【００１６】このように、メモリテスタを改造すること
無しに、単に倍速回路を付加するだけでメモリテスタの
動作速度を実質的に増加させ、高速の被験メモリも試験
可能になる。

【００１７】

【実施例】図１は本発明の第１実施例のメモリ試験装置
の構成を示す図である。図１と図８を比べて明らかなよ
うに、第１実施例のメモリ試験装置では倍速回路４が設
けられている点が従来のメモリ試験装置と異なる。図１
では、倍速回路４はテストアダプタ筐体３内に設けられ
おり、実用上はこの方が望ましく被試験メモリ毎に最適
の倍速回路を構成することが可能であるが、テストアダ
プタ筐体３の外部に設けることも可能である。

【００１８】図２は被試験メモリの入出力速度がメモリ
テスタの入出力速度の２倍である時の倍速回路４の構成
を示す図であり、図３は倍速回路４内の周波数逓倍回路
の構成を示す図である。図４は更にアドレスが増加する
ように変化させる場合の書き込み動作を示すタイムチャ
ートであり、図５は読み出し動作を示すタイムチャート
である。２倍以上の時には回路規模が大きくなるが、動
作原理は同じであり、ここでは２倍の時を例として説明
する。

【００１９】第１実施例においては、メモリテスタ１
が、被験メモリの２つアドレスに書き込む試験データを
同時に出力し、倍速回路４から被験メモリの２つアドレ
スに記憶された２つの試験データを同時に読み取る。こ
の時の動作速度は、被験メモリに対する動作速度の１／
２であり、メモリテスタ１はこの動作速度に対応するテ
ストサイクル同期信号ＳＹＮＣを倍速回路４に出力す
る。このテストサイクル同期信号ＳＹＮＣをテスタクロ
ック信号と呼ぶことにする。

【００２０】倍速回路４は、周波数逓倍回路４１、タイ
ミング発生回路４３、プリセット付きアップダウンカウ
ンタ４５、マルチプレクサ４６、第１及び第２レジスタ
４７と４８を有する。周波数逓倍回路４１は、メモリテ
スタ１からのテスタクロック信号を受けて、その２倍の
周波数の同期信号ＳＹＮＣ２を発生させる。周波数逓倍
回路４１は図３に示すようなＰＬＬ回路によって実現さ
れる。図３に示すように、ＰＬＬ回路は、電圧制御発振
器（ＶＣＯ）４１１と、位相比較器４１２と、ローパス
フィルタで構成されるループ・フィルタ４１３と、１／
Ｎ分周器４１４とで構成され、１／Ｎ分周器４１４を１
／２分周器とすれば、ｆ_INとしてテスタクロック信号を
入力することによりその２倍の周波数の同期信号ＳＹＮ
Ｃ２が出力される。

【００２１】タイミング発生回路４３は、同期信号ＳＹ
ＮＣ２を基準にして倍速回路４内で使用するタイミング
信号ＴＣ１〜ＴＣｎ及び被試験メモリの制御信号（ＷＥ
等）を発生させる。被試験メモリの制御信号と同期信号
ＳＹＮＣ２は同一の周波数を有するため、被試験メモリ
への入出力動作は同期信号ＳＹＮＣ２の周期で行われる
といえる。そのため、ここでは同期信号ＳＹＮＣ２をメ
モリクロック信号と呼ぶことにする。

【００２２】アクセスして試験データの書き込み及び読
み出しを行う被試験メモリのアドレスは、メモリテスタ
１から出力されるアドレス信号に従って決定される。倍
速回路４は、メモリテスタ１から出力されるアドレスに
続いてそこから連続するアドレス信号を発生させる。こ
こでは被試験メモリの動作速度がメモリテスタ１の２倍
であるから、プリセット付きアップダウンカウンタ４５
は、メモリテスタ１からのアドレス信号Ａ０〜Ａ（ｎ−
１）をラッチして、その値そのものを被試験メモリのア
ドレス信号とするか、そのアドレス値に＋１又は−１し
てアドレス信号とする。そしてこの２つのアドレス信号
をメモリクロック信号の周期、すなわちテスタクロック
信号の１／２のサイクルで出力する。カウントアップし
て＋１するか、カウントダウンして−１するかは、メモ
リテスタ１内のマイクロプログラムがアドレス増加方向
の処理をしているかアドレス減少方向の処理をしている
かの識別をする信号ＭＯＤＥにより切り換えている。以
下においては、アドレスを増加させる方向に変化させる
ものとする。また、４倍速時は＋３カウントアップ又は
−３カウントダウンする。８倍速時には＋７又は−７と
なる。

【００２３】マルチプレクサ４６は、ライトサイクル時
に、メモリテスタ１で発生された被試験メモリのデータ
ビット幅の２倍のビット数のライトデータを上位と下位
の半分ずつに分割し、タイミング発生回路４３からのタ
イミングにより時分割で被試験メモリへ出力する。従っ
て、４倍速時と８倍速時には、それぞれ４個と８個のデ
ータに分割して、時分割で出力する。

【００２４】第１及び第２レジスタ４７と４８は、リー
ドサイクル時に、被試験メモリからの出力される２個の
リードデータを一時的に保持し、２個のリードデータを
同時にメモリテスタ１に出力する。メモリテスタ１は２
個のリードデータが出力された時点でこれをラッチして
読み取る。従って、メモリテスタ１がデータをラッチし
た後は第１及び第２レジスタ４７と４８が出力するデー
タが変化してもよい。なお、図２では第２レジスタ４８
を設けてあるが、駆動能力に問題がなければ、第２レジ
スタ４８は省くことが可能である。４倍速時と８倍速時
には、レジスタをそれぞれ４個と８個を設ける。もし、
上記と同様に、駆動能力に問題がなければ、最後に読み
出したデータを保持するレジスタは省くことが可能であ
り、レジスタ数をそれぞれ３個と７個にできる。

【００２５】図４は被試験メモリに試験データを書き込
むライトサイクル時の動作を示すタイムチャートであ
り、図５は被試験メモリから書き込んだ試験データを読
み出すードトサイクル時の動作を示すタイムチャートで
あり、これらを参照して、第１実施例の装置の動作を説
明する。被試験メモリに試験データを書き込むライトサ
イクル時には、メモリテスタ１はマイクロプログラムに
従って、テストサイクルの開始のタイミングを示す同期
信号ＳＹＮＣを出力する。これと同時に、試験データを
書き込むアドレスを示すアドレス信号群Ａ０〜Ａ（ｎ−
１）と、試験データ群ＷＤ０〜ＷＤ（２ｍ−１）を発生
させる。アドレス信号は＋２ずつ増加するようにマイク
ロプログラムが書かれている。従って、ＭＡｋの次はＭ
Ａ（ｋ＋２）が出力される。試験データは、被試験メモ
リのデータビット幅がｍビットであるとすると、２倍の
２ｍビットのライトデータが出力される。上位半分のｍ
ビットのデータはアドレス信号が示すメモリアドレスに
書き込まれる試験データであり、下位半分のデータはア
ドレス信号が示すメモリアドレスを＋１又は−１したア
ドレスに書き込まれるデータである。従って、アドレス
信号ＭＡｋが出力された時に、試験データＭＷＤｋとＭ
ＷＤ（ｋ＋１）が出力された時には、試験データＭＷＤ
ｋはメモリアドレスＭＡｋに、試験データＭＷＤ（ｋ＋
１）はメモリアドレスＭＡ（ｋ＋１）に書き込まれる必
要がある。

【００２６】周波数逓倍回路４１では、同期信号ＳＹＮ
Ｃの２倍の周波数の同期信号ＳＹＮＣ２が発生される。
１回目のＳＹＮＣ２が出力されると、タイミング発生回
路４３では、ＳＹＮＣ２を基準にして生成されたタイミ
ング信号ＴＣ１とＴＣ２により、アドレス信号線Ａ０〜
Ａ（ｎ−１）の内容ＭＡｋをアップダウンカウンタ４５
にプリセットすると同時に被試験メモリのアドレス信号
線ＭＡ０〜ＭＡ（ｎ−１）に出力する。同時に、マルチ
プレクサ４６ではタイミング信号ＴＣ３に同期してライ
トデータ信号ＭＷＤｋ＋ＭＷＤ（ｋ＋１）の内のＭＷＤ
ｋが選択され、被試験メモリのライトデータ線ＭＷＤ０
〜ＭＷＤ（ｍ−１）に出力される。被試験メモリにアド
レス信号ＭＡｋとライトデータ信号ＭＷＤｋが印加され
たところで、ライトイネーブル信号ＷＥが印加され、書
き込みが行われる。これで前半のライトサイクルが完了
する。

【００２７】１回目のＳＹＮＣ２が出力されると、タイ
ミング信号ＴＣ１によりアップダウンカウンタ４５が＋
１カウントアップされ、メモリアドレスがＭＡ（ｋ＋
１）になり、マルチプレクサ４６ではＭＷＤ（ｋ＋１）
が選択され、被試験メモリに印加される。そして、ＷＥ
が印加されて書き込みが行われ、後半のライトサイクル
が完了する。

【００２８】以上のように、メモリテスタ１が１回のラ
イトサイクルをおこなっている間に、被試験メモリに対
しては２回のメモリライトサイクルが実行される。被試
験メモリから試験データを書き込むライトサイクル時に
おけるメモリアドレス発生はライトサイクル時と同じ手
順である。メモリテスタ内には、書き込んだデータに対
応するリードデータ期待値ＥＸ０〜ＥＸ（２ｍ−１）
を、ライトデータと同様に１サイクルで２アドレス分用
意しておく。被試験メモリからのデータの読み出しはＳ
ＹＮＣ２のサイクルに従って通常通り行われる。被試験
メモリからのリードデータは２アドレス分を倍速回路４
内で溜めてからメモリテスタ１に送出する必要があるの
で、タイミング信号ＴＣ４とＴＣ５で第１及び第２レジ
スタ４７、４８に取り込んだ後出力している。従って、
ＴＣ４とＴＣ５が被試験メモリのリードデータに対する
実質的なストローブ信号になる。第１及び第２レジスタ
４７、４８から出力されるリードデータが２アドレス分
揃った時点で、メモリテスタ１はこれらのデータをラッ
チして取り込み、上記の期待値ＥＸ０〜ＥＸ（２ｍ−
１）と比較する。すなわち、２アドレス分が同時に判定
される。

【００２９】以上２倍速時を例として説明したが、他の
場合も同様である。また、説明では、スタティックＲＡ
Ｍの試験を例として説明したが、アドレス分割入力型の
ダイナミックＲＡＭについても、ＲＡＳ、ＣＡＳ等のタ
イミング信号が増加することや、アドレス信号を２分割
して被試験メモリに印加することが異なるが、基本的に
は同様な試験が可能である。

【００３０】第１実施例では、メモリテスタが出力する
アドレス信号を＋ｎずつ変化させることが可能であり、
メモリテスタが出力するアドレスと被試験メモリのアド
レスが直接対応しており、不良等が発見された時にはそ
の位置を特定することが容易に行えた。もちろん、メモ
リテスタのアドレスと被試験メモリのアドレスが直接対
応していなくてもアドレスの換算を行えばメモリテスタ
のアドレスから被試験メモリのアドレスを特定すること
は可能である。従って、メモリテスタはアドレス信号を
＋１ずつ変化させてもよい。その場合も、メモリテスタ
が出力するアドレス信号が＋１ずつ変化する点を除け
ば、試験装置の構成は第１実施例と同じである。

【００３１】しかし、メモリテスタのアドレスと被試験
メモリのアドレスが直接対応している方が作業としては
望ましい。そこで、メモリテスタは出力するアドレス信
号を＋１ずつのみ変化させられる場合にも、メモリテス
タのアドレスと被試験メモリのアドレスが直接対応する
ようにした実施例を次に示す。図６は第２実施例におけ
るプリセット付きアップダウンカウンタの部分の構成を
示す図であり、他の部分は図１、図２等に示した第１実
施例と同じである。但し、第１実施例では被試験メモリ
の動作速度を整数倍にすることが可能であるが、第２実
施例では２倍、４倍、８倍という具合に２の階乗である
ことが必要である。第２実施例も第１実施例と同様に、
被試験メモリの動作速度がメモリテスタの動作速度の２
倍である場合を例として示す。

【００３２】第２実施例では、メモリテスタはアドレス
信号を＋１ずつの変化させて出力する。メモリテスタか
らのアドレス信号は、１ビットだけＭＳＢ（最上位ビッ
ト）方向に全体をシフトしてプリセット付きアップダウ
ンカウンタに入力する。そして、アドレスを増加させる
か減少させるかを指示する信号ＭＯＤＥに従って、タイ
ミング信号ＴＣ１の変化に応じて＋１又は−１させる。
この場合、メモリテスタのマイクロプログラムにおける
最大テストアドレスを本来の値の１／２とする。図６に
おいて、４倍速時には、メモリテスタからのアドレス信
号を、２ビットだけＭＳＢ方向に全体をシフトしてプリ
セット付きアップダウンカウンタに入力し、８倍速時に
は、メモリテスタからのアドレス信号を、３ビットだけ
ＭＳＢ方向に全体をシフトしてプリセット付きアップダ
ウンカウンタに入力する。

【００３３】上記の第１及び第２実施例では、メモリテ
スタがテスタクロック信号を発生し、倍速回路の周波数
逓減回路でテスタクロック信号の整数倍の周波数の信号
を発生させていた。このためには、ＰＬＬ回路が使用さ
れるが、ＰＬＬ回路はかなり複雑な回路である。そこ
で、メモリテスタが外部から供給するクロック信号に従
って動作するタイプのものであれば、より簡単な回路で
の動作が可能である。第３実施例は、外部同期式のメモ
リテスタを使用した場合の実施例である。

【００３４】図７は第３実施例の構成を示す図である。
図４に示すように、第３実施例の倍速回路４は、発振回
路４２とタイミング発生回路４３と、分周回路４４とを
有するが、プリセット付きアップダウンカウンタと、マ
ルチプレクサ４６と、第１及び第２レジスタ４７と４８
は図２と同様である。発振回路４２では、第１実施例の
周波数逓倍回路４１が発生する同期信号ＳＹＮＣ２と等
しい周波数のクロック信号が発生される。このクロック
信号はタイミング発生回路４３に供給されると共に、分
周回路４４に供給される。分周回路４４では、このクロ
ック信号を分周して、メモリテスタ１のテスタクロック
信号に相当する周波数の信号が生成されメモリテスタ１
に供給される。メモリテスタ１はこの信号に従って動作
する。

【００３５】

【発明の効果】以上説明したように、本発明によれば、
データ幅に余裕はあるが動作速度が不十分なメモリテス
タを使用して、高速の被試験体を試験できるようにな
る。

【図面の簡単な説明】

【図１】本発明の第１実施例のメモリ試験装置の構成を
示す図である。

【図２】第１実施例の倍速回路の構成を示す図である。

【図３】第１実施例の周波数逓倍回路の構成を示すブロ
ック図である。

【図４】第１実施例の書き込み動作を示すタイムチャー
トである。

【図５】第１実施例の読み出し動作を示すタイムチャー
トである。

【図６】第２実施例の倍速回路のアドレスカウンタを示
す図である。

【図７】第３実施例の同期信号発生部の構成を示す図で
ある。

【図８】メモリテスタを有する従来の試験装置の構成を
示す図である。

【図９】従来の試験方法における動作を示すタイムチャ
ートである。

【符号の説明】

１…メモリテスタ２…被試験体（メモリ）３…テストアダプタ筐体４…倍速回路１１…制御プロセッサ１２…マイクロプログラム格納メモリ１３…テストパターン発生器１４…タイミング発生器３１…テストアダプタ

Claims

【特許請求の範囲】

【請求項１】被験メモリに試験データを書き込み、書
き込んだ試験データを読み出すのに必要な信号を出力
し、書き込んだ試験データと読み出した試験データが一
致するかを照合するメモリテスタと、前記被験メモリを保持すると共に、前記メモリテスタと
前記被験メモリを電気的に接続するアダプタとを備える
メモリ試験装置において、前記メモリテスタは、前記被験メモリの連続した複数の
メモリアドレスに入出力する試験データを、前記被験メ
モリの入出力動作周期の前記複数倍の周期で同時に入出
力するのに必要な信号を出力し、当該メモリ試験装置は、前記メモリテスタと前記アダプ
タの間に、前記メモリテスタからの信号を受けて、前記
試験データを前記連続した複数のメモリアドレスに１ア
ドレスずつ順に入出力されるように変換する倍速回路を
備えることを特徴とするメモリ試験装置。
【請求項２】前記倍速回路は、前記被験メモリの入出力動作周期に対応したメモリクロ
ック信号を発生するクロック信号発生回路と、該メモリクロック信号を受けて前記被験メモリに前記試
験データを入出力するのに必要な信号を発生するタイミ
ング信号発生回路と、前記メモリテスタからテスタアドレス信号を受けて、該
テスタアドレス信号に対応する連続した複数のメモリア
ドレス信号を前記被験メモリの入出力動作周期で順次出
力するアドレス変換回路と、前記メモリテスタから書き込みデータ信号を受けて複数
の試験データに分割し、前記被験メモリの入出力動作周
期で順次出力する書き込みデータ変換回路と、前記被験メモリから前記被験メモリの入出力動作周期で
試験データを順次読み出し、複数のデータにまとめて出
力する読み出しデータ変換回路とを備えることを特徴と
する請求項１に記載のメモリ試験装置。
【請求項３】前記クロック信号発生回路は、前記メモ
リテスタから該メモリテスタの入出力動作周期に対応し
たテスタクロック信号を受け、該テスタクロック信号の
周波数の前記複数倍の周波数のメモリクロック信号を発
生させる周波数逓倍回路であることを特徴とする請求項
２に記載のメモリ試験装置。
【請求項４】前記周波数逓倍回路はＰＬＬ回路である
ことを特徴とする請求項３に記載のメモリ試験装置。
【請求項５】前記メモリテスタは、該メモリテスタの
入出力動作周期を外部クロック信号に同期させることが
できる外部同期式であり、前記クロック信号発生回路は、前記メモリクロック信号
を発生させる発振回路と、前記メモリクロック信号を分
周して前記外部クロック信号を発生する分周回路とを備
え、該分周回路で発生された前記外部クロック信号が前
記メモリテスタに供給されることを特徴とする請求項２
に記載のメモリ試験装置。
【請求項６】前記メモリテスタは、前記複数分ずつ変
化するテスタアドレス信号を出力し、前記アドレス変換回路は、前記テスタアドレス信号と、
該テスタアドレス信号を１ずつ前記複数より１少ない値
まで増加又は減少させたアドレス信号とをメモリアドレ
ス信号として出力することを特徴とする請求項２に記載
のメモリ試験装置。
【請求項７】前記アドレス変換回路は、プリセット付
きアップダウンカウンタであることを特徴とする請求項
２又は６に記載のメモリ試験装置。
【請求項８】前記メモリテスタは、１ずつ変化するテ
スタアドレス信号を出力し、前記アドレス変換回路は、前記テスタアドレス信号と、
該テスタアドレス信号を１ずつ前記複数より１少ない値
まで増加又は減少させたアドレス信号とをメモリアドレ
ス信号として出力することを特徴とする請求項２に記載
のメモリ試験装置。
【請求項９】前記アドレス変換回路は、プリセット付
きアップダウンカウンタであることを特徴とする請求項
８に記載のメモリ試験装置。
【請求項１０】前記メモリテスタが１回の書き込み動
作で出力する試験データが書き込まれる前記被験メモリ
の連続したメモリアドレスの個数は２の階乗であり、前記メモリテスタの出力するテスタアドレス信号は、前
記２の階乗の階乗数分シフトされて前記プリセット付き
アップダウンカウンタに入力されることを特徴とする請
求項９に記載のメモリ試験装置。
【請求項１１】前記書き込みデータ変換回路は、マル
チプレクサであることを特徴とする請求項２から１０の
いずれか１項に記載のメモリ試験装置。
【請求項１２】前記読み出しデータ変換回路は、ラッ
チ機能付きレジスタであることを特徴とする請求項２か
ら１１のいずれか１項に記載のメモリ試験装置。
【請求項１３】前記倍速回路は、前記アダプタに内蔵
されていることを特徴とする請求項１から１２のいずれ
か１項に記載のメモリ試験装置。
【請求項１４】被験メモリに試験データを書き込み、
書き込んだ試験データを読み出すのに必要な信号を出力
し、書き込んだ試験データと読み出した試験データが一
致するかを照合するメモリテスタと組み合わされて使用
され、前記被験メモリを保持すると共に、前記メモリテ
スタと前記被験メモリを電気的に接続するアダプタであ
って、前記被験メモリの連続した複数のメモリアドレスに入出
力する試験データを、前記被験メモリの入出力動作周期
の前記複数倍の周期で同時に入出力するのに必要な信号
を出力するメモリテスタと組み合わされて使用されるア
ダプタにおいて、前記メモリテスタからの信号を受けて、前記試験データ
を前記連続した複数のメモリアドレスに１アドレスずつ
順に入出力されるように変換する倍速回路を備えること
を特徴とするメモリ試験装置用アダプタ。
【請求項１５】前記倍速回路は、前記被験メモリの入出力動作周期に対応したメモリクロ
ック信号を発生するクロック信号発生回路と、該メモリクロック信号を受けて前記被験メモリに前記試
験データを入出力するのに必要な信号を発生するタイミ
ング信号発生回路と、前記メモリテスタからテスタアドレス信号を受けて、該
テスタアドレス信号に対応する連続した複数のメモリア
ドレス信号を前記被験メモリの入出力動作周期で順次出
力するアドレス変換回路と、前記メモリテスタから書き込みデータ信号を受けて複数
の試験データに分割し、前記被験メモリの入出力動作周
期で順次出力する書き込みデータ変換回路と、前記被験メモリから前記被験メモリの入出力動作周期で
試験データを順次読み出し、複数のデータにまとめて出
力する読み出しデータ変換回路とを備えることを特徴と
する請求項１４に記載のメモリ試験装置用アダプタ。
【請求項１６】前記クロック信号発生回路は、前記メ
モリテスタから該メモリテスタの入出力動作周期に対応
したテスタクロック信号を受け、該テスタクロック信号
の周波数の前記複数倍の周波数のメモリクロック信号を
発生させる周波数逓倍回路であることを特徴とする請求
項１５に記載のメモリ試験装置用アダプタ。
【請求項１７】前記周波数逓倍回路はＰＬＬ回路であ
ることを特徴とする請求項１６に記載のメモリ試験装置
用アダプタ。
【請求項１８】前記メモリテスタは、該メモリテスタ
の入出力動作周期に対応したテスタクロック信号を外部
から受ける外部同期式であり、前記クロック信号発生回路は、前記メモリクロック信号
を発生される発振回路と、前記メモリクロック信号を分
周して前記テスタクロック信号を発生する分周回路とを
備え、該分周回路で発生された前記テスタクロック信号
が前記メモリテスタに供給されることを特徴とする請求
項１５に記載のメモリ試験装置用アダプタ。
【請求項１９】前記メモリテスタは、前記複数分ずつ
変化するテスタアドレス信号を出力し、前記アドレス変換回路は、前記テスタアドレス信号と、
該テスタアドレス信号を１ずつ前記複数より１少ない値
まで増加又は減少させたアドレス信号とをメモリアドレ
ス信号として出力することを特徴とする請求項１５に記
載のメモリ試験装置用アダプタ。
【請求項２０】前記アドレス変換回路は、プリセット
付きアップダウンカウンタであることを特徴とする請求
項１５又は１９に記載のメモリ試験装置用アダプタ。
【請求項２１】前記メモリテスタは、１ずつ変化する
テスタアドレス信号を出力し、前記アドレス変換回路は、前記テスタアドレス信号と、
該テスタアドレス信号を１ずつ前記複数より１少ない値
まで増加又は減少させたアドレス信号とをメモリアドレ
ス信号として出力することを特徴とする請求項１５に記
載のメモリ試験装置用アダプタ。
【請求項２２】前記アドレス変換回路は、プリセット
付きアップダウンカウンタであることを特徴とする請求
項２１に記載のメモリ試験装置用アダプタ。
【請求項２３】前記メモリテスタが１回の書き込み動
作で出力する試験データが書き込まれる前記被験メモリ
の連続したメモリアドレスの個数は２の階乗であり、前記メモリテスタの出力するテスタアドレス信号は、前
記２の階乗の階乗数分シフトされて前記プリセット付き
アップダウンカウンタに入力されることを特徴とする請
求項２２に記載のメモリ試験装置用アダプタ。
【請求項２４】前記書き込みデータ変換回路は、マル
チプレクサであることを特徴とする請求項１５から２３
のいずれか１項に記載のメモリ試験装置。
【請求項２５】前記読み出しデータ変換回路は、ラッ
チ機能付きレジスタであることを特徴とする請求項１５
から２４のいずれか１項に記載のメモリ試験装置用アダ
プタ。
【請求項２６】被験メモリに試験データを書き込み、
書き込んだ試験データを読み出すのに必要な信号を出力
し、書き込んだ試験データと読み出した試験データが一
致するかを照合するメモリ試験方法であって、試験データの書き込み時には、前記被験メモリの連続した複数のメモリアドレスに書き
込む試験データを、前記被験メモリの入出力動作周期の
前記複数倍の周期で同時に書き込むのに必要な信号を出
力する工程と、前記試験データを前記連続した複数のメモリアドレスに
１アドレスずつ順に書き込む工程とを備え、試験データの読み出し時には、前記試験データを前記連続した複数のメモリアドレスか
ら１アドレスずつ順に読み出す工程と、読み出した複数の試験データを１つの試験データにまと
める工程とを備え、複数のアドレス分の試験データをま
とめて照合することを特徴とするメモリ試験方法。