JPS61250571A - 半導体装置試験装置 - Google Patents
半導体装置試験装置Info
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- JPS61250571A JPS61250571A JP60091041A JP9104185A JPS61250571A JP S61250571 A JPS61250571 A JP S61250571A JP 60091041 A JP60091041 A JP 60091041A JP 9104185 A JP9104185 A JP 9104185A JP S61250571 A JPS61250571 A JP S61250571A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2882—Testing timing characteristics
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は論理ＬＳＬ、メモリＬＳＩ等の半導体装置を試
験する半導体装置試験装置に係り、特に、高速度で試験
をするのに好適な半導体装置試験装置に関する。
験する半導体装置試験装置に係り、特に、高速度で試験
をするのに好適な半導体装置試験装置に関する。
第４図は半導体装置試験装置に使用されているタイミン
グ発生器３０とパターン発生器２０の構成図である。第
４図において、タイミング発生器３０では、発振器によ
りカウンタが駆動され、一方、複数のレジスタのうち選
択器により１つのレジスタが選択され、該選択されたレ
ジスタに予め設定されていた値と前記カウンタの内容と
が比較器で比較され、カウンタの値がレジスタの値と一
致したとき該一致信号でカウンタをリセットし次の周期
を開始する。また、この次の周期の開始に際しては別の
タイミング指定プーリ１０１により選択器を制御して別
のレジスタを選択する。ここで、複数のレジスタの夫々
に、異なる値を予め設定しておくと、第５図に示すよう
に、実時間で試験周期を変化させたシステムクロックが
得られる。
グ発生器３０とパターン発生器２０の構成図である。第
４図において、タイミング発生器３０では、発振器によ
りカウンタが駆動され、一方、複数のレジスタのうち選
択器により１つのレジスタが選択され、該選択されたレ
ジスタに予め設定されていた値と前記カウンタの内容と
が比較器で比較され、カウンタの値がレジスタの値と一
致したとき該一致信号でカウンタをリセットし次の周期
を開始する。また、この次の周期の開始に際しては別の
タイミング指定プーリ１０１により選択器を制御して別
のレジスタを選択する。ここで、複数のレジスタの夫々
に、異なる値を予め設定しておくと、第５図に示すよう
に、実時間で試験周期を変化させたシステムクロックが
得られる。
ここでタイミング指定データ１０１は、試験周期の指定
、試験波形出力タイミング及び被試験素子からの応答波
形判定タイミングの指定をするものであるから、どのよ
うな試験波形を被試験素子に与えるかを指示する波形指
定データ１０２．及び期待される応答波形を指示する期
待値指定データ１０６と対をなすものである。これ等の
各データ１０２．１０６はパターン発生器２０から発生
されるので、タイミング指定データ１０１もパターン発
生器２０から発生されるようになっている。
、試験波形出力タイミング及び被試験素子からの応答波
形判定タイミングの指定をするものであるから、どのよ
うな試験波形を被試験素子に与えるかを指示する波形指
定データ１０２．及び期待される応答波形を指示する期
待値指定データ１０６と対をなすものである。これ等の
各データ１０２．１０６はパターン発生器２０から発生
されるので、タイミング指定データ１０１もパターン発
生器２０から発生されるようになっている。
パターン発生器２０では、波形指定データ１０２、期待
値指定データ１０６ 、タイミング指定データ１０１、
及びこれらデータを発生する順序を指定するアドレス制
御データを予めメモリに格納しておき、アドレスレジス
タの指示するアドレスより読み出し発生している。アド
レスレジスタの値は、アドレス制御データの指示内容を
解釈実行する制御器により順次制御され、システムクロ
ック１００により値を更新する。
値指定データ１０６ 、タイミング指定データ１０１、
及びこれらデータを発生する順序を指定するアドレス制
御データを予めメモリに格納しておき、アドレスレジス
タの指示するアドレスより読み出し発生している。アド
レスレジスタの値は、アドレス制御データの指示内容を
解釈実行する制御器により順次制御され、システムクロ
ック１００により値を更新する。
第６図はタイミング発生器とパターン発生器の夫々にお
けるシステムクロックＣＫ、ＣＫ’とタイミング指定デ
ータＤＴ’、ＤＴの関係を示したタイミングチャートで
ある。第６図に示すように、タイミング発生器で発生さ
れたシステムクロックＣＫ （１）が、ある時間遅れを
伴ってパターン発生器へＣＫ ’ （１）として伝達さ
れる。パターン発生器ではＣＫ ’ （１）により、次
のタイミング指定データＤ Ｔ （１）を出力する。こ
のタイミング指定データＤ Ｔ （１）は、ある時間遅
延をもってタイミング発生器にＤＴ’（１）として伝達
される。タイミング発生器では次のクロックＣＫ （２
）により、タイミング指定データＤＴ’（１）を取り込
み、タイミング制御に使用する。以下同様の動作を繰り
返す。このように、システムクロックの周期がタイミン
グ発生器においてタイミング指定データＤＴが確定する
までの遅延時間より長い時は、正常な動作が行なわれる
。
けるシステムクロックＣＫ、ＣＫ’とタイミング指定デ
ータＤＴ’、ＤＴの関係を示したタイミングチャートで
ある。第６図に示すように、タイミング発生器で発生さ
れたシステムクロックＣＫ （１）が、ある時間遅れを
伴ってパターン発生器へＣＫ ’ （１）として伝達さ
れる。パターン発生器ではＣＫ ’ （１）により、次
のタイミング指定データＤ Ｔ （１）を出力する。こ
のタイミング指定データＤ Ｔ （１）は、ある時間遅
延をもってタイミング発生器にＤＴ’（１）として伝達
される。タイミング発生器では次のクロックＣＫ （２
）により、タイミング指定データＤＴ’（１）を取り込
み、タイミング制御に使用する。以下同様の動作を繰り
返す。このように、システムクロックの周期がタイミン
グ発生器においてタイミング指定データＤＴが確定する
までの遅延時間より長い時は、正常な動作が行なわれる
。
しかるに、第７図に示すようにシステムクロックＣＫ
（２） −ＣＫ （３）間の周期が短い場合には、ＣＫ
（３）でタイミング発生器に取り込まなければならな
いデータＤ Ｔ ’ （２）の取り込みに失敗してしま
う。
（２） −ＣＫ （３）間の周期が短い場合には、ＣＫ
（３）でタイミング発生器に取り込まなければならな
いデータＤ Ｔ ’ （２）の取り込みに失敗してしま
う。
斯かる事態が生じる虞がある為に、従来の半導体装置試
験装置では、タイミング発生器−システムクロックーパ
ターフ発生器→タイミング制御データ→タイミング発生
器へとつながる信号の伝達経路内での遅延時間より短い
周期での実時間タイミング制御は不可能であった。
験装置では、タイミング発生器−システムクロックーパ
ターフ発生器→タイミング制御データ→タイミング発生
器へとつながる信号の伝達経路内での遅延時間より短い
周期での実時間タイミング制御は不可能であった。
更にまた、第８図に示す様な従来の論理ＬＳＩ等の半導
体試験装置では、自走するｌチップマイクロコンピュー
タやリセット端子のないカウンタｒｃを試験する場合、
まず被試験ＩＣ５０が特定の初期状態にあることを検出
し、試験を開始しなければならない。たとえば、カウン
タｌＣの場合、電源を投入した後の出力値が特定できな
いため、カウンタにクロックパルスを与えなからカウン
タの出力値がゼロになった事を検出し、その後、クロッ
クを１発与えるごとに、その出力値が１．２゜・・・・
・・と推移し、カウント動作が行なわれるか否かを試験
する必要があ゛る。
体試験装置では、自走するｌチップマイクロコンピュー
タやリセット端子のないカウンタｒｃを試験する場合、
まず被試験ＩＣ５０が特定の初期状態にあることを検出
し、試験を開始しなければならない。たとえば、カウン
タｌＣの場合、電源を投入した後の出力値が特定できな
いため、カウンタにクロックパルスを与えなからカウン
タの出力値がゼロになった事を検出し、その後、クロッ
クを１発与えるごとに、その出力値が１．２゜・・・・
・・と推移し、カウント動作が行なわれるか否かを試験
する必要があ゛る。
第８１！＼図において、被試験素子５０は上述したリセ
ット端子のないカウンタであるとする。この試験を行う
には、パターン発生器２０が波形指定データ１０２によ
り波形発生器４０に、クロックパルスを発生して被試験
素子５０へ与えることを指示する。
ット端子のないカウンタであるとする。この試験を行う
には、パターン発生器２０が波形指定データ１０２によ
り波形発生器４０に、クロックパルスを発生して被試験
素子５０へ与えることを指示する。
同時にパターン発生器２０は期待値指定データ１０６に
より判定器６０に、“被試験素子の出力値がゼロである
か否か判定する”ことを指示する。これにより、被試験
素子５０では、波形発生器４０からクロックパルスが与
えられる毎に、その出力値を更新し、判定器６０では、
その出力値がゼロであるか否かの判定をし、ゼロである
場合、判定結果１０８を出力する。パターン発生器２０
は判定結果１０８により、“出力値ゼロを検出するテス
トパターン”の発生を中止し、素子の良否判定用パター
ン発生を開始する。
より判定器６０に、“被試験素子の出力値がゼロである
か否か判定する”ことを指示する。これにより、被試験
素子５０では、波形発生器４０からクロックパルスが与
えられる毎に、その出力値を更新し、判定器６０では、
その出力値がゼロであるか否かの判定をし、ゼロである
場合、判定結果１０８を出力する。パターン発生器２０
は判定結果１０８により、“出力値ゼロを検出するテス
トパターン”の発生を中止し、素子の良否判定用パター
ン発生を開始する。
通常、半導体装置試験装置では高速動作を達成させるた
めに、その内部は幾段かのパイプライン構成となってい
る。すなわち、波形発生器４０では波形指定データ１０
２が与えられてから、実際にその対応した波形が出力さ
れるのは数サイクル後である。また、判定器６０で判定
が行われてから判定結果１０８が出力されるのは数サイ
クル後であり、パターン発生器２０で判定結果１０８に
より良否判定用パターン発生を開始するのは更に数サイ
クル後である。
めに、その内部は幾段かのパイプライン構成となってい
る。すなわち、波形発生器４０では波形指定データ１０
２が与えられてから、実際にその対応した波形が出力さ
れるのは数サイクル後である。また、判定器６０で判定
が行われてから判定結果１０８が出力されるのは数サイ
クル後であり、パターン発生器２０で判定結果１０８に
より良否判定用パターン発生を開始するのは更に数サイ
クル後である。
従って、実際の運用にあたってはカウンタの出力値がゼ
ロになったサイクルから敗サイクル、または、それ以上
のサイクル数の後に良否判定用パターンが与えられるこ
とになる。ただし、ここで遅延するサイクル数は既知で
あり、装置固有のものであるため、それを意識してパタ
ーンを作成すれば、このような遅延は特に問題とはなら
ない。
ロになったサイクルから敗サイクル、または、それ以上
のサイクル数の後に良否判定用パターンが与えられるこ
とになる。ただし、ここで遅延するサイクル数は既知で
あり、装置固有のものであるため、それを意識してパタ
ーンを作成すれば、このような遅延は特に問題とはなら
ない。
遅延サイクル数が不定となる問題は、波形発生器４０や
パターン発生器２０と判定器６０との動作位相時間差よ
りも短い周期で動作可能な試験装置において発生する。
パターン発生器２０と判定器６０との動作位相時間差よ
りも短い周期で動作可能な試験装置において発生する。
一般の半導体装置試験装置では、波形発生器４０と被試
験素子５０、及び被試験素子５０と判定器６０との間は
ケーブルで接続されている。そのため、波形発生器４０
で発生された試験波形１０４が被試験素子５０へ伝わる
までの遅延時間と、被試験素子５０の出力した応答波形
１０５が判定器６０に伝達するまでの遅延時間により、
通常、判定器６０の動作位相は波形発生器４０に対して
２０〜３Ｑ ｎ ｓｅｃ程度遅れたものとなる。従って
、判定器６０からパターン発生器２０へ伝送される判定
結果１０８は、動作位相の遅れたユニットから動作位相
の進んだユニットへ伝送される信号であり、先の従来例
で説明したパターン発生器２０からタイミング発生器３
０へ伝送されるタイミング指定データ１０１と同様に伝
送タイミングに問題がある。すなわち、前記第７図を用
いて説明したタイミング指定データ１０１の伝送タイミ
ングと同様の理由で、伝送信号の消失問題が発生する。
験素子５０、及び被試験素子５０と判定器６０との間は
ケーブルで接続されている。そのため、波形発生器４０
で発生された試験波形１０４が被試験素子５０へ伝わる
までの遅延時間と、被試験素子５０の出力した応答波形
１０５が判定器６０に伝達するまでの遅延時間により、
通常、判定器６０の動作位相は波形発生器４０に対して
２０〜３Ｑ ｎ ｓｅｃ程度遅れたものとなる。従って
、判定器６０からパターン発生器２０へ伝送される判定
結果１０８は、動作位相の遅れたユニットから動作位相
の進んだユニットへ伝送される信号であり、先の従来例
で説明したパターン発生器２０からタイミング発生器３
０へ伝送されるタイミング指定データ１０１と同様に伝
送タイミングに問題がある。すなわち、前記第７図を用
いて説明したタイミング指定データ１０１の伝送タイミ
ングと同様の理由で、伝送信号の消失問題が発生する。
尚、従来の半導体装置試験装置を開示するものとして、
日経エレクトロニクス誌（１９８０年３月３１日号）Ｐ
８８〜Ｐ１０６ ｒ総合タイミング精度±５００ｐｓ
の１００ ＭＨｚ、１９２ピンＬＳｌテスタ」と題する
解説記事や、特開昭５４−１１２１７８号公報がある。
日経エレクトロニクス誌（１９８０年３月３１日号）Ｐ
８８〜Ｐ１０６ ｒ総合タイミング精度±５００ｐｓ
の１００ ＭＨｚ、１９２ピンＬＳｌテスタ」と題する
解説記事や、特開昭５４−１１２１７８号公報がある。
本発明の目的は、上記信号消失問題を解決し、非常に高
速度で動作している最中も実時間タイミングで制御可能
な半導体装置試験装置を提供することにある。
速度で動作している最中も実時間タイミングで制御可能
な半導体装置試験装置を提供することにある。
上記目的を達成するため、本発明では、パターン発生器
からタイミング発生器へのタイミング指定データ伝達経
路内、あるいは、判定器からパターン発生器への判定結
果伝達経路内の、いずれか一方または両方に複数段の一
時保持遅延伝達手段（パイプラインレジスタ）を設け、
−周期内でのタイミング指定データ等の伝達遅延時間を
装置の動作する最小周期より短くするとともに、実時間
で動作周期が変化しても、パターン発生器あるいは判定
器からタイミング発生器あるいはパターン発生器への信
号データが伝わるのに要するサイクル数が変わらないよ
うに駆動する。
からタイミング発生器へのタイミング指定データ伝達経
路内、あるいは、判定器からパターン発生器への判定結
果伝達経路内の、いずれか一方または両方に複数段の一
時保持遅延伝達手段（パイプラインレジスタ）を設け、
−周期内でのタイミング指定データ等の伝達遅延時間を
装置の動作する最小周期より短くするとともに、実時間
で動作周期が変化しても、パターン発生器あるいは判定
器からタイミング発生器あるいはパターン発生器への信
号データが伝わるのに要するサイクル数が変わらないよ
うに駆動する。
以下、本発明の一実施例を第１図乃至第３図を参照して
説明する。
説明する。
第１図は本発明による半導体装置試験装置の全体構成図
である。第１図において、タイミング発生器３０は装置
全体を動作させるシステムクロックや試験波形の出力タ
イミングを発生する。パターン発生器２０は試験波形の
種類を指定すると共にどのようなタイミングで波形を出
力するかの指定、そして被試験素子５０からの応答波形
に対する期待値を指定する。波形発生器４０はパターン
発生器３０の指示する波形をタイミング発生器３０から
のタイミングで発生し、被試験素子５０に与える。判定
器６０は被試験素子５０の応答波形１０５を受け、これ
をパターン発生器２０の指示する期待値と、タイミング
発生器３０の指示するタイミングで比較判定する。
である。第１図において、タイミング発生器３０は装置
全体を動作させるシステムクロックや試験波形の出力タ
イミングを発生する。パターン発生器２０は試験波形の
種類を指定すると共にどのようなタイミングで波形を出
力するかの指定、そして被試験素子５０からの応答波形
に対する期待値を指定する。波形発生器４０はパターン
発生器３０の指示する波形をタイミング発生器３０から
のタイミングで発生し、被試験素子５０に与える。判定
器６０は被試験素子５０の応答波形１０５を受け、これ
をパターン発生器２０の指示する期待値と、タイミング
発生器３０の指示するタイミングで比較判定する。
パンブライン１０はパターン発生器２０からのタイミン
グ指定データ１０１をタイミング発生器３０へ伝送する
ためのものであり、周期が実時間で変化しても伝達に要
するサイクル数は変化しないよう、多相のクロックで動
作させている。
グ指定データ１０１をタイミング発生器３０へ伝送する
ためのものであり、周期が実時間で変化しても伝達に要
するサイクル数は変化しないよう、多相のクロックで動
作させている。
第２図は第１図に示したパイプライン１０の動作例を示
したものである。ここでは、タイミング発生器３０から
のシステムクロックＣＫに対してパターン発生器２０で
のシステムクロックＣＫの位相が最小動作周期の３倍程
度遅延している場合を例に説明する。この時、第２図に
示した多相クロックＣＫＩ〜ＣＫ５を用いて、第１図の
パイプラインレジスタ１１を駆動する。これにより、シ
ステムクロックＣＫとＣＫ’との位相差は、挿入したパ
イプラインレジスタ１１の段数により分割され、分割さ
れた各々のクロック位相差（ＧＫ’とＣＫ５゜ＣＫ５と
ＣＫ４．ＣＫ４とＣＫ３．ＣＫ３とＣＫ２、ＣＫ２とＣ
Ｋ１．ＣＫＩとＣＫとの各々の位相差）が最小周期より
小さければ実時間で周期が変化しても正常にデータが伝
送される。つまり、ＣＫ’によりパターン発生器２０よ
りタイミング制御データＤＴが出力される。次のクロッ
クによりＤＴが変化する前に、ＣＫ’より位相の進んだ
ＣＫ５に駆動されたパイプラインレジスタ１１がＤＴを
正常に取り込む（ＤＴ５）。さらに次のクロックにより
、このＤＴ５が変化する前に、より位相の進んだＣＫ４
に駆動された次段のパイプラインレジスタがＤＴ５を正
常に取り込む（ＤＴ４）。
したものである。ここでは、タイミング発生器３０から
のシステムクロックＣＫに対してパターン発生器２０で
のシステムクロックＣＫの位相が最小動作周期の３倍程
度遅延している場合を例に説明する。この時、第２図に
示した多相クロックＣＫＩ〜ＣＫ５を用いて、第１図の
パイプラインレジスタ１１を駆動する。これにより、シ
ステムクロックＣＫとＣＫ’との位相差は、挿入したパ
イプラインレジスタ１１の段数により分割され、分割さ
れた各々のクロック位相差（ＧＫ’とＣＫ５゜ＣＫ５と
ＣＫ４．ＣＫ４とＣＫ３．ＣＫ３とＣＫ２、ＣＫ２とＣ
Ｋ１．ＣＫＩとＣＫとの各々の位相差）が最小周期より
小さければ実時間で周期が変化しても正常にデータが伝
送される。つまり、ＣＫ’によりパターン発生器２０よ
りタイミング制御データＤＴが出力される。次のクロッ
クによりＤＴが変化する前に、ＣＫ’より位相の進んだ
ＣＫ５に駆動されたパイプラインレジスタ１１がＤＴを
正常に取り込む（ＤＴ５）。さらに次のクロックにより
、このＤＴ５が変化する前に、より位相の進んだＣＫ４
に駆動された次段のパイプラインレジスタがＤＴ５を正
常に取り込む（ＤＴ４）。
そしてさらに次のクロックによりこのＤＴ４が変化する
前に、より位相の進んだＣＫ３に駆動された次段のパイ
プラインレジスタがＤＴ４を正常に取り込む（ＤＴ３）
。そしてさらに次のクロックへとデータはＤＴ−ＤＴ５
→ＤＴ４→ＤＴ３→ＤＴ２→ＤＴＩ→ＤＴ’と正常に伝
達される。ここで使用した多相クロックは、第１図に示
すように、システムクロックを遅延手段１２により少し
ずつ遅延させることによって得られる。また第１図に示
すように遅延手段１２を直列に接続せずに、並列に接続
し、各々必要な遅延量を与えることによっても得られる
。また直列接続・並列接続を併用しても得られる。また
、タイミング発生器３０によって直接に多相のクロック
を発生しても良い。要するに、タイミング発生器３０の
動作位相、パターン発生器２０の動作位相を含め各々の
位相差が最小周期より小さくなるような多相クロックが
得られれば何の方法によってもかまわないのである。
前に、より位相の進んだＣＫ３に駆動された次段のパイ
プラインレジスタがＤＴ４を正常に取り込む（ＤＴ３）
。そしてさらに次のクロックへとデータはＤＴ−ＤＴ５
→ＤＴ４→ＤＴ３→ＤＴ２→ＤＴＩ→ＤＴ’と正常に伝
達される。ここで使用した多相クロックは、第１図に示
すように、システムクロックを遅延手段１２により少し
ずつ遅延させることによって得られる。また第１図に示
すように遅延手段１２を直列に接続せずに、並列に接続
し、各々必要な遅延量を与えることによっても得られる
。また直列接続・並列接続を併用しても得られる。また
、タイミング発生器３０によって直接に多相のクロック
を発生しても良い。要するに、タイミング発生器３０の
動作位相、パターン発生器２０の動作位相を含め各々の
位相差が最小周期より小さくなるような多相クロックが
得られれば何の方法によってもかまわないのである。
また、本実施例の説明ではパターン発生器２０とタイミ
ング発生器３０とを明確に区別し、パイプライン１０を
その中間に位置づけた。しかしながら実際にはタイミン
グ発生器、パターン発生器の区別は明確ではなく、パイ
プライン１０の位置付けはタイミングを制御するデータ
の発生源から、クロックの発生源までへの伝達経路内に
あれば何処でもよいのである。
ング発生器３０とを明確に区別し、パイプライン１０を
その中間に位置づけた。しかしながら実際にはタイミン
グ発生器、パターン発生器の区別は明確ではなく、パイ
プライン１０の位置付けはタイミングを制御するデータ
の発生源から、クロックの発生源までへの伝達経路内に
あれば何処でもよいのである。
また、本例で説明したパイプライン１０は、実施例にお
けるタイミング制御データの伝達にのみ適用されるもの
ではなく、高速で動作する同期式のディジタルシステム
において、動作位相の遅れたディジタル回路ブロックか
ら動作位相の進んだディジタル回路ブロックへの信号伝
達経路に適用すれば効果をもたらすものである。−例と
して、半導体装置試験装置では被試験素子が特定の状態
になった事を検出して、ある処理に起動をかけるという
機能があるが、この機能を行うには第１図において判定
器６０での判定結果をタイミング発生器。
けるタイミング制御データの伝達にのみ適用されるもの
ではなく、高速で動作する同期式のディジタルシステム
において、動作位相の遅れたディジタル回路ブロックか
ら動作位相の進んだディジタル回路ブロックへの信号伝
達経路に適用すれば効果をもたらすものである。−例と
して、半導体装置試験装置では被試験素子が特定の状態
になった事を検出して、ある処理に起動をかけるという
機能があるが、この機能を行うには第１図において判定
器６０での判定結果をタイミング発生器。
パターン発生器等に帰還する必要がある。ここで判定器
６０はタイミング発生器、パターン発生器等に比べ必然
的に遅れた位相で動作しなければならず、この判定結果
の帰還信号伝達経路内にパイプラインｌＯを適用すれば
高速で動作しても正常なデータの伝達が保証される。
６０はタイミング発生器、パターン発生器等に比べ必然
的に遅れた位相で動作しなければならず、この判定結果
の帰還信号伝達経路内にパイプラインｌＯを適用すれば
高速で動作しても正常なデータの伝達が保証される。
第３図は上記例を図示した本発明の第２実施例に係る半
導体装置試験装置の構成図である。第３図に示すように
、判定結果１０８の伝達経路内に、先の実施例で説明し
たように構成したパイプラインレジスタ群１０を入れで
ある。これにより、試験装置の動作周期が実時間で変化
しても判定器６０からパターン発生器２０へ判定結果１
０８が伝達するに要するサイクル数を固定することがで
き、信号の消失を防ぐことが可能となる。ゆえに、高速
で動作する試験装置においても、被試験素子の応答波形
を判定し、その結果、次の試験パターンを決定するとい
う動作を正常に行うことができる。
導体装置試験装置の構成図である。第３図に示すように
、判定結果１０８の伝達経路内に、先の実施例で説明し
たように構成したパイプラインレジスタ群１０を入れで
ある。これにより、試験装置の動作周期が実時間で変化
しても判定器６０からパターン発生器２０へ判定結果１
０８が伝達するに要するサイクル数を固定することがで
き、信号の消失を防ぐことが可能となる。ゆえに、高速
で動作する試験装置においても、被試験素子の応答波形
を判定し、その結果、次の試験パターンを決定するとい
う動作を正常に行うことができる。
以上の第２実施例に関する説明は、判定結果により、次
の試験パターンを決定するという動作を高速で正常に行
うための手段についてなされたが、判定結果により次の
周期を決定する場合や、次の波形を反転する、といった
場合には、判定結果信号を実施例中で説明したパイプラ
インレジスタ群ｌＯを介して、タイミング発生器３０や
波形発生器４０へ伝達するように構成すれば良い。
の試験パターンを決定するという動作を高速で正常に行
うための手段についてなされたが、判定結果により次の
周期を決定する場合や、次の波形を反転する、といった
場合には、判定結果信号を実施例中で説明したパイプラ
インレジスタ群ｌＯを介して、タイミング発生器３０や
波形発生器４０へ伝達するように構成すれば良い。
本発明によれば、高速で動作する同期式ディジタルシス
テムである半導体装置試験装置において、動作位相の異
なるユニット間でのデータ伝達を正常に行なうことがで
き、実時間タイミング制御が可能になる。
テムである半導体装置試験装置において、動作位相の異
なるユニット間でのデータ伝達を正常に行なうことがで
き、実時間タイミング制御が可能になる。
第１図は本発明の第１実施例に係る半導体装置試験装置
の構成図、第２図は第１図に示したパイプラインの動作
タイミングチャート、第３図は本発明の第２実施例に係
る半導体装置試験装置の構成図、第４図は従来の半導体
装置試験装置の要部構成図、第５図はシステムクロック
の波形図、第６図及び第７図は従来の装置における動作
タイミングチャート、第８図は従来の半導体装置試験装
置の構成図である。 １０・・・パイプライン、１１・・・レジスタ、１２・
・・遅延素子、２０・・・パターン発生器、３０・・・
タイミング発生器、４０・・・波形発生器、６０・・・
判定器。 代理人 弁理士 秋 本 正 実 第 ２ 肥 Ｃに′ 第 ３ 図
の構成図、第２図は第１図に示したパイプラインの動作
タイミングチャート、第３図は本発明の第２実施例に係
る半導体装置試験装置の構成図、第４図は従来の半導体
装置試験装置の要部構成図、第５図はシステムクロック
の波形図、第６図及び第７図は従来の装置における動作
タイミングチャート、第８図は従来の半導体装置試験装
置の構成図である。 １０・・・パイプライン、１１・・・レジスタ、１２・
・・遅延素子、２０・・・パターン発生器、３０・・・
タイミング発生器、４０・・・波形発生器、６０・・・
判定器。 代理人 弁理士 秋 本 正 実 第 ２ 肥 Ｃに′ 第 ３ 図
Claims (1)
- 【特許請求の範囲】 １、システムを動作させるシステムクロック及び試験波
形出力タイミングクロックを発生するタイミング発生手
段と、試験波形の種類を指定すると共にタイミング指定
データを出力するパターン発生手段と、前記タイミング
発生手段からの試験波形出力タイミングクロックと前記
パターン発生手段からの試験波形種類指定データとに基
づいて試験波形を出力する波形発生手段と、被試験素子
からの応答波形の良否を判定する判定手段とを備える半
導体装置試験装置において、動作位相の遅れた前記いず
れかの手段から動作位相の進んだ前記いずれかの手段へ
の信号伝達経路内に、出力段側の動作位相が入力段側の
動作位相より進むようにして構成された１段以上複数段
のデータ一時保持遅延伝達手段を設けたことを特徴とす
る半導体装置試験装置。 ２、前記信号の伝達経路は、前記パターン発生手段から
前記タイミング発生手段へ出力されるタイミング指定デ
ータの伝達経路、あるいは、前記判定手段から前記パタ
ーン発生手段へ出力される判定結果伝達経路のいずれか
一方または両方であることを特徴とする特許請求の範囲
第１項記載の半導体装置試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60091041A JPH0752213B2 (ja) | 1985-04-30 | 1985-04-30 | 半導体装置試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60091041A JPH0752213B2 (ja) | 1985-04-30 | 1985-04-30 | 半導体装置試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61250571A true JPS61250571A (ja) | 1986-11-07 |
| JPH0752213B2 JPH0752213B2 (ja) | 1995-06-05 |
Family
ID=14015415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60091041A Expired - Lifetime JPH0752213B2 (ja) | 1985-04-30 | 1985-04-30 | 半導体装置試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752213B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS648677U (ja) * | 1987-07-03 | 1989-01-18 | ||
| JPH0862297A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | ディジタル信号処理ｌｓｉテスト回路 |
| WO2011004532A1 (ja) * | 2009-07-08 | 2011-01-13 | 日本電気株式会社 | パイプライン回路、半導体装置およびパイプライン制御方法 |
-
1985
- 1985-04-30 JP JP60091041A patent/JPH0752213B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS648677U (ja) * | 1987-07-03 | 1989-01-18 | ||
| JPH0862297A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | ディジタル信号処理ｌｓｉテスト回路 |
| WO2011004532A1 (ja) * | 2009-07-08 | 2011-01-13 | 日本電気株式会社 | パイプライン回路、半導体装置およびパイプライン制御方法 |
| US8525567B2 (en) | 2009-07-08 | 2013-09-03 | Nec Corporation | Pipeline circuit, semiconductor device, and pipeline control method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0752213B2 (ja) | 1995-06-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |