JP3271596B2

JP3271596B2 - 半導体集積回路の試験装置とその試験方法、タイミング調整方法、テストベクタアドレス調整方法

Info

Publication number: JP3271596B2
Application number: JP36261798A
Authority: JP
Inventors: 研太知工; 新太郎青山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-12-21
Filing date: 1998-12-21
Publication date: 2002-04-02
Anticipated expiration: 2018-12-21
Also published as: JP2000180515A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路と
その試験方法に係わり、特に、マスター装置とスレーブ
装置とを用いて、試験機能を簡単に拡張可能にした半導
体集積回路とその試験方法に関する。

【０００２】

【従来の技術】従来の半導体集積回路の試験装置を図２
により説明する。試験装置１は、装置全体の制御を行う
主制御部２と、試験対象となる半導体集積回路５の各ピ
ンとの信号の送受信を受け持つテストピン部３と、電源
部４とで構成される。

【０００３】主制御部２は、半導体集積回路５に送受信
するテストパタンの値や送受信の切り替え及びそのタイ
ミング、電圧などを制御する役割を担い、テストピン部
３は、前記主制御部２の制御に基づき半導体集積回路と
のテストパタンの送受信の直接のインターフェースの役
割を担う。そして、電源部４は、半導体集積回路５への
電源供給と試験装置内の各部への電源供給の役割を担
う。

【０００４】このように構成した試験装置において、試
験対象となる半導体集積回路５の変更により、試験ピン
数の増加や試験機能の拡張が必要となった場合、次のよ
うな対処が一般的である。先ず、試験ピン数の増加に対
しては、カード単位でテストピン部３の増設を行うこと
になる。このカード６は、複数枚で１ピン分を構成する
ものから、１枚で複数ピン分を構成するものまである。
また、カード６の増設によってピン構成が変わることか
ら、主制御部２の変更や電源部４の増設も含めた変更を
行う場合もある。

【０００５】次に、試験機能の拡張に対しては、一例と
して、ロジックテスターにメモリーを試験する機能やア
ナログを試験する機能を追加する場合で説明する。図３
に示すように、一般的にメモリの試験はアルゴリズミッ
ク・パタン・ジェネレータ（以下ＡＬＰＧ）７と呼ばれ
るメモリ試験専用のテストパタン発生回路を必要とする
ので、この回路を試験装置１に組み込む必要があり、更
に、その制御のためのソフトウエアを含めた変更を行う
ことで対処している。この他にメモリにアドレスを与え
るための専用のテストピンのカード８を増設する場合も
ある。

【０００６】一方、アナログ試験のための機能拡張につ
いても、図４に示すように、アナログ信号の発生および
計測のためのＡ／Ｄ−Ｄ／Ａ変換部９やアナログ制御部
１０を組み込む必要があり、主制御部２に対してソフト
ウエアを含めた変更を行うことで対処している。しか
し、上記した従来技術による試験装置には以下のような
課題があった。

【０００７】即ち、第１の課題は、基本となる試験装置
が、テストピン回路の増設や他の種類の回路を対象とし
た試験回路の組み込みを考慮して設計されていなけれ
ば、試験装置全体を新規に購入せねばならず、高額な投
資を必要とすることである。更に、新規投資が必要にな
るばかりでなく、現有の試験装置の稼働率を低下させ、
二重の試験コストの増加となる。

【０００８】また、既存試験装置に回路の増設や、組み
込みが可能である場合でも、試験装置の主制御部分に改
良や変更が必要となる場合もあり、その場合は、改造コ
ストが生じる。また、半導体集積回路の開発スピードに
よっては、設備投資の回収が終わらないうちに、更なる
増設、機能拡張の設備投資が必要となる可能性もある。

【０００９】第２の課題は、今後の半導体集積回路の複
合化を予想して、これらを全てカバーする汎用的な試験
装置を購入した場合、試験装置の全ての機能を必要とし
ない半導体集積回路を試験するときは、必要以上に試験
装置はオーバースペックとなり、設備投資に対して試験
装置の部分的な稼働率が低下し、試験コストは増加する
ことである。

【００１０】

【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、現有の試験装置を
有効に活用でき、個々の試験装置に特別な改造や機能の
増設を行うことなく、半導体集積回路の試験に必要とな
る試験装置のピン数の増設や試験機能の拡張や増強を可
能とする一方で、試験構成の変更の必要に応じて、試験
設備の再構成や分割を容易に実現し、現有の試験設備を
効率よく使用できる新規な半導体集積回路とその試験方
法を提供するものである。

【００１１】

【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体集積回路の第１態様は、マスター装置と、前記マス
ター装置に接続されるスレーブ装置とからなる半導体集
積回路試験装置であって、前記マスター装置は、基準ク
ロック信号を前記スレーブ装置に出力する基準クロック
信号出力回路と、前記スレーブ装置との動作を制御する
制御信号を前記スレーブ装置に出力する動作制御信号出
力回路と、前記スレーブ装置からの動作制御信号を受信
する動作制御信号入力回路と、被試験半導体集積回路を
試験するためのテストピンとを具備し、前記スレーブ装
置は、前記マスター装置からの基準クロック信号を入力
させると共に、前記基準クロック信号に同期したクロッ
ク信号を生成するための外部クロック同期回路と、マス
ター装置との動作を制御する制御信号を前記マスター装
置から受信する動作制御信号入力回路と、前記マスター
装置との動作を制御する制御信号を前記マスター装置に
出力する動作制御信号出力回路と、被試験半導体集積回
路を試験するためのテストピンとを具備し、前記スレー
ブ装置が前記基準クロック信号に対して同期動作し、前
記マスター装置とスレーブ装置とが、同時に１つあるい
は複数の被試験半導体集積回路を試験するための半導体
集積回路の試験装置であり、前記マスター装置及びスレ
ーブ装置のテスト信号の位相差が、前記被試験半導体集
積回路の信号受信端において、テストベクタの整数倍に
なるように調整することを特徴とするものであり、叉、
第２態様は、マスター装置及びスレーブ装置のテスト信
号の位相差が、前記被試験半導体集積回路の信号受信端
において、テストベクタの整数倍になるように調整した
後、マスター装置のテストベクタとスレーブ装置のテス
トベクタとを繰り返し実行することで、前記マスター装
置のテストベクタの先頭アドレスとスレーブ装置のテス
トベクタの先頭アドレスとを同期させるように構成した
ことを特徴とするものであり、叉、第３態様は、前記マ
スター装置が定められたテストベクタアドレスにおい
て、前記スレーブ装置に対して第１の動作制御信号を出
力し、前記スレーブ装置が定められたテストベクタアド
レスにおいて、前記第１の動作制御信号の検出を試み、
前記スレーブ装置が前記第１の動作制御信号の検出に成
功した場合、前記スレーブ装置が定められたテストベク
タアドレスにおいて、前記マスター装置に対して第２の
動作制御信号を出力すると共に、前記スレーブ装置が定
められたテストベクタ数を経過させた後、あらかじめ定
められたテストベクタアドレスに制御を移し、前記マス
ター装置が定められたテストベクタアドレスにおいて、
前記第２の動作制御信号の検出を試み、前記マスター装
置が前記第２の動作制御信号の検出に成功した場合、前
記マスター装置は定められたテストベクタ数を経過させ
た後、予め定められたテストベクタアドレスに制御を移
すことで、前記マスター装置及び前記スレーブ装置の夫
々が実行するテストプログラムの同一ベクタアドレスに
おいて出力されたテスト信号が、前記被試験半導体集積
回路の信号受信端において同時に到達するようにテスト
ベクタアドレスを調整し、前記マスター装置が、前記第
２の動作制御信号の検出に失敗した場合、定められたテ
ストベクタ数を経過させた後、前記マスター装置は、前
記スレーブ装置に対して、前記第１の動作制御信号を出
力する前記の一連の動作を繰り返し、前記スレーブ装置
が、前記第１の動作制御信号の検出に失敗した場合、前
記スレーブ装置は、前記マスター装置に対して第２の動
作制御信号を出力しないまま、定められたテストベクタ
数を経過させた後、前記スレーブ装置が前記マスター装
置からの第１の動作制御信号の検出を試みる前記の一連
の動作を繰り返すことで、前記マスター装置のテストベ
クタの先頭アドレスとスレーブ装置のテストベクタの先
頭アドレスとを同期させるように構成したことを特徴と
するものであり、叉、第４態様は、前記マスター装置
が、前記マスター装置のテストピンと接続されている前
記被試験半導体集積回路から出力される電気信号の状態
を検出し、前記電気信号の状態に応じて定められたテス
トベクタアドレスに制御を移すとき、前記マスター装置
が前記スレーブ装置に対して第１の動作制御信号を出力
し、前記マスター装置が予め定められたテストベクタ数
を経過させた後、予め定められたテストベクタアドレス
に制御を移し、前記スレーブ装置が定められたテストベ
クタアドレスにおいて前記第１の動作制御信号の検出を
試み、前記スレーブ装置が前記第１の動作制御信号の検
出に成功した場合、定められたテストベクタ数を経過さ
せた後、予め定められたテストベクタアドレスに制御を
移し、前記スレーブ装置が前記第１の動作制御信号の検
出に失敗した場合、定められたテストベクタ数を経過さ
せるように構成したものであり、叉、第５態様は、前記
スレーブ装置が、前記スレーブ装置のテストピンと接続
されている前記被試験半導体集積回路から出力される電
気信号の状態を検出し、前記電気信号の状態に応じて定
められたテストベクタアドレスに制御を移すとき、前記
スレーブ装置が前記マスター装置に対して第２の動作制
御信号を出力し、前記スレーブ装置が予め定められたテ
ストベクタ数を経過させた後、予め定められたテストベ
クタアドレスに制御を移し、前記マスター装置が定めら
れたテストベクタアドレスにおいて前記第２の動作制御
信号の検出を試み、前記マスター装置が前記第２の動作
制御信号の検出に成功した場合、定められたテストベク
タ数を経過させた後、予め定められたテストベクタアド
レスに制御を移し、前記マスター装置が前記第２の動作
制御信号の検出に失敗した場合、定められたテストベク
タ数を経過させるように構成したものであり、叉、第６
態様は、前記マスター装置が、前記マスター装置のテス
トピンと接続されている前記被試験半導体集積回路から
出力される電気信号の状態を検出し、前記電気信号の状
態に応じて定められたテストベクタアドレスに制御を移
すとき、前記マスター装置が前記スレーブ装置に対して
第１の動作制御信号を出力し、前記マスター装置が予め
定められたテストベクタ数を経過させた後、予め定めら
れたテストベクタアドレスに制御を移し、前記スレーブ
装置が定められたテストベクタアドレスにおいて前記第
１の動作制御信号の検出を試み、前記スレーブ装置が前
記第１の動作制御信号の検出に成功した場合、定められ
たテストベクタ数を経過させた後、予め定められたテス
トベクタアドレスに制御を移し、前記スレーブ装置が前
記第１の動作制御信号の検出に失敗した場合、定められ
たテストベクタ数を経過させ、前記スレーブ装置が、前
記スレーブ装置のテストピンと接続されている前記被試
験半導体集積回路から出力される電気信号の状態を検出
し、前記電気信号の状態に応じて定められたテストベク
タアドレスに制御を移すとき、前記スレーブ装置が前記
マスター装置に対して第２の動作制御信号を出力し、前
記スレーブ装置が予め定められたテストベクタ数を経過
させた後、予め定められたテストベクタアドレスに制御
を移し、前記マスター装置が定められたテストベクタア
ドレスにおいて前記第２の動作制御信号の検出を試み、
前記マスター装置が前記第２の動作制御信号の検出に成
功した場合、定められたテストベクタ数を経過させた
後、予め定められたテストベクタアドレスに制御を移
し、前記マスター装置が前記第２の動作制御信号の検出
に失敗した場合、定められたテストベクタ数を経過させ
るように構成したことを特徴とするものである。

【００１２】叉、本発明に係わる半導体集積回路の試験
におけるタイミング調整方法の態様は、マスター装置
と、前記マスター装置に接続されるスレーブ装置とから
なり、前記マスター装置は、基準クロック信号を前記ス
レーブ装置に出力する基準クロック信号出力回路と、前
記スレーブ装置との動作を制御する制御信号を前記スレ
ーブ装置に出力する動作制御信号出力回路と、前記スレ
ーブ装置からの動作制御信号を受信する動作制御信号入
力回路と、被試験半導体集積回路を試験するためのテス
トピンとを具備し、前記スレーブ装置は、前記マスター
装置からの基準クロック信号を入力させると共に、前記
基準クロック信号に同期したクロック信号を生成するた
めの外部クロック同期回路と、マスター装置との動作を
制御する制御信号を前記マスター装置から受信する動作
制御信号入力回路と、前記マスター装置との動作を制御
する制御信号を前記マスター装置に出力する動作制御信
号出力回路と、被試験半導体集積回路を試験するための
テストピンとを具備し、前記スレーブ装置が前記基準ク
ロック信号に対して同期動作し、前記マスター装置とス
レーブ装置とが、同時に１つあるいは複数の被試験半導
体集積回路を試験する半導体集積回路の試験方法であっ
て、前記マスター装置及びスレーブ装置のテスト信号の
位相差が、前記被試験半導体集積回路の信号受信端にお
いて、テストベクタの整数倍になるように調整する第１
の工程を含むことを特徴とするものである。

【００１３】叉、本発明に係わる半導体集積回路の試験
におけるテストベクタアドレス調整方法の第１態様は、
前記マスター装置のテストベクタとスレーブ装置のテス
トベクタとを繰り返し実行することで、前記マスター装
置のテストベクタの先頭アドレスとスレーブ装置のテス
トベクタの先頭アドレスとを同期させる第２の工程を含
むことを特徴とするものであり、叉、第２態様は、前記
第２の工程は、前記マスター装置が定められたテストベ
クタアドレスにおいて、前記スレーブ装置に対して第１
の動作制御信号を出力し、前記スレーブ装置が定められ
たテストベクタアドレスにおいて、前記第１の動作制御
信号の検出を試み、前記スレーブ装置が前記第１の動作
制御信号の検出に成功した場合、前記スレーブ装置が定
められたテストベクタアドレスにおいて、前記マスター
装置に対して第２の動作制御信号を出力すると共に、前
記スレーブ装置が定められたテストベクタ数を経過させ
た後、あらかじめ定められたテストベクタアドレスに制
御を移し、前記マスター装置が定められたテストベクタ
アドレスにおいて、前記第２の動作制御信号の検出を試
み、前記マスター装置が前記第２の動作制御信号の検出
に成功した場合、前記マスター装置は定められたテスト
ベクタ数を経過させた後、予め定められたテストベクタ
アドレスに制御を移すことで、前記マスター装置及び前
記スレーブ装置の夫々が実行するテストプログラムの同
一ベクタアドレスにおいて出力されたテスト信号が、前
記被試験半導体集積回路の信号受信端において同時に到
達するようにテストベクタアドレスを調整し、前記マス
ター装置が、前記第２の動作制御信号の検出に失敗した
場合、定められたテストベクタ数を経過させた後、前記
マスター装置は、前記スレーブ装置に対して、前記第１
の動作制御信号を出力する前記の一連の動作を繰り返
し、前記スレーブ装置が、前記第１の動作制御信号の検
出に失敗した場合、前記スレーブ装置は、前記マスター
装置に対して第２の動作制御信号を出力しないまま、定
められたテストベクタ数を経過させた後、前記スレーブ
装置が前記マスター装置からの第１の動作制御信号の検
出を試みる前記の一連の動作を繰り返すことで、前記マ
スター装置のテストベクタの先頭アドレスとスレーブ装
置のテストベクタの先頭アドレスとを同期させることを
特徴とするものである。

【００１４】叉、本発明に係わる半導体集積回路の試験
方法の態様は、マスター装置と、前記マスター装置に接
続されるスレーブ装置とからなり、前記マスター装置
は、基準クロック信号を前記スレーブ装置に出力する基
準クロック信号出力回路と、前記スレーブ装置との動作
を制御する制御信号を前記スレーブ装置に出力する動作
制御信号出力回路と、前記スレーブ装置からの動作制御
信号を受信する動作制御信号入力回路と、被試験半導体
集積回路を試験するためのテストピンとを具備し、前記
スレーブ装置は、前記マスター装置からの基準クロック
信号を入力させると共に、前記基準クロック信号に同期
したクロック信号を生成するための外部クロック同期回
路と、マスター装置との動作を制御する制御信号を前記
マスター装置から受信する動作制御信号入力回路と、前
記マスター装置との動作を制御する制御信号を前記マス
ター装置に出力する動作制御信号出力回路と、被試験半
導体集積回路を試験するためのテストピンとを具備し、
前記スレーブ装置が前記基準クロック信号に対して同期
動作し、前記マスター装置とスレーブ装置とが、同時に
１つあるいは複数の被試験半導体集積回路を試験する半
導体集積回路の試験方法であって、前記マスター装置及
びスレーブ装置のテスト信号の位相差が、前記被試験半
導体集積回路の信号受信端において、テストベクタの整
数倍になるように調整する第１の工程と、前記マスター
装置のテストベクタとスレーブ装置のテストベクタとを
繰り返し実行することで、前記マスター装置のテストベ
クタの先頭アドレスとスレーブ装置のテストベクタの先
頭アドレスとを同期させる第２の工程とを含み、前記第
２の工程は、前記マスター装置が定められたテストベク
タアドレスにおいて、前記スレーブ装置に対して第１の
動作制御信号を出力し、前記スレーブ装置が定められた
テストベクタアドレスにおいて、前記第１の動作制御信
号の検出を試み、前記スレーブ装置が前記第１の動作制
御信号の検出に成功した場合、前記スレーブ装置が定め
られたテストベクタアドレスにおいて、前記マスター装
置に対して第２の動作制御信号を出力すると共に、前記
スレーブ装置が定められたテストベクタ数を経過させた
後、あらかじめ定められたテストベクタアドレスに制御
を移し、前記マスター装置が定められたテストベクタア
ドレスにおいて、前記第２の動作制御信号の検出を試
み、前記マスター装置が前記第２の動作制御信号の検出
に成功した場合、前記マスター装置は定められたテスト
ベクタ数を経過させた後、予め定められたテストベクタ
アドレスに制御を移すことで、前記マスター装置及び前
記スレーブ装置の夫々が実行するテストプログラムの同
一ベクタアドレスにおいて出力されたテスト信号が、前
記被試験半導体集積回路の信号受信端において同時に到
達するようにテストベクタアドレスを調整し、前記マス
ター装置が、前記第２の動作制御信号の検出に失敗した
場合、定められたテストベクタ数を経過させた後、前記
マスター装置は、前記スレーブ装置に対して、前記第１
の動作制御信号を出力する前記の一連の動作を繰り返
し、前記スレーブ装置が、前記第１の動作制御信号の検
出に失敗した場合、前記スレーブ装置は、前記マスター
装置に対して第２の動作制御信号を出力しないまま、定
められたテストベクタ数を経過させた後、前記スレーブ
装置が前記マスター装置からの第１の動作制御信号の検
出を試みる前記の一連の動作を繰り返すことで、前記マ
スター装置のテストベクタの先頭アドレスとスレーブ装
置のテストベクタの先頭アドレスとを同期させることを
特徴とするものである。

【００１５】

【発明の実施の形態】本発明の第１の試験装置は、既存
の試験装置１を複数台を同期させた状態で半導体集積回
路５とのテストベクタ送受信を行うことで、単独の試験
装置１では不足する機能を補完することを可能とする機
能を有する。具体的には、複数の試験装置の内、試験装
置１をマスター装置１Ａとし、他をスレーブ装置１Ｂと
したとき、マスター装置１Ａのクロックをスレーブ装置
１Ｂに出力する機能と、マスター装置１Ａからのクロッ
クをスレーブ装置１Ｂに入力し、スレーブ装置１Ｂのク
ロックと同期させる機能と、両装置が互いのテストベク
タの実施状態を動作制御信号として送受信する機能と、
これらの機能により複数台の試験装置１を同期させた状
態で半導体集積回路５へテストベクタを送受信し、制御
する機能を有する。

【００１６】また、本発明の第２の試験装置は、動作制
御信号の送受信をテストピン部（テストピン）３で行う
機能を有し、叉、本発明の第３の試験装置は、条件分岐
を含むテストベクタを動作制御信号の送受信により制御
する機能を有する。また、これらの発明は同一機種の試
験装置１の組み合わせだけではなく、ロジック用試験装
置、メモリ用試験装置、アナログ用試験装置の組み合わ
せでも有効である。

【００１７】勿論、半導体集積回路５の設定場所は、全
ての試験装置に設けても良いし、何れか一方の試験装置
にＤＵＴステージに設けても良いし、叉、どちらの試験
装置にも属さない新たなＤＵＴステージを設けることも
可能である。本発明では、マスター装置１Ａは自分のク
ロックに同期してテストベクタを制御すると同時に、こ
のクロックをスレーブ装置に出力し、スレーブ装置１Ｂ
はこれを入力し、スレーブ装置のクロックをマスター装
置に同期させ、テストベクタを制御する。このクロック
とテストベクタのタイミング同期した状態で、テストベ
クタのアドレスを同期させるために、相互の動作制御信
号の送受信によって相手装置のテストベクタの実行状態
を検知することで、アドレスのズレを補正する制御を行
い、複数の試験装置から半導体集積回路に対して、あた
かも１台の試験装置からテストベクタを送受信する如く
試験が実行できる。また、条件分岐を含むテストベクタ
についても、動作制御信号の送受信により自装置の条件
分岐判定結果を相手装置に伝えることで、同期状態を維
持して試験を継続できる。

【００１８】

【実施例】以下に、本発明に係わる半導体集積回路とそ
の試験方法の具体例を図面を参照しながら詳細に説明す
る。（第１の具体例）図１は、本発明に係わる半導体集積回
路とその試験方法の具体例の構造を示す図であって、図
１には、マスター装置１Ａと、前記マスター装置１Ａに
接続されるスレーブ装置１Ｂとからなる半導体集積回路
試験装置であって、前記マスター装置１Ａは、基準クロ
ック信号ＣＬＫを前記スレーブ装置１Ｂに出力する基準
クロック信号出力回路１１と、前記スレーブ装置１Ｂと
の動作を制御する制御信号を前記スレーブ装置に出力す
る動作制御信号出力回路１３と、前記スレーブ装置１Ｂ
からの動作制御信号を受信する動作制御信号入力回路１
４と、被試験半導体集積回路を試験するためのテストピ
ン３とを具備し、前記スレーブ装置１Ｂは、前記マスタ
ー装置１Ａからの基準クロック信号ＣＬＫを入力させる
と共に、前記基準クロック信号ＣＬＫに同期したクロッ
ク信号を生成するための外部クロック同期回路１２と、
マスター装置１Ａとの動作を制御する制御信号を前記マ
スター装置１Ａから受信する動作制御信号入力回路１４
と、前記マスター装置１Ａとの動作を制御する制御信号
を前記マスター装置１Ａに出力する動作制御信号出力回
路１３と、被試験半導体集積回路を試験するためのテス
トピン３とを具備し、前記スレーブ装置１Ｂが前記基準
クロック信号ＣＬＫに対して同期動作し、前記マスター
装置１Ａとスレーブ装置１Ｂとが、同時に１つあるいは
複数の被試験半導体集積回路（ＤＵＴ）５を試験するこ
とを特徴とする半導体集積回路の試験装置が示されてい
る。以下に、本発明を更に詳細に説明する。

【００１９】本発明の第１の具体例の半導体集積回路の
試験装置について、図１を用いて説明する。この第１の
具体例では、２台の半導体集積回路の試験装置１を組み
合わせ、そのうちの一方をマスター装置１Ａ、他方をス
レーブ装置１Ｂとする。マスター装置１Ａは、スレーブ
装置１Ｂに対し、基準となるマスタークロックを供給す
るためのクロック出力回路１１を有する。スレーブ装置
１Ｂはマスター装置１Ａから出力されたマスタークロッ
クを受け、これに対して自動的に同期をとるための外部
クロック同期回路１２を有する。また、マスター装置１
Ａ、スレーブ装置１Ｂは、それぞれ他方の試験装置に対
して、動作の変更を伝達するための動作制御信号を出力
する動作制御信号出力回路１３と、他方の試験装置から
動作の変更を伝える動作制御信号を受けるための動作制
御信号入力回路１４とを有する。

【００２０】クロック出力回路１１、動作制御信号出力
回路１３及び動作制御信号入力回路１４は、試験装置１
に本来の機能として備わっているテストピン回路３を流
用することも可能である。半導体集積回路５は、マスタ
ー装置１Ａ及びスレーブ装置１Ｂの電源部４及びテスト
ピン部３と接続され、試験に必要な信号の供給を受け
る。図１では、半導体集積回路５は、マスター装置１Ａ
とスレーブ装置１Ｂの中間に配置されているが、半導体
集積回路５は、マスター装置１Ａあるいはスレーブ装置
１Ｂのテストヘッド上に配置することも可能である。

【００２１】試験装置のそのほかの各部は従来例と同じ
であるので、説明は省略する。次に、本発明に係わる半
導体集積回路の試験装置とその試験方法について以下に
説明する。本具体例の試験装置を用いた試験は、試験装
置の準備も含め、図５に示す手順から成り立つ。

【００２２】（１）手順１各装置でのテストピン部の
校正（図５のステップＡ１）各試験装置のテストヘッド端における全てのテストピン
同士のタイミングは、従来技術によりあらかじめ同一と
なるよう調整されているものとする。（２）手順２試験装置と半導体集積回路５との接続
（図５のステップＡ２）図６に示すようにマスター装置１Ａ、スレーブ装置１
Ｂ、半導体集積回路５の接続を行う。このとき、マスタ
ー装置信号送受信部１５と半導体集積回路５との間の遅
延時間をｔａ、スレーブ装置信号送受信部１５と半導体
集積回路５との間の遅延時間をｔｂ、マスター装置信号
送受信部１５とスレーブ装置信号送受信部１５との遅延
時間をｔｃと定義する。

【００２３】また、各試験装置の信号送受信部１５は、
テストピン部３、動作制御信号入力回路１４、動作制御
信号出力回路１３を含むものとする。図６の接続状態に
おいて、ある時刻に信号送受信部１５に現れるテストベ
クタの信号と対応するテストベクタアドレスとその開始
タイミングがマスター装置１Ａおよびスレーブ装置１Ｂ
で常に一致している場合には、図７に示すように、（半
導体集積回路５上での時刻）＝０とすると、マスター装
置１Ａは−ｔａ、スレーブ装置１Ｂは−ｔｂのオフセッ
ト時間を各装置のドライブタイミングに設定する必要が
ある。また、時刻０に半導体集積回路５が発した信号を
ストローブするためにマスター装置１Ａは＋ｔａ、スレ
ーブ装置１Ｂは＋ｔｂのオフセット時間を各装置のスト
ローブタイミングに設定する必要がある。このｔａ、ｔ
ｂとｔｃの遅延時間は予め計測し、手順４のテストベク
タの位相調整を行うために、明確にする必要がある。

【００２４】しかし、現実には各装置のテストベクタの
アドレス及びその開始タイミングが時間的に完全に一致
するという条件は無条件に得られるものではなく、
（３）手順３以降に説明する処理により、同期した試験
を実現するものである。（３）手順３クロックの同期（図５のステップＡ３）マスター装置１Ａとスレーブ装置１Ｂのクロックの同期
を行う。このためにマスター装置１Ａのクロック出力回
路１１からクロックを出力し、スレーブ装置１Ｂの外部
クロック同期回路１２にてこのクロックを受け取り、ス
レーブ装置１Ｂのクロックをマスタークロックに同期さ
せる。マスタークロックはマスター装置１Ａの試験信号
の入出力を制御するクロック信号と同期しており、一方
でスレーブ装置１Ｂは、外部クロック同期回路１２の出
力するクロックに同期して試験信号の入出力を行うこと
になる。マスター装置１Ａのクロック出力回路１１が出
力するクロック信号はマスター装置のマスタークロック
と同期しているため、スレーブ装置１Ｂの試験信号の入
出力は、マスタークロックに同期して試験信号の入出力
を行うこととなり、その結果、マスター装置１Ａとスレ
ーブ装置１Ｂの試験信号同士の同期動作が実現する。

【００２５】（４）手順４テストベクタの位相調整
（図５のステップＡ４）これは半導体集積回路５に対する試験信号の送信及び受
信を適切なタイミングで行うため、マスター装置１Ａ、
スレーブ装置１Ｂそれぞれの試験信号のドライブタイミ
ング及びストローブタイミングの調整を行うものであ
る。手順３までを行った状態で、実際のテストベクタ周
期Ｔの整数倍と等しい繰り返し周期Ｔ０＝ｍＴ（ｍは自
然数）のパルス信号をマスター装置１Ａとスレーブ装置
１Ｂのテストピン部３から出力し、これらの信号波形を
半導体集積回路５において観測する。この時、マスター
装置１Ａの出力とスレーブ装置１Ｂの出力の時間差＝Ｔ
△とし、１テストベクタ周期Ｔ未満の時間をＴｄと定義
するとＴ△＝ｎＴ０＋Ｔｄ（ｎは未知の整数） −（式１）と表すことができる。

【００２６】このＴ△はテスタの動作原理上、以下の式
で表される値と同義である。図６におけるマスター装置
１Ａのマスタークロックからクロック出力回路１１、ス
レーブ装置１Ｂの外部クロック同期回路１２を経由し、
スレーブ装置１Ｂのマスタークロックを生成するまでの
遅延時間をｔＰ、マスター装置１Ａのマスタークロック
から信号送受信部１５までの内部処理時間をｔｉ、スレ
ーブ装置１Ｂのマスタークロックから信号送受信部１５
までの内部処理時間をｔｊと定義したとき、Ｔ△＝｛（ｔＰ＋ｔｊ＋ｔｂ）−（ｔｉ＋ｔａ）｝ −（式２）となる。

【００２７】ただし、一般的に（式２）のｔｉ，ｔｊ，
ｔＰについては試験装置の設計仕様に基づく値であり、
試験装置ユーザーは明確に知ることが出来ない。また、
（式１）のｎＴ０についても、テストベクタが匿名性の
ある０１の繰り返しであるため、ｎ番目の周期とｎ＋１
番目の波形の区別は不可能である。従って波形を観測す
る者は（式１）のＴｄ成分のみを認識できる。

【００２８】スレーブ装置側の信号がマスター装置側の
信号に対しＴｄ（０＜Ｔｄ＜Ｔ０／２）だけ遅れている
ように観測された場合、マスター装置側の試験信号出力
タイミングをＴｄだけ遅らせるようにオフセットを設定
する。逆に、スレーブ装置側の信号がマスター側の試験
信号に対しＴｄ（０＜Ｔｄ＜Ｔ０／２）だけ進んでいた
場合、スレーブ装置側の試験信号出力タイミングをＴｄ
だけ遅らせるようにオフセットを設定する。

【００２９】またこれに加えて、マスター装置、スレー
ブ装置それぞれの試験信号出力タイミングに同時にＴｚ
だけのオフセットをもたせることもできる。この場合、
Ｔｚは負の値をとることもできる。この調整を行うこと
で、装置間の時間差はＴ０の整数倍の時間ｎＴ０だけが
残る。

【００３０】（５）手順５クロックの同期（図５のス
テップＡ５）手順４でマスター装置１Ａ及びスレーブ装置１Ｂのタイ
ミング調整を行った場合、互いにｎＴ０だけの時間差が
存在する。また、（４）手順４までの調整は、試験の構
成が確定した後に最低１回実施されるものであるから、
手順４までの調整後に試験装置の電源断や装置間のクロ
ック信号線の遮断により同期が確定されていない状態に
なっているなら、手順３の同期を再度行う必要がある。
ただし、試験構成が変更されていなければ、手順４の調
整作業は必要としない。

【００３１】（６）手順６テストベクタの頭出しの同
期（図５のステップＡ６）スレーブ装置１Ｂのテストは一般にマスター装置に対し
てＴｓ０＝ｘＴ（ｘは０又は整数）だけ遅れた状態で開
始される。これに、手順４による位相差ｎＴ０を加えたＴｓｓ＝ｎＴ０＋ｘＴ＝（ｎｍ＋ｘ）Ｔ −（式３）がマスター装置１Ａ、スレーブ装置１Ｂ間の最終的な位
相差となり、ベクタアドレスの差は（ｎｍ＋ｘ）個分で
ある。

【００３２】これを解消するため、実際のテストプログ
ラムを起動する前に、まず、マスター装置１Ａとスレー
ブ装置１Ｂでそれぞれテストプログラムのテストベクタ
アドレス同期部を起動し、マスター装置１Ａとスレーブ
装置１Ｂのテストベクタアドレスの調整を行う。テスト
ベクタアドレス同期部のベクタ周期は、実際の試験ベク
タ周期と同じＴとする。

【００３３】次に、テストベクタアドレス同期部の動作
について説明する。最初に、マスター装置１Ａ、スレー
ブ装置１Ｂ間でテストベクタアドレスの同期調整が完了
した状態における動作について図８を参照して説明す
る。マスター装置１Ａのテストベクタアドレス同期部の
先頭を時刻０とする。ここではマスター装置１Ａとスレ
ーブ装置１Ｂのテストベクタアドレスが一致していると
仮定しているので、スレーブ装置１Ｂのテストベクタア
ドレス同期部の先頭の時刻も０とすることができる。

【００３４】時刻ｔ０において、マスター装置１Ａの動
作制御信号出力回路１３から、スレーブ装置１Ｂの動作
制御信号入力回路１４に対して、一定の期間Ｔｃ０（＜
Ｔ）だけ動作制御信号を出力する。この動作制御信号が
スレーブ装置１Ｂの動作制御信号入力回路１４に到達ま
でに要する時間をＴｃｍとする。スレーブ装置１Ｂは、
時刻（ｔ０＋Ｔｃｍ）から（ｔ０＋Ｔｃｍ＋Ｔｃ０）の
間に、マスター装置１Ａから出力された動作制御信号を
ストローブする。マスター装置１Ａとスレーブ装置１Ｂ
のベクタアドレスの同期がとれていると仮定しているの
で、スレーブ装置１Ｂはマスターからの動作制御信号を
正しく受信することができる。

【００３５】この場合、時刻ｔ１において、スレーブ装
置１Ｂは動作制御信号出力回路１３からマスター装置１
Ａの動作制御信号入力回路１４に対しＴｃ１の期間、動
作制御信号を出力する。この動作制御信号がマスター装
置１Ａの動作制御入力回路１４に到達するまでに要する
時間をＴｃｓとする。マスター装置は時刻（ｔ１＋Ｔｃ
ｓ）から（ｔ１＋Ｔｃｓ＋Ｔｃ１）の間に、スレーブ装
置１Ｂから出力された動作制御信号をストローブする。

【００３６】マスター装置１Ａとスレーブ装置１Ｂのベ
クタアドレスの同期がとれている場合では、スレーブ装
置１Ｂはマスター装置１Ａに対して正しい時刻に動作制
御信号を出力しているので、マスター装置１Ａは、スレ
ーブ装置１Ｂからの動作制御信号を正しく受信すること
ができる。マスター装置１Ａが、スレーブ装置１Ｂから
の動作制御信号を正しく受信した場合、マスター装置１
Ａは時刻ｔ２に実際のテストベクタに制御を移しテスト
を開始する。このときｔ２はＴの整数倍とする。

【００３７】また、スレーブ装置１Ｂ側では、時刻ｔ１
にマスター装置に対して動作制御信号を出力した後、時
刻ｔ２までウェイト期間Ｔｗを経た後、実際のテストベ
クタに制御を移し、テストを開始する。このとき、マス
ター装置１Ａとスレーブ装置１Ｂは同時に実際のテスト
ベクタを開始することができる。次に、マスター装置１
Ａとスレーブ装置１Ｂのベクタアドレスが一致していな
い場合について図９を参照して説明する。

【００３８】マスター装置１Ａのテストベクタアドレス
同期部の先頭を時刻０とする。ここでは、スレーブ装置
１Ｂのテストベクタアドレスがマスター装置１Ａに対し
てｐベクタ遅れている場合（ｐは０以外の整数）、スレ
ーブ装置１Ｂのテストベクタアドレス同期部の先頭の時
刻はｐＴである。マスター装置１Ａから出力される動作
制御信号は、時刻（ｔ０＋Ｔｃｍ）から（ｔ０＋Ｔｃｍ
＋Ｔｃ０）の間にスレーブ装置１Ｂに到達するが、スレ
ーブ装置１Ｂは時刻（ｐＴ＋ｔ０＋Ｔｃｍ）から（ｐＴ
＋ｔ０＋Ｔｃｍ＋Ｔｃ０）の間にマスター装置１Ａから
の動作制御信号をストローブを試みるため、この動作制
御信号を受信することができない。スレーブ装置１Ｂの
テストベクタ同期部の先頭から動作制御信号を受信でき
なかったと判定するまでの時間をｔ１’とすると、スレ
ーブ装置１Ｂは時刻（ｐＴ＋ｔ１’）から一定のウェイ
ト期間Ｔｗ’を経た後、マスター装置１Ａに対して動作
制御信号を送出しないまま制御をベクタアドレス同期部
の先頭に戻す。このときｔ１’はＴの整数倍とする。

【００３９】マスター装置１Ａは、スレーブ装置１Ｂが
動作制御信号を出力しないため、時刻（ｔ１＋Ｔｃｓ）
から（ｔ１＋Ｔｃｓ＋Ｔｃ１）の間に、スレーブ装置１
Ｂからの動作制御信号を受信することができず、時刻ｔ
２’に動作をテストベクタアドレス同期部の先頭に移
す。このときｔ２’はＴの整数倍とする。スレーブ装置
１Ｂが再度テストベクタアドレス同期の先頭になる時刻
は、Ｔｗ’が下式であり、αはＴの整数倍とすると、Ｔｗ’＝（ｔ２’−ｔ１’＋α） −（式４）ｐＴ＋ｔ１’＋Ｔｗ’＝ｐＴ＋ｔ１’＋（ｔ２’―ｔ１’＋α）＝ｐＴ＋ｔ２’＋α となる。

【００４０】テストベクタアドレス同期部を１回実行し
たのちのマスタ装置における新たなテストベクタアドレ
ス同期部の先頭の時刻はｔ２’であり、スレーブ装置で
は（ｐＴ＋ｔ２’＋α）である。αをｑＴ（ｑは０以外
の整数）、ｔ２’＝ｒＴ（ｒは自然数）とすると、この
ときの新たなマスター装置１Ａ、スレーブ装置１Ｂ間の
時刻の差は（ｐ＋ｑ）Ｔとなる。

【００４１】これらのことから、マスター装置１Ａとス
レーブ装置１Ｂのテストベクタアドレス同期部の先頭部
が揃うためにはマスター装置１Ａ、スレーブ装置１Ｂの
ループ回数を各々ｉ，ｊとし、ｉ×ｔ２’＝ｐＴ＋ｊ×（ｔ２’＋α） −（式５）ｉ×ｒＴ＝ｐＴ＋ｊ×（ｒＴ＋ｑＴ）両辺からＴを除してｉｒ＝ｐ＋ｊ（ｒ＋ｑ）を満足するｉ，ｊ，ｑを設定する必要がある。

【００４２】テストベクタアドレスの先頭が一致したな
ら、図８に示す手順の制御を行った後に、テストを開始
することができる。（７）手順７テストの実行（図５のステップＡ７）手順１から手順６を経た段階で、マスター装置１Ａとス
レーブ装置１Ｂは同時に実際のテストベクタを実行す
る。テスト実行後はそれぞれの試験結果を総合し、半導
体集積回路５の良品、不良品の判定を行う。

【００４３】（８）手順８及び９（図５のステップＡ
８、Ａ９及びＡ１０）試験終了（ステップＡ８）を受けてステップＡ９におい
て、半導体集積回路５に対する全ての試験項目が終了し
たかを判定し、全て終了ならステップＡ１０に示すテス
ト終了処理を行う。まだ全ての試験項目が終了していな
ければ、ステップＡ６へ戻り、テストベクタの同期を再
度行い、次のテストパタンを実行し、これを全ての試験
項目が終了するまで繰り返す。

【００４４】次に具体例を用いて本発明の動作を説明す
る。最初に、試験装置の構成を図１０により説明する。
本構成は、マスター装置１Ａ、スレーブ装置１Ｂ、半導
体集積回路５により構成され、基本構成は図６と同じも
のである。また、各遅延時間、テストベクタ周期の値は
各々以下の値とする。

【００４５】ｔａ＝１０ｎｓ（マスター装置１Ａ信号送
受信部１５と半導体集積回路５との間の遅延時間）ｔｂ＝２０ｎｓ（スレーブ装置１Ｂ信号送受信部１５と
半導体集積回路５との間の遅延時間）ｔｃ＝１５ｎｓ（マスター装置１Ａ信号送受信部１５と
スレーブ装置１Ｂ信号送受信部１５との遅延時間）Ｔ＝Ｔ０＝５０ｎｓ（テストベクトルの周期＝テスト
パタンの周期）既に説明した手順に従い、各試験装置のテストピンの校
正を行い（手順１）、上記の構成にて接続を行い（手順
２）、マスター装置１Ａとスレーブ装置１Ｂのクロック
同期を行う（手順３）。

【００４６】その後に、半導体集積回路５の信号送受信
部にて信号を観測した時、マスター装置１Ａ、スレーブ
装置１Ｂ各々のテストベクタのパルスエッジのズレ量か
らＴｄ＝１０ｎｓと観測されたと仮定する。このとき実
際には両装置の遅延時間の差分は、Ｔｄの他に、そのと
きのテストベクトルの周期の整数倍にあたるＴ０×ｎの
ズレ量を含むと考えられる。即ち、全体としての両装置
の遅延時間の差分Ｔ△は（式１）よりＴ△＝Ｔ０×ｎ＋Ｔｄ＝５０×ｎ＋１０（ｎｓ）であると考えられる。

【００４７】次に（手順５）に示したテストベクタ頭出
しの同期を行う。マスター装置１Ａ、スレーブ装置１Ｂ
のテストベクタ同期を行うプログラムを図１１に示す。
図１１において、ＲＱは相手装置への動作制御指示信号
の送信処理を示す。ＤＭＹは時間調整のためのＮＯＰ処
理を示す。

【００４８】ＳＴＢは相手装置からの動作制御信号のス
トローブ処理を示す。ＡＣＫは相手装置からの動作制御
信号を正しくストローブし、それを相手装置に伝えるた
めの動作制御指示信号を送り返す処理を示す。ＢＵは動
作制御信号のストローブ結果が期待値と不一致の場合、
ジャンプする処理を示す。

【００４９】ＢＭは動作制御信号のストローブ結果が期
待値と一致の場合、ジャンプする処理を示す。ＪＭＰは
無条件のジャンプ処理を示す。ＳＴＡＲＴはテストの開
始を示す。また＃１〜Ｍ，Ｎはアドレスを示す。

【００５０】各イベントの処理時間はＴとし、ＢＭ、Ｂ
Ｕ、ＪＭＰ処理による待ち時間は発生しないものとす
る。また、ジャンプ処理の飛び先については、マスター
装置において、ＢＭ処理（アドレス＃６）にてストロー
ブ結果が一致した場合、ＤＭＹ処理（アドレス＃Ｍ−
１）へジャンプするものとする。ＪＭＰ処理（アドレス
＃７）は無条件にＲＱ処理（アドレス＃１）へジャンプ
するものとする。

【００５１】一方、スレーブ装置において、ＢＵ処理
（アドレス＃３）はストローブ結果が不一致ならば、Ｄ
ＭＹ処理（アドレス＃８）へジャンプするものとする。
ＪＭＰ処理（アドレス＃７）は無条件にＳＴＡＲＴ処理
（アドレス＃Ｎ）へジャンプするものとする。またもう
一つのＪＭＰ処理（アドレス＃１０）は無条件にＳＴＢ
処理（アドレス＃１）にジャンプするものとする。

【００５２】図１２は図１１の同期処理プログラムの各
ステップを時間経過順に並べたものであり、Ｔｍ１〜Ｔ
ｍ１５、Ｔｓ１〜Ｔｓ１５は、各ステップの処理時刻を
示す。ここでは、スレーブ装置の処理ステップが、マス
ター装置の処理ステップより１ステップ分（ｎＴ＝５０
ｎｓ、ｎ＝１）遅れている状態からの同期処理を時間経
過に従って説明する。一部のＤＭＹ処理は説明を省略す
る。

【００５３】（１）マスター装置は、時刻Ｔｍ０におい
てＲＱ処理を行い、スレーブ装置に動作制御信号を送信
する。（２）スレーブ装置は、所定の同期時刻より１ステップ
分遅れて時刻Ｔｓ２にＳＴＢ処理を行うが、期待値をス
トローブできない。（３）スレーブ装置は、時刻Ｔｓ３のＤＭＹ処理の後、
時刻Ｔｓ４のＢＵ処理において、ストローブ結果が期待
値と不一致と判定してジャンプを実行し、次はＤＭＹ処
理を行う（時刻Ｔｓ５）。

【００５４】（４）マスター装置は、（１）の後に時刻
Ｔｍ２とＴｍ３でＤＭＹ処理を行い、時刻Ｔｍ４におい
てＳＴＢ処理を行うが、期待値をストローブできず、時
刻Ｔｍ６のＢＭ処理において、ストローブ結果が不一致
と判定する。このため、時刻Ｔｍ７ではＪＭＰ処理を行
い、時刻Ｔｍ８で再びＲＱ処理を行う。（５）スレーブ装置は、（３）の後に時刻Ｔｓ６ではＤ
ＭＹ処理、時刻Ｔｓ７7ではＪＭＰ処理を行い、時刻Ｔ
ｓ８では再びＳＴＢ処理を行う。

【００５５】（６）マスター装置が時刻Ｔｍ８のＲＱ処
理において送信した動作制御信号を、スレーブ装置は時
刻Ｔｓ８のＳＴＢ処理においてストローブ出来る。（７）スレーブ装置は、時刻Ｔｓ１０において再度ＢＵ
処理を行うが、今度はストローブ結果が期待値と一致す
ると判定するので、時刻Ｔｓ１１ではＡＣＫ処理を行
う。

【００５６】（８）マスター装置は、時刻Ｔｍ１１のＳ
ＴＢ処理においてスレーブ装置がＡＣＫ処理で送信した
動作制御信号をストローブできる。（９）マスター装置は時刻Ｔｍ１３に再びＢＭ処理を行
い、ストローブ結果が一致と判定し、ジャンプを実行す
る。このため時刻Ｔｍ１４ではＤＭＹ処理を行い、時刻
Ｔｍ１５ではＳＴＡＲＴ処理を行う。

【００５７】（１０）スレーブ装置は、（７）の処理後
に時刻Ｔｓ１２，Ｔｓ１３でＤＭＹ処理を行い、時刻Ｔ
ｓ１４でＪＭＰ処理を行う。時刻Ｔｓ１５では、前時刻
のＪＭＰ処理に従いＳＴＡＲＴ処理を行う。ここまでの
同期処理の手順を、既に説明した同期処理の先頭がそろ
うための条件式、ｉｒ＝ｐ＋ｊ×（ｒ＋ｑ）に当ては
めると、ｐ＝１マスター装置とスレーブ装置の最初のずれ量ｒ＝７マスター装置の同期処理１ループのステップ
数ｑ＝−１スレーブ装置の同期処理１ループの補正ステ
ップ数より７ｉ＝１＋ｊ×（６）となり、ｉ＝ｊ＝１の時、前記式が成り立つことにな
り、これまでの説明と一致する。

【００５８】最後に、動作制御信号のマスター装置、ス
レーブ装置間での送受信のタイミング設定について図１
３により説明する。手順４に従いテストベクタの位相調
整を行い、マスター装置に対してＴｄ＝１０ｎｓを遅延
時間のオフセット量として設定し、手順５に従ったテス
トベクタの頭出し同期がなされたなら図１３に示すよう
にマスター装置、スレーブ装置の送信したテストベクタ
は同時に半導体集積回路に到達する。この時のマスター
装置、スレーブ装置のドライブタイミングのオフセット
の設定値は、マスター装置のドライバのオフセット＝＋Ｔｄ（ｎｓ）
＝１０ｎｓスレーブ装置のドライバのオフセット＝０（ｎｓ）となる。図１０のｔａ、ｔｂは各装置から半導体集積回
路までの距離に依存する遅延時間であるが、Ｔｄはこれ
らも折り込んだうえで、テストベクタの頭出し同期を前
提に半導体集積回路端に同時に信号が到達するように設
定された値である。

【００５９】一方、このときの到達時刻を半導体集積回
路の０時刻と規定した場合、この０時刻の半導体集積回
路端の信号をマスター装置、スレーブ装置でストローブ
するためには、各々の装置のストローブタイミングは自
装置のドライブタイミングに対し、さらに＋２ｔａ、＋
２ｔｂのオフセットを設定することになり、その設定値
はマスター装置のストローブのオフセット＝Ｔｄ＋２ｔａ
＝３０ｎｓスレーブ装置のストローブのオフセット＝０＋２ｔｂ＝
４０ｎｓである。

【００６０】以上に述べたように本発明の具体例では、
複数の試験装置を同期させることで、半導体集積回路に
対して、あたかも１台の試験装置からテストベクタを与
えているように試験を実行することが可能となる。ま
た、半導体集積回路との信号の送受信がテストベクタと
いう概念で設計されている試験装置であれば、試験装置
の組み合わせについては、同一の機種の組み合わせに限
定されず、異なるメーカー間のテスタの組み合わせや、
ロジックテスタとメモリテスタ、ロジックテスタとアナ
ログテスタといった機能の異なる試験装置の組み合わせ
での同期も可能である。このように、本発明に係わる半
導体集積回路の試験装置は、マスター装置及びスレーブ
装置のテスト信号の位相差が、前記被試験半導体集積回
路の信号受信端において、テストベクタの整数倍になる
ように調整する第１の工程を含むように構成したもので
あり、更に、第２の工程は、前記第１の工程の後、マス
ター装置のテストベクタとスレーブ装置のテストベクタ
とを繰り返し実行することで、前記マスター装置のテス
トベクタの先頭アドレスとスレーブ装置のテストベクタ
の先頭アドレスとを同期させる工程を有するものであ
る。

【００６１】叉、第２の工程は、前記マスター装置が定
められたテストベクタアドレスにおいて、前記スレーブ
装置に対して第１の動作制御信号を出力し、前記スレー
ブ装置が定められたテストベクタアドレスにおいて、前
記第１の動作制御信号の検出を試み、前記スレーブ装置
が前記第１の動作制御信号の検出に成功した場合、前記
スレーブ装置が定められたテストベクタアドレスにおい
て、前記マスター装置に対して第２の動作制御信号を出
力すると共に、前記スレーブ装置が定められたテストベ
クタ数を経過させた後、あらかじめ定められたテストベ
クタアドレスに制御を移し、前記マスター装置が定めら
れたテストベクタアドレスにおいて、前記第２の動作制
御信号の検出を試み、前記マスター装置が前記第２の動
作制御信号の検出に成功した場合、前記マスター装置は
定められたテストベクタ数を経過させた後、予め定めら
れたテストベクタアドレスに制御を移すことで、前記マ
スター装置及び前記スレーブ装置の夫々が実行するテス
トプログラムの同一ベクタアドレスにおいて出力された
テスト信号が、前記被試験半導体集積回路の信号受信端
において同時に到達するようにテストベクタアドレスを
調整し、前記マスター装置が、前記第２の動作制御信号
の検出に失敗した場合、定められたテストベクタ数を経
過させた後、前記マスター装置は、前記スレーブ装置に
対して、前記第１の動作制御信号を出力する前記の一連
の動作を繰り返し、前記スレーブ装置が、前記第１の動
作制御信号の検出に失敗した場合、前記スレーブ装置
は、前記マスター装置に対して第２の動作制御信号を出
力しないまま、定められたテストベクタ数を経過させた
後、前記スレーブ装置が前記マスター装置からの第１の
動作制御信号の検出を試みる前記の一連の動作を繰り返
すことで、前記マスター装置のテストベクタの先頭アド
レスとスレーブ装置のテストベクタの先頭アドレスとを
同期させるように構成したものである。

【００６２】（第２の具体例）次に、本発明の第２の具
体例について説明する。図１４に示すように、本発明の
第２の具体例では、図１の装置間で送受信するための動
作制御信号入力回路１４と動作信号出力回路１３とを独
立した専用回路ではなく、テストピン部３の一部を使用
するように構成したものである。

【００６３】即ち、この２の具体例においては、テスト
ピン部３の一部のピンは、マスター装置１Ａとスレーブ
装置１Ｂの間で動作制御信号を送受信するための動作制
御信号用ピン３Ａとして使用され、その他のピンは半導
体集積回路５との送受信のための半導体集積回路用ピン
３Ｂとして用いられる。その他の構成要素は図１と同一
のため、説明は省略する。また、同期の手順も次に説明
する動作制御信号用ピン３Ａのドライブとストローブの
オフセットを変更する以外は同一である。

【００６４】装置間の動作制御信号の伝達をテストピン
部３の一部のピンを使用した場合、第１の具体例で説明
したドライブおよびストローブのオフセットタイミング
を前提に、マスター装置１Ａとスレーブ装置１Ｂの動作
信号送受信部の遅延時間を考慮したオフセットの設定が
必要となる。これを図１５により説明する。第１にマス
ター装置１Ａから送られる動作制御信号をスレーブ装置
１Ｂでストローブする場合を説明する。マスター装置１
Ａにおいて、半導体集積回路用ピン３Ｂと動作制御信号
用ピン３Ａが同一のタイミングでドライブするようにオ
フセット設定されているものとすると、スレーブ装置１
Ｂの動作制御用ピン３Ａのストローブタイミングは自装
置のドライブタイミングを基準として２ｔｂ−（ｔａ＋ｔｂ−ｔｃ）＝ｔｂ＋ｔｃ−ｔａのオフセットを設定することになる。

【００６５】第２にスレーブ装置１Ｂから送られる動作
制御信号をマスター装置１Ａでストローブする場合を説
明する。スレーブ装置１Ｂにおいて、半導体集積回路用
ピン３Ｂと動作制御信号用ピン３Ａが同一のタイミング
でドライブするようにオフセット設定されているものと
すると、マスター装置１Ａの動作制御用ピン３Ａのスト
ローブタイミングは自装置のドライブタイミングを基準
として、Ｔｄ＋２ｔａ−（ｔａ＋ｔｂ−ｔｃ）＝Ｔｄ＋ｔａ−ｔ
ｂ＋ｔｃのオフセットを設定することになる。

【００６６】具体的な試験装置の構成として、図１０の
ような装置間遅延時間を持った例で計算すると、ｔａ＝
１０ｎｓ，ｔｂ＝２０ｎｓ、ｔｃ＝１５ｎｓ，Ｔｄ＝１
０ｎｓであるから、スレーブ装置１Ｂの動作制御用ピン
３Ａのストローブタイミングはｔｂ＋ｔｃ−ｔａ＝２５ｎｓのオフセットを設定することになり、マスター装置１Ａ
の動作制御用ピン３Ａのストローブタイミングは、Ｔｄ＋ｔａ−ｔｂ＋ｔｃ＝１５ｎｓのオフセットを設定することになる。

【００６７】以上に述べたように、第２の具体例では、
装置間の動作制御信号の送受信にテストピン部を使用す
ることができ、動作制御信号の入出力回路を持たない試
験装置であっても、他の試験装置と同期させて、半導体
集積回路に対して試験を実行することが可能となる。（第３の具体例）次に、本発明の第３の具体例について
説明する。

【００６８】第３の具体例では、半導体集積回路から出
力される信号のうち、定められたテストベクタアドレス
において、マスター装置に対して出力される信号の内容
に応じて、マスター装置及びスレーブ装置夫々における
その後のテストベクタの実行内容が変化するような条件
分岐を含んだテストベクタを用いる場合、マスター装置
及びスレーブ装置の実行テストベクタアドレスの同期を
保持する方法を説明する。

【００６９】この具体例の構成は、第１の具体例と同一
なので説明は省略する。この具体例の動作は、図１６に
示す手順により成り立つ。この手順開始の前提条件とし
て、第１の具体例で説明した手順により、マスター装置
１Ａとスレーブ装置１Ｂのテストベクタは同期して実行
されているものとする。両装置はテストベクタが同期し
た時、試験開始（ステップＢ１及びステップＣ１）さ
れ、所定のテストベクタを実行（ステップＢ２及びステ
ップＣ２）した後に、ループテストベクタの処理を始め
る。ここまでは両装置とも同じ内容の処理を行う。

【００７０】これ以降の条件分岐を有する装置の処理フ
ローを説明する。１回目のループテストベクタを実行
（ステップＢ３）した後で、半導体集積回路から受信し
たテストベクタから分岐条件を満たしたかを判定する
（ステップＢ４）。分岐条件が満たされていない場合、
相手装置に動作制御信号を送信することはせず、相手装
置が動作制御信号をストローブし、ストローブ結果の判
定を行う時間を考慮したウエイト処理（ステップＢ５）
を行う。このウエイト処理の後にループベクタを規定回
数実行したかを判定（ステップＢ６）し、規定回数に不
足ならカウント数を１増加させループテストベクタを再
度実行（ステップＢ３）する。この時のループテストベ
クタの実行時刻はウエイト処理（ステップＢ５）により
相手装置と同期している。また、規定回数に達していれ
ば、規定のループ回数内に次のテストベクタを実行する
条件を満たさなかったと判定し、テスト終了の処理（ス
テップＢ７）を行う。

【００７１】分岐条件が満たされている場合、相手装置
に対し動作制御信号を送信する（ステップＢ８）。次
に、相手装置が動作制御信号をストローブしてストロー
ブ結果の判定を行う時間を考慮したウエイト処理（ステ
ップＢ９）を行った後、次のテストベクタを実行（ステ
ップＢ１０）する。この時の次のテストベクタの実行時
刻はウエイト処理（ステップＢ９）により相手装置と同
期している。

【００７２】一方の条件分岐を有する装置からの動作制
御信号を受け取る装置の処理フローを説明する。１回目
のループテストベクタを実行（ステップＣ３）した後で
相手装置が動作制御信号を送信するまでのウエイト処理
（ステップＣ４）を行い、続いて動作制御信号のストロ
ーブ（ステップＣ５）を行う。次に、このストローブ結
果から相手装置からの動作要求信号の有無の判定（ステ
ップＣ６）を行う。

【００７３】動作要求信号が無かったと判定した場合、
次にループベクタを規定回数実行したかを判定（ステッ
プＣ７）し、規定回数に不足ならカウント数を１増加さ
せループテストベクタを再度実行（ステップＣ３）す
る。この時のループテストベクタの実行時刻は相手装置
のウエイト処理（ステップＢ５）により同期している。
また、規定回数に達していれば、相手装置が規定のルー
プ回数内に次のテストベクタを実行する条件を満たさな
かったと判定し、テスト終了の処理（ステップＣ８）を
行う。

【００７４】動作要求信号が有ったと判定した場合、次
の新しいテストベクタを実行（ステップＣ９）する。こ
の時のテストベクタの実行時刻は相手装置のウエイト処
理（ステップＢ９）により同期している。次に、分岐判
定を行う装置と、相手側装置のプログラムを図１７に示
す。図１７において、ＴＳＴはテストベクタの実行処理
を示す。

【００７５】ＴＢＵはテストベクタの結果による分岐判
定処理を示す。ＣＮＴはループカウントが規定回数に達
したかを判定し、不足時にカウントを１増加させ、所定
のアドレスにジャンプする処理を示す。ＥＮＤはテスト
終了処理を示す。ＲＱは相手装置への動作制御指示信号
の送信処理を示す。

【００７６】ＤＭＹは時間調整のためのＮＯＰ処理を示
す。ＳＴＢは相手装置からの動作制御信号のストローブ
処理を示す。ＢＭは動作制御信号のストローブ結果が期
待値と一致の場合、ジャンプする処理を示す。ＪＭＰは
無条件のジャンプ処理を示す。

【００７７】また、＃はアドレスを示す。各イベントの
処理時間はＴとし、ＴＢＵ，ＣＮＴ，ＢＭ，ＪＭＰ処理
による待ち時間は発生しないものとする。また、条件分
岐を行う装置のジャンプ処理の飛び先として、ＴＢＵ処
理（アドレス＃Ｎ）の飛び先はＤＭＹ処理（＃Ｐ）、Ｊ
ＭＰ処理（＃Ｎ＋３）の飛び先はＴＳＴ処理（＃Ｑ）、
ＣＮＴ処理（＃Ｐ＋４）の飛び先はＴＳＴ処理（＃Ｍ＋
１）とする。

【００７８】一方の相手装置のジャンプ処理において、
ＢＭ処理（アドレス＃Ｎ＋３）の飛び先はＴＳＴ処理
（＃Ｑ）、ＣＮＴ処理（＃Ｎ＋５）の飛び先はＴＳＴ処
理（＃Ｍ＋１）とする。図１８は、図１７のプログラム
を各ステップの時間経過順に並べたものであり、Ｔｉ１
〜Ｔｉ１４、Ｔｊ１〜Ｔｊ１４は、各ステップの処理時
刻を示す。ここでは、両装置の処理ステップは同期して
おり、テスト開始後は同じアドレスのテストベクタが実
行されているものとし、条件分岐を行う装置を装置Ａ、
相手装置を装置Ｂとして時間経過に従って説明する。一
部のＤＭＹ処理は説明を省略する。

【００７９】装置Ａでの時間経過は以下のようになる。・時刻Ｔｉ１において、１回目のループテストベクタ
（アドレス＃Ｎ−１）を実行する。・時刻Ｔｉ２にはＴＢＵ処理（アドレス＃Ｎ）を行い、
分岐条件が満たされなければ、次はＤＭＹ処理（アドレ
ス＃Ｐ）を行う。これ以後、装置Ａは相手装置Ｂとの時
間調整のためにＤＭＹ処理（アドレス＃Ｐ＋１から＃Ｐ
＋３）を時刻Ｔｉ６まで繰り返す。・時刻Ｔｉ７では、ＣＮＴ処理（アドレス＃Ｐ＋４）を
行い、ループカウンタを１つ繰り上げる。・時刻Ｔｉ８では、再度ＴＳＴ処理（アドレス＃Ｎ−
１）を行う。・時刻Ｔｉ９では、再度ＴＢＵ処理（アドレス＃Ｎ）を
行う。このときは分岐条件が満足されたものとする。・時刻Ｔｉ１０では、ＲＱ処理（アドレス＃Ｎ＋１）よ
り動作制御信号を相手装置Ｂに送信する。・時刻Ｔｉ１２では、ＪＭＰ処理により無条件に次のテ
ストへジャンプする。・時刻Ｔｉ１３以降では新しいＴＳＴ処理（アドレス＃
Ｑ以降）を実行する。

【００８０】装置Ｂでの時間経過は以下のようになる。・時刻Ｔｊ１において、１回目のループテストベクタ
（アドレス＃Ｎ−１）を実行する。・時刻Ｔｊ３にはＳＴＢ処理（アドレス＃Ｎ＋１）を行
うが、動作制御信号は装置Ａからは送信されていない。・時刻Ｔｊ５にはＢＭ処理（アドレス＃Ｎ＋３）を行
う。時刻Ｔｊ３にて動作制御信号がストローブ出来てい
ないので、ジャンプは行われない。・時刻Ｔｊ７では、ＣＮＴ処理（アドレス＃Ｎ＋５）を
行い、ループカウンタを１つ繰り上げる。・時刻Ｔｊ８では、再度ＴＳＴ処理（アドレス＃Ｎ−
１）を行う。・時刻Ｔｊ１０では、再度ＳＴＢ処理（アドレス＃Ｎ＋
１）を行う。このときは装置Ａからの動作制御信号をス
トローブする。・時刻Ｔｊ１２では、ＢＭ処理（アドレス＃Ｎ＋３）を
行う。今度は時刻Ｔｊ１０にて動作制御信号がストロー
ブ出来たので、ジャンプは行う。・時刻Ｔｊ１３以降では新しいＴＳＴ処理（アドレス＃
Ｑ以降）を実行する。

【００８１】以上に説明したように、この具体例では、
テストベクタの実行内容が途中から変わるような条件分
岐を含む内容であっても、複数の試験装置は同期を保っ
た状態で試験が可能となる。このように、この具体例
は、前記マスター装置が、前記マスター装置のテストピ
ンと接続されている前記被試験半導体集積回路から出力
される電気信号の状態を検出し、前記電気信号の状態に
応じて定められたテストベクタアドレスに制御を移すと
き、前記マスター装置が前記スレーブ装置に対して第１
の動作制御信号を出力し、前記マスター装置が予め定め
られたテストベクタ数を経過させた後、予め定められた
テストベクタアドレスに制御を移し、前記スレーブ装置
が定められたテストベクタアドレスにおいて前記第１の
動作制御信号の検出を試み、前記スレーブ装置が前記第
１の動作制御信号の検出に成功した場合、定められたテ
ストベクタ数を経過させた後、予め定められたテストベ
クタアドレスに制御を移し、前記スレーブ装置が前記第
１の動作制御信号の検出に失敗した場合、定められたテ
ストベクタ数を経過させ、再度前記第１の動作制御信号
の検出を行うように構成したことを特徴とするものであ
る。

【００８２】また、テストベクタアドレスの分岐を、半
導体集積回路からスレーブ装置に対して出力される信号
に対して行う場合でも、マスター装置とスレーブ装置の
役割を交換することにより、同様の処理手順で実現する
ことが可能である。

【００８３】

【発明の効果】以上説明したように、本発明の試験装置
および試験方法によれば、既存の試験装置に新たな機能
の増設や変更をすることなしに、複数台の試験装置を同
期させることで単独の試験装置では不足する機能を補完
して半導体集積回路の試験を行うことが出来るから、試
験装置への投資金額を抑え、テストコストを抑制する効
果が得られる。

【００８４】また、各試験装置は単独で自律的に半導体
集積回路を試験する機能を保持しているので、半導体集
積回路となる半導体回路の種類や回路内容が変わって
も、試験装置の組み合わせを変えることで対応が可能と
なり、試験装置の稼働率の低下を抑制する効果が得られ
る。

【図面の簡単な説明】

【図１】（ａ）は、本発明の第１の具体例の構成を示す
ブロック図、（ｂ）はマスター装置のテストベクタとス
レーブ装置のテストベクタとの位相の関係を説明する図
である。

【図２】従来の技術における試験装置のブロック図であ
る。

【図３】従来の技術におけるメモリ試験機能を追加した
場合の試験装置のブロック図である。

【図４】従来の技術におけるメモリ試験機能を追加した
場合の試験装置のブロック図である。

【図５】本発明の第１の具体例おける制御の手順を示す
フローチャートである。

【図６】本発明の第１の具体例の構成における接続関係
を示す図である。

【図７】本発明の第１の具体例における各装置のタイミ
ング関係を説明する図である。

【図８】本発明の第１の具体例における正常時の制御状
態を時間経過にしたがって説明する図である。

【図９】本発明の第１の具体例における異常時の制御状
態を時間経過にしたがって説明する図である。

【図１０】図６の具体的な例を示す図である。

【図１１】本発明の第１の具体例の制御プログラムの一
例を示す図である。

【図１２】図１１の制御プログラムの処理経過を時間順
に示す図である。

【図１３】本発明の第１の具体例におけるＴｄを加味し
た各装置のタイミング関係を示す図である。

【図１４】本発明の第２の具体例の構成を示す図であ
る。

【図１５】本発明の第２の具体例における各装置のタイ
ミング関係を示す図である。

【図１６】本発明の第３の具体例における制御の手順を
示すフローチャートである。

【図１７】本発明の第３の具体例における制御プログラ
ムの一を示す図である。

【図１８】図１７の制御プログラムの処理経過を時間順
に示す図である。

【符号の説明】

１試験装置１Ａマスター装置１Ｂスレーブ装置２主制御部３テストピン部（テストピン）４電源部５半導体集積回路７ＡＬＰＧ８メモリ試験用のカード９Ａ／Ｄ−Ｄ／Ａ変換部１０アナログ制御部１１クロック出力回路１２外部クロック同期回路１３動作制御信号出力回路１４動作制御信号入力回路１５信号送信受信部３Ａ動作制御信号用のテストピン部３Ｂ半導体集積回路用のテストピン部

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 31/28 - 31/319

Claims

(57)【特許請求の範囲】

【請求項１】マスター装置と、前記マスター装置に接
続されるスレーブ装置とからなる半導体集積回路試験装
置であって、前記マスター装置は、基準クロック信号を前記スレーブ
装置に出力する基準クロック信号出力回路と、前記スレ
ーブ装置との動作を制御する制御信号を前記スレーブ装
置に出力する動作制御信号出力回路と、前記スレーブ装
置からの動作制御信号を受信する動作制御信号入力回路
と、被試験半導体集積回路を試験するためのテストピン
とを具備し、前記スレーブ装置は、前記マスター装置からの基準クロ
ック信号を入力させると共に、前記基準クロック信号に
同期したクロック信号を生成するための外部クロック同
期回路と、マスター装置との動作を制御する制御信号を
前記マスター装置から受信する動作制御信号入力回路
と、前記マスター装置との動作を制御する制御信号を前
記マスター装置に出力する動作制御信号出力回路と、被
試験半導体集積回路を試験するためのテストピンとを具
備し、前記スレーブ装置が前記基準クロック信号に対して同期
動作し、前記マスター装置とスレーブ装置とが、同時に
１つあるいは複数の被試験半導体集積回路を試験するた
めの半導体集積回路の試験装置であり、前記マスター装置及びスレーブ装置のテスト信号の位相
差が、前記被試験半導体集積回路の信号受信端におい
て、テストベクタの整数倍になるように調整することを
特徴とする半導体集積回路の試験装置。
【請求項２】マスター装置及びスレーブ装置のテスト
信号の位相差が、前記被試験半導体集積回路の信号受信
端において、テストベクタの整数倍になるように調整し
た後、マスター装置のテストベクタとスレーブ装置のテ
ストベクタとを繰り返し実行することで、前記マスター
装置のテストベクタの先頭アドレスとスレーブ装置のテ
ストベクタの先頭アドレスとを同期させるように構成し
たことを特徴とする請求項１記載の半導体集積回路の試
験装置。
【請求項３】前記マスター装置が定められたテストベ
クタアドレスにおいて、前記スレーブ装置に対して第１
の動作制御信号を出力し、前記スレーブ装置が定められ
たテストベクタアドレスにおいて、前記第１の動作制御
信号の検出を試み、前記スレーブ装置が前記第１の動作
制御信号の検出に成功した場合、前記スレーブ装置が定
められたテストベクタアドレスにおいて、前記マスター
装置に対して第２の動作制御信号を出力すると共に、前
記スレーブ装置が定められたテストベクタ数を経過させ
た後、あらかじめ定められたテストベクタアドレスに制
御を移し、前記マスター装置が定められたテストベクタアドレスに
おいて、前記第２の動作制御信号の検出を試み、前記マ
スター装置が前記第２の動作制御信号の検出に成功した
場合、前記マスター装置は定められたテストベクタ数を
経過させた後、予め定められたテストベクタアドレスに
制御を移すことで、前記マスター装置及び前記スレーブ
装置の夫々が実行するテストプログラムの同一ベクタア
ドレスにおいて出力されたテスト信号が、前記被試験半
導体集積回路の信号受信端において同時に到達するよう
にテストベクタアドレスを調整し、前記マスター装置が、前記第２の動作制御信号の検出に
失敗した場合、定められたテストベクタ数を経過させた
後、前記マスター装置は、前記スレーブ装置に対して、
前記第１の動作制御信号を出力する前記の一連の動作を
繰り返し、前記スレーブ装置が、前記第１の動作制御信号の検出に
失敗した場合、前記スレーブ装置は、前記マスター装置
に対して第２の動作制御信号を出力しないまま、定めら
れたテストベクタ数を経過させた後、前記スレーブ装置
が前記マスター装置からの第１の動作制御信号の検出を
試みる前記の一連の動作を繰り返すことで、前記マスタ
ー装置のテストベクタの先頭アドレスとスレーブ装置の
テストベクタの先頭アドレスとを同期させるように構成
したことを特徴とする請求項２記載の半導体集積回路の
試験装置。
【請求項４】前記マスター装置が、前記マスター装置
のテストピンと接続されている前記被試験半導体集積回
路から出力される電気信号の状態を検出し、前記電気信
号の状態に応じて定められたテストベクタアドレスに制
御を移すとき、前記マスター装置が前記スレーブ装置に
対して第１の動作制御信号を出力し、前記マスター装置
が予め定められたテストベクタ数を経過させた後、予め
定められたテストベクタアドレスに制御を移し、前記ス
レーブ装置が定められたテストベクタアドレスにおいて
前記第１の動作制御信号の検出を試み、前記スレーブ装
置が前記第１の動作制御信号の検出に成功した場合、定
められたテストベクタ数を経過させた後、予め定められ
たテストベクタアドレスに制御を移し、前記スレーブ装
置が前記第１の動作制御信号の検出に失敗した場合、定
められたテストベクタ数を経過させるように構成したこ
とを特徴とする請求項２記載の半導体集積回路の試験装
置。
【請求項５】前記スレーブ装置が、前記スレーブ装置
のテストピンと接続されている前記被試験半導体集積回
路から出力される電気信号の状態を検出し、前記電気信
号の状態に応じて定められたテストベクタアドレスに制
御を移すとき、前記スレーブ装置が前記マスター装置に
対して第２の動作制御信号を出力し、前記スレーブ装置
が予め定められたテストベクタ数を経過させた後、予め
定められたテストベクタアドレスに制御を移し、前記マ
スター装置が定められたテストベクタアドレスにおいて
前記第２の動作制御信号の検出を試み、前記マスター装
置が前記第２の動作制御信号の検出に成功した場合、定
められたテストベクタ数を経過させた後、予め定められ
たテストベクタアドレスに制御を移し、前記マスター装
置が前記第２の動作制御信号の検出に失敗した場合、定
められたテストベクタ数を経過させるように構成したこ
とを特徴とする請求項２記載の半導体集積回路の試験装
置。
【請求項６】前記マスター装置が、前記マスター装置
のテストピンと接続されている前記被試験半導体集積回
路から出力される電気信号の状態を検出し、前記電気信
号の状態に応じて定められたテストベクタアドレスに制
御を移すとき、前記マスター装置が前記スレーブ装置に
対して第１の動作制御信号を出力し、前記マスター装置
が予め定められたテストベクタ数を経過させた後、予め
定められたテストベクタアドレスに制御を移し、前記ス
レーブ装置が定められたテストベクタアドレスにおいて
前記第１の動作制御信号の検出を試み、前記スレーブ装
置が前記第１の動作制御信号の検出に成功した場合、定
められたテストベクタ数を経過させた後、予め定められ
たテストベクタアドレスに制御を移し、前記スレーブ装
置が前記第１の動作制御信号の検出に失敗した場合、定
められたテストベクタ数を経過させ、前記スレーブ装置が、前記スレーブ装置のテストピンと
接続されている前記被試験半導体集積回路から出力され
る電気信号の状態を検出し、前記電気信号の状態に応じ
て定められたテストベクタアドレスに制御を移すとき、
前記スレーブ装置が前記マスター装置に対して第２の動
作制御信号を出力し、前記スレーブ装置が予め定められ
たテストベクタ数を経過させた後、予め定められたテス
トベクタアドレスに制御を移し、前記マスター装置が定
められたテストベクタアドレスにおいて前記第２の動作
制御信号の検出を試み、前記マスター装置が前記第２の
動作制御信号の検出に成功した場合、定められたテスト
ベクタ数を経過させた後、予め定められたテストベクタ
アドレスに制御を移し、前記マスター装置が前記第２の
動作制御信号の検出に失敗した場合、定められたテスト
ベクタ数を経過させるように構成したことを特徴とする
請求項２記載の半導体集積回路の試験装置。
【請求項７】マスター装置と、前記マスター装置に接
続されるスレーブ装置とからなり、前記マスター装置
は、基準クロック信号を前記スレーブ装置に出力する基
準クロック信号出力回路と、前記スレーブ装置との動作
を制御する制御信号を前記スレーブ装置に出力する動作
制御信号出力回路と、前記スレーブ装置からの動作制御
信号を受信する動作制御信号入力回路と、被試験半導体
集積回路を試験するためのテストピンとを具備し、前記
スレーブ装置は、前記マスター装置からの基準クロック
信号を入力させると共に、前記基準クロック信号に同期
したクロック信号を生成するための外部クロック同期回
路と、マスター装置との動作を制御する制御信号を前記
マスター装置から受信する動作制御信号入力回路と、前
記マスター装置との動作を制御する制御信号を前記マス
ター装置に出力する動作制御信号出力回路と、被試験半
導体集積回路を試験するためのテストピンとを具備し、
前記スレーブ装置が前記基準クロック信号に対して同期
動作し、前記マスター装置とスレーブ装置とが、同時に
１つあるいは複数の被試験半導体集積回路を試験する半
導体集積回路の試験方法であって、前記マスター装置及びスレーブ装置のテスト信号の位相
差が、前記被試験半導体集積回路の信号受信端におい
て、テストベクタの整数倍になるように調整する第１の
工程を含むことを特徴とする半導体集積回路の試験にお
けるタイミング調整方法。
【請求項８】前記マスター装置のテストベクタとスレ
ーブ装置のテストベクタとを繰り返し実行することで、
前記マスター装置のテストベクタの先頭アドレスとスレ
ーブ装置のテストベクタの先頭アドレスとを同期させる
第２の工程を含むことを特徴とする請求項７記載の半導
体集積回路の試験におけるテストベクタアドレス調整方
法。
【請求項９】前記第２の工程は、前記マスター装置が
定められたテストベクタアドレスにおいて、前記スレー
ブ装置に対して第１の動作制御信号を出力し、前記スレ
ーブ装置が定められたテストベクタアドレスにおいて、
前記第１の動作制御信号の検出を試み、前記スレーブ装
置が前記第１の動作制御信号の検出に成功した場合、前
記スレーブ装置が定められたテストベクタアドレスにお
いて、前記マスター装置に対して第２の動作制御信号を
出力すると共に、前記スレーブ装置が定められたテスト
ベクタ数を経過させた後、あらかじめ定められたテスト
ベクタアドレスに制御を移し、前記マスター装置が定められたテストベクタアドレスに
おいて、前記第２の動作制御信号の検出を試み、前記マ
スター装置が前記第２の動作制御信号の検出に成功した
場合、前記マスター装置は定められたテストベクタ数を
経過させた後、予め定められたテストベクタアドレスに
制御を移すことで、前記マスター装置及び前記スレーブ
装置の夫々が実行するテストプログラムの同一ベクタア
ドレスにおいて出力されたテスト信号が、前記被試験半
導体集積回路の信号受信端において同時に到達するよう
にテストベクタアドレスを調整し、前記マスター装置が、前記第２の動作制御信号の検出に
失敗した場合、定められたテストベクタ数を経過させた
後、前記マスター装置は、前記スレーブ装置に対して、
前記第１の動作制御信号を出力する前記の一連の動作を
繰り返し、前記スレーブ装置が、前記第１の動作制御信号の検出に
失敗した場合、前記スレーブ装置は、前記マスター装置
に対して第２の動作制御信号を出力しないまま、定めら
れたテストベクタ数を経過させた後、前記スレーブ装置
が前記マスター装置からの第１の動作制御信号の検出を
試みる前記の一連の動作を繰り返すことで、前記マスタ
ー装置のテストベクタの先頭アドレスとスレーブ装置の
テストベクタの先頭アドレスとを同期させることを特徴
とする請求項８記載の半導体集積回路の試験におけるテ
ストベクタアドレス調整方法。
【請求項１０】マスター装置と、前記マスター装置に
接続されるスレーブ装置とからなり、前記マスター装置
は、基準クロック信号を前記スレーブ装置に出力する基
準クロック信号出力回路と、前記スレーブ装置との動作
を制御する制御信号を前記スレーブ装置に出力する動作
制御信号出力回路と、前記スレーブ装置からの動作制御
信号を受信する動作制御信号入力回路と、被試験半導体
集積回路を試験するためのテストピンとを具備し、前記
スレーブ装置は、前記マスター装置からの基準クロック
信号を入力させると共に、前記基準クロック信号に同期
したクロック信号を生成するための外部クロック同期回
路と、マスター装置との動作を制御する制御信号を前記
マスター装置から受信する動作制御信号入力回路と、前
記マスター装置との動作を制御する制御信号を前記マス
ター装置に出力する動作制御信号出力回路と、被試験半
導体集積回路を試験するためのテストピンとを具備し、
前記スレーブ装置が前記基準クロック信号に対して同期
動作し、前記マスター装置とスレーブ装置とが、同時に
１つあるいは複数の被試験半導体集積回路を試験する半
導体集積回路の試験方法であって、前記マスター装置及びスレーブ装置のテスト信号の位相
差が、前記被試験半導体集積回路の信号受信端におい
て、テストベクタの整数倍になるように調整する第１の
工程と、前記マスター装置のテストベクタとスレーブ装置のテス
トベクタとを繰り返し実行することで、前記マスター装
置のテストベクタの先頭アドレスとスレーブ装置のテス
トベクタの先頭アドレスとを同期させる第２の工程とを
含み、前記第２の工程は、前記マスター装置が定められたテス
トベクタアドレスにおいて、前記スレーブ装置に対して
第１の動作制御信号を出力し、前記スレーブ装置が定め
られたテストベクタアドレスにおいて、前記第１の動作
制御信号の検出を試み、前記スレーブ装置が前記第１の
動作制御信号の検出に成功した場合、前記スレーブ装置
が定められたテストベクタアドレスにおいて、前記マス
ター装置に対して第２の動作制御信号を出力すると共
に、前記スレーブ装置が定められたテストベクタ数を経
過させた後、あらかじめ定められたテストベクタアドレ
スに制御を移し、前記マスター装置が定められたテストベクタアドレスに
おいて、前記第２の動作制御信号の検出を試み、前記マ
スター装置が前記第２の動作制御信号の検出に成功した
場合、前記マスター装置は定められたテストベクタ数を
経過させた後、予め定められたテストベクタアドレスに
制御を移すことで、前記マスター装置及び前記スレーブ
装置の夫々が実行するテストプログラムの同一ベクタア
ドレスにおいて出力されたテスト信号が、前記被試験半
導体集積回路の信号受信端において同時に到達するよう
にテストベクタアドレスを調整し、前記マスター装置が、前記第２の動作制御信号の検出に
失敗した場合、定められたテストベクタ数を経過させた
後、前記マスター装置は、前記スレーブ装置に対して、
前記第１の動作制御信号を出力する前記の一連の動作を
繰り返し、前記スレーブ装置が、前記第１の動作制御信号の検出に
失敗した場合、前記スレーブ装置は、前記マスター装置
に対して第２の動作制御信号を出力しないまま、定めら
れたテストベクタ数を経過させた後、前記スレーブ装置
が前記マスター装置からの第１の動作制御信号の検出を
試みる前記の一連の動作を繰り返すことで、前記マスタ
ー装置のテストベクタの先頭アドレスとスレーブ装置の
テストベクタの先頭アドレスとを同期させることを特徴
とする半導体集積回路の試験方法。