JPS5814547A - 集積回路テスト・システム - Google Patents

集積回路テスト・システム

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JPS5814547A
JPS5814547A JP57104026A JP10402682A JPS5814547A JP S5814547 A JPS5814547 A JP S5814547A JP 57104026 A JP57104026 A JP 57104026A JP 10402682 A JP10402682 A JP 10402682A JP S5814547 A JPS5814547 A JP S5814547A
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JP
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test
circuit
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JP57104026A
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マシユ−・クリストフア・グラフ
ハンス・ピ−タ−・ム−ルフエルド・ジユニア
エドワ−ド・ヒユ−バ−ト・バレンタイン
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International Business Machines Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 本発明はディジタル回路をテストするための装置、より
具体的には集積化された論理回路及びアレイ回路の両者
を高速でテストするだめの装置に関する。
先行技術の説明 集積回路の電気特性のテストは、電子装置特に非常に高
い信頼性を必要とするデータ処理機器に用いられるもの
の製造において最も重要なものである。集積回路チップ
中には多数の回路が存在するので、チップ設計を製造部
門に公開する前に、開発中にチップ又はウェハをテスト
する事が非常に望ましい。しかしながらチップ当りの回
路数の一層の増加並びに同一チップ上への論理及びメモ
リ・アレイの組み込みという集積回路における今日の傾
向は、それらのチップのテストヲ困帷且つ複雑な問題に
している。回路数が変化すると共にビン総数も変化する
が、テスタは変化し得るピン数を扱えるだけの充分な柔
軟性を持たなければならない。均在、可変なピン数を扱
う事のできる低速のＤＣテスタ及び制限された固定的な
ピン数に適合した高速の機能テスタが存在している。し
かながら可変なピン数を扱うと共にアレイ及び論理回路
の両者をテストする事によって混合モードで動作する組
み合せテスタ（ＤＣ及び機能）に対する需要が存在して
いる。
発明の要約 従って、本発明の主な目的は、可変なピン数を処理でき
る事によって低速のＤＣテスタの柔軟性を有し且つ混合
モード高速機能テスタとしても動作し得るテスタを提供
する事である。
本発明の他の目的は、拡張されたピン数を処理する能力
を有し、拡張されたビンのための付加的なデータを記憶
するために必要な時間によるテスト・スルーブツトの悪
化を生じないテスタを提供する事である。
本発明の他の目的は、各ビンを個々に且つ独立にタイミ
ング付ける事のできるテスタを提供する事である。
これらの目的は、テスト・データの記憶、テスト・デー
タの移動及び高速テスト・アプリケーションのための別
個の電子回路を有し、その電子回路が複数のブロックに
分割された設計の本発明のテスタによって達成される。
各７−ロックはテスト中自己充足的であり、他のブロッ
クと並列に動作する。自己充足性はそのブロックに割り
当てられたテスト・データを記憶し適用する事によって
得られる。これは各ビン毎に独特のタイミング制御を伴
なって高速に行なわれる。
性能を悪化させる事なく高速テスタにおいて可変ピン数
全処理し得る柔軟性を得るために、本発明のテスタは、
各ブロックに作業日のテスト・データの供給を記憶する
のに充分な局所大容量記憶装置及びそのデータを各ビン
の背後にある高速電子回路に移すのに必要な電子回路を
有するように設計される。その結果、高速電子回路への
データ転送速度は、テスタ・ビンの必要の増加と共に付
加的なブロックをつけ加える事によって増加し、従ッテ
ヒン数に殆ど独立な固定されたセットアツプ時間を維持
する。
実施例の詳細な説明 第１図は本発明のテスト・システムの概略を示す。これ
は上位計算機１０、複数のブロック１１ａ、　　１１　
ｂ、　　１１　ｃ−１１ｍ、高速システム制御装置（Ｈ
２Ｓｅ）１２、プローブ１６及び被テスト装置（ＤＯＴ
）１４から構成される。上位計算機１０はシステム全体
を制御し各ブロックに情報−を送る。各ブロックはその
情報全記憶し、被テスト装置１４ここでは集積回路チッ
プをテストすルタめに同時に使用される１組のプローブ
点１５を制御する。Ｈ８５Ｃ１２は、装置１４をテスト
する時にテスト・システムを同期する機能を持つ発振器
を有する。
次にブロック１１の詳細な説明に移る。第２図を参照す
ると、ブロックのブロック制御装置２０と通信する上位
計算機１０が示されている。ブロック制御装置２０はシ
ステム・バス２１　’ｒＲテブロック制御装置プログラ
ム記憶装置２２及び複数の大容量記憶装置２３ａ〜２３
ｒ１に接続される。
大容量記憶装置２５ａ〜２３ｎは６４にバイトの増分で
１６メガバイトまで拡大できる。さらに制御装置２０は
システム・バス２１を経てビン電子回路カード（ＰＥＣ
）上の高速バッファ２４ａ及びセットアツプ・バッファ
２４ｂにも接続される１Ｊブロツク制御装置２ｏの詳細
は第３図に示されている。制御装置はマイクロプロセッ
サ（μＰ）５０、直接メモリ・アクセス（ＤＭＡ）ユニ
ット５１．２個の並列人力／出力ポート（ＰＩＯ）３３
．３４、読取／書込制御装置（ＲＷＣ）５５及びデコー
ダ３６から成り、これら全ては制御バス３７、アドレス
・バス３８及びデータ・バス５９を含むバス線によって
相互接続されている。読取／書込制御装置３５以外の全
ては市販さｎている３゜第４図は第３図の読取／書込制
御装置３５のより詳細な図である。マイクロプロセッサ
５０ＦｉＰＩＯ３４’ｉ経て読取アドレス４２及び書込
アドレス４３をセットアツプする。これらのアドレスの
各々は、どのブロックがデータ転送のソース又は宛先に
なるかを表わしている。デコーダ４０は、ＰＩＯによっ
て要求された読取及び書込アドレスをブロック制御装置
プログラム記憶装置２２をアドレスするために切り換え
るＡＮＤ回路４１に信号を供給する。これはマイクロプ
ロセッサがブロック制御装置プログラム記憶装置にアク
セスする事を望む時にセットされるメモリ要求線によっ
て行なわれる。
情報を移動させるために読取／書込制御装置がど゛のよ
うに使われるかという例を示すために、第２図及び第５
図を参照する。もし２００００バイトの情報を大容量記
憶装置２３ａからセットアツプ・バッファ２４ｂに移動
させるならば、マイクロプロセッサ３０はＤＭＡユニッ
ト′５１に２００００バイトの情報を移動させるように
命令する。
次にマイクロプロセッサは、ＰＩ０５４に大容量記憶装
置２３ａ’に読取アドレス４２としてセットアツプし、
バッファ２Ａｂｆ書込アドレスとしてセットアツプする
ように命令する。次にマイクロプロセッサ３０はＤＭＡ
ユニット３１にバスヲ制御するように命令する。これに
よってＤＭＡ３１は移動操作を行ない、次にマイクロプ
ロセッサにジョブが行なわれた事を命令する。この時点
でマイクロプロセッサ３０はバス・システムＯｆｆ＋１
１　ｍｌ　ｋ取得する。この型のブロック移動は、第４
図に示すメモＩＪ　ｅ木線上の制御を持たないＤＭＡユ
ニット３１を経て行なう事しかできない。逆に、マイク
ロプロセッサが読取又は書込信号を発生する時、それは
常にメモリ要求線をセットする。
第２図に示すように、ピン電子回路カード２５は高速バ
ッファ２４ａ及びセットアツプ・バッファ２４ｂから構
成される。さらにカード２５は第５図に示すように高速
バッファを含むカード論理５０位相固定ループ（ＰＬＬ
）タイミング・ブロック５１、及び駆動器及び受信器ブ
ロック５２を含む。
動作中、セットアツプ・バッファ２４ｂは、ピン電子回
路カードを働かせ駆動器及び受信器ブロック５２、ＰＬ
Ｌタイミング・ブロック５１及びカード論理５０と通信
しそれらを制御するのに必要な情報全記憶する。駆動器
及び受信器ブロック５２は、セントアップ・バッファ２
４ｂからどの電圧が１又は０であると定義されているか
という情報を受は取る。ＰＬＬブロック５１は市販され
ており、テストされる装置に供給されるデータのパルス
幅及び位置を決定するため、又はテストされる装置１４
から受は取ったデータを標本化するのに使われるストロ
ーブ信号（図示せず）の位置を定めるために使われる。
ＰＬＬブロック５１を制御するためにアナログ信号が用
いられる。
ブロック制御装置（第２図）のＤＭＡユニット３１（第
３図）が書込みのだめの特定のレジスタ′を選択するた
めに、第６図に詳細に示される回路がセットアンプ・バ
ッファ２４ｂに与えられる。
基本的には、バッファは複数の異なったレジスタ６０ａ
、６０ｂ、６０ｃ、６Ｏｎから構成、されその出力はデ
ィジタル−アナログ変換器（ＤＡＣ）６１ａ、６１ｂに
供給されるか又はカード論理５０（第５図）に接続され
る。アドレスの１６ビントは下位ビット及び上位ビット
に分けられ、下位ビットは信号線６２上を下位アドレス
信号として複数のデコーダ６５の１つに供給され、上位
ビットは信号線６４上を上位アドレス信号として比較器
６５に供給される。比較はレジスタ識別スイッチ６６か
らの入力に対して行なわれ、比較器６５の出力はＡＮＤ
回路６７において書込人力と論理積を取られ、その出力
はデコーダ６５に供給される。データ・バスからのデー
タはバッファ６８によってバッファされ、次にデコーダ
６３からの人力と共にレジスタ６０ａ〜６Ｏｎに分配さ
れる。
カード論理（第７図）はアドレス発生論理７０、選択回
路７１及び高速バッファ２４ａ（第２図）から構成され
る。タイミング回路７２は、第８図と一諸に説明するカ
ード論理を動作させるために必要である。動作中システ
ム・リセット人力がカウンタ８０をリセットし、システ
ム・クロック入力が高速のシステム制御装置１２（第１
図）中の発振器から与えられる。レジスタ８６及び８４
はセットアツプ・バッファ２４ｂ（第２図）中にあるが
、明確にするためこの回の中に示した。カウンタ８０、
レジスタ８３及び比較回路８５は、多数サイクルの間、
システム・多口ツクの受信を遅らせるために使われる。
カウンタ８０はシステム・多口ツクによって開始された
サイクルを計数し、Ｌラスタ８５は電子回路カード２５
（第２図及び１．５図）が待機すべきサイクル数を記憶
する。カウンタ８ｏがレジスタ８３に等しくなる時、シ
ステム・クロックはカウンタ８０に入るのをゲート・オ
フされタイミング回路の残りに伝わるのを許される。次
にピン電子回路カード２５は、どの時点でシステム・ク
ロック入力が停止したかのテスＩｆ完成させ続ける。
カウンタ８６は、レジスタ８４によって制御されるマル
チプレクサ８７に信号を供給する。このカウンタ、マル
チプレクサ及びレジスタの組み合せはシステム・クロッ
クを分周してクロック出力８８にするのに使われる。例
えばもしマルチプレクサ８７がポート００を出力に通す
ようにプログラムされていれば、システム・クロックは
クロック出力８８に等しくなる。もしマルチプレクサ８
７がポート０１を通すならば、クロック出力８Ｂはシス
テム・クロックの半分の周波数になる。ポート１０はシ
ステム・クロックを４だけ分周し、ポート１１はシステ
ム・クロックを８だけ分周する。読取／書込出力８９の
幅は、ＡＮＤ回路９１の入力に信号を供給する遅延回路
９０の遅延によって決定される。そのパルスの周波数は
クロック出力８Ｂに等しい。レジスタ８４は、読取／書
込出力が伝えられたか否かを制御する。またシステム・
クロックは、ゲートされたクロック出力８２を与えるた
めにＡＮＤ回路８１にも供給される４、第７図のメモリ
・ブロック２４ａは、第８図のタイミング・ブロックか
らの読取／書込出力８９、デコーダ３６（第３図）から
来る書込み人力９２．８ピツトのデータ・バスから２つ
のデータ・イン人力９３及び９４、並びにアドレス・バ
スの下位１２ビツトであるセクション・アドレス９５が
供給される。ピン電子回路カード２５に与えるのにデー
タ・バスからの２つのデータ・ビットしか必要でないの
で、（第２図及び第５図）４つのカードが８ピツトのバ
ス・システムに関して並列化される。もしこれらの４つ
のカードがセクションに等しければ、各ブロックは１６
のセクションをサポートする。
メモリ・ブロックの詳細は第９図を参照すれは良い。セ
クション・アドレス９５及びアウェイ・アドレス９６は
、セットアツプ・バッファ２４ｂ（第２図及び第６図）
からのセットアツプ・ビット９７によって制御されるマ
ルチプレクサ１００に供給される。書込入力９２及び読
取／書込入力８９は、マルチプレクサ１００と同様にセ
ットアツプ・ビット９７によって制御されるマルチプレ
クサ１０１に供給される。セットアツプ・ビット９７は
、ここでは２つの４に×１バッファ１０２ａ、　　１０
２　ｂに書込むためのＤＭＡに関する径路を与える。デ
ータ・イン９３及び９４はデータ・バスの２つのビット
から来る。
アドレス発生ブロック７０（第７図）は第１０図に詳細
に示されている。アドレス発生ブロックへの入力はクロ
ック８８及び１６ビツトのセットアツプ・バッファ情報
である。カウンタ１１０及びレジスタ１１１は共に比較
回路１１２に信号を供給する。カウンタ１１０がレジス
タ１１１に等しくなる時、カウンタ１１０はレジスタ１
１５の内容にプリセットする。これはピン電子回路かア
ドレス・ベース内でループする事を可能にする３、カウ
ンタ１１０の出力はアウェイ・アドレスと呼ばれ、第９
図のアウェイ人力９６を与える。レジスタ１１１及びカ
ウンタ１１０から信号の供給を受ける比較回路１１２の
出力はワード長１１６と呼ばれる。カウンタ１１０及び
カウンタ１１４はここでは１つの５２ビツト・カウンタ
の形態？取っている。カウンタ１１４の出力はホーム・
アドレスと呼ばれる。カウンタ１１０及びカウンタ１１
４の出力は比較回路１１５を用いて比較され、「ホーム
くアウェイ」出力１１７、「ホーム−アウェイ」出力１
１８、又は「ホーム〉アラエア」出力１１９のいずれか
を生じる。
選択ブロック７１（第７図）は第１１図及び第１２図に
詳細に示されている。第１１図に示すように、選択回路
の制御は、クロック８２及びシステム・リセット人力９
１と共にカウンタ１２０へ入力されるシステム・セット
アツプ・ビット９７である。カウンタ１２０はテスト・
プログラムにおけるアドレス当りのステップの数を決定
し、その出力は一連のマルチプレクサ１２１ａ、１２１
ｂ及び１２１ｃに供給される。その各々はレジスタ１’
２２ａ、１２２ｂ、１２２ｃに付属し、これらはホーム
／アウェイ入力によって指定される特別な間隔で真／補
の発生の系列す識別する。これらの入力は、マルチプレ
クサ１２１ａ、１２１ｂ及び１２１ｃからの出力と共に
ＡＮＤ回路１２′５ａ、１２３ｂ、１２３ｃに供給され
る。ＡＮＤ回路の出力はＯＲ回路１２４に′供給される
。ゲートされたクロック人力８２はＡＮＤ回路１２５に
おいて、テストされるメモリのサイズ全特定するワード
長入力と論理積を取られ、その出力はトグル・フリップ
フロップあるいは補ノ（イノ（ス・フリップフロップ１
２６に与えられる。フリップフロ・ノブ１２６の出力は
ＯＲ回路１２４の出力と共に排他的ＯＲ回路１２７に供
給される。この回路１２７は真／補出力を与える。
第１２図を参照すると、真／補出力はデータ・アウト１
と共にＡＮＤ回路１２８に供給される３、その出力はデ
ータ出力全計算するマルチプレクサ１２９の入力２に与
えられる。マルチプレクサの入力１はセットアツプ・ビ
ットｆ、９け取り、入力１はデータ・アウト１及び「ホ
ームニアウェイ」を入力として持つＡＮＤ回路１５４か
らのＡＮＤ関数を受は取る。入力３はデータ・アウト１
の直接の入力である。
ピンポン・パターンを用いる配列テストにおいてマルチ
プレクサ１３０は、セットアツプ・／（ツファ２４ｂ（
第２図及□び第６図）から来るセットアツプ・ビラトラ
受は取る（ホーム・アドレス）マルチプレクサ１３１又
は（アウェイ・アドレス）マルチプレクサ１５２のいず
れかからピッｉ供給される。マルチプレクサ１５０の出
力はマルチプレクサ１２９の入力５に与えられる。セッ
トアツプ・ビットと共にデータ・アウト２はＡＮＤ回路
１３３へも入力され、その出力は第５図に示される駆動
器及び受信器論理５２に与えられる。命令アウト・ビッ
トは回路がテスト下の装置１４を駆動するか又は装置１
４から情報を受信するか全制御し、装置１４との間の双
方向チャネルの使用を許可する。
高速システム制御装置１２（第１図）をより一層理解す
るために、第１３図を参照して詳細な説明を述べる。デ
ィジタル−アナログ変換器（Ｉ）ＡＣ）１４１から入力
を受は取る可変制御発振器（ＶＣＯ）１４０は、全ての
ビン電子回路カード２５（第２図及び第５図）が実行す
るクロック周波数を決定する。レジスタ１４２はカウン
タ１４３の事前条件を記憶し、プリセット・ビットがこ
の事前条件をカウンタにロードする。レジスタ１４４は
テストのサイクル数を保持する。ＡＮＤ回路１４５への
スタート入力は、発振器１４０の周波数ｔ−システム・
クロックとして全てのビン電子回路カード２５及びカウ
ンタ１４５に伝達させる。
カウンタ１４３中の数が比較器１４６で比較してレジス
タ１４４中のサイクル数に等しい時、停止信号がＡＮＤ
回路１４５に供給され、システム・クロックはターン・
オフされる。
本発明のテスタをさらに理解するために、以下論理及び
アレイのテスｔｔ−説明する。テスト・プログラムは、
それが論理テスト用であろうと又、アレイ・テスト用で
あろうと、上位計算機１０（第１図）中に存在する。こ
のテスト・プログラムはブロック制御装置２０（第２図
及び第５図）を経て事前に選択されたブロック１１ａ〜
１１ｎ（第１図）に供給される。セグメント・テスト・
データは最初ブロック制御装置プログラム記憶装置２２
に記憶され、その後ＤＭＡ５１（第３図）及び読取／書
込制御装置３５（第５図）を経て大容量記憶装置２５ａ
〜２３ｎ（第２図）に転送される。この方法において、
全テスト・データが大容量記憶装置に入る。上位計算機
１０はブロック構成と共にプログラムされている事を認
識しなければならない。即ち上位計算機はどれだけの数
のブロックがテスタ中に存在しどのブロックが被テスト
装置のどのピンを制御しているかを知っている。
さらにアナログ較正データ及び付加的セットアツプ情報
が大容量記憶装置２３ａ〜２５ｎ（第２図）に記憶され
る。
テスト実行時に、ブロック制御装置２０（第２図及び第
３図）は高速バッファ２４ａ（第２図及び第７図）及び
セットアツプ・バッファ２４ｂ（第２図及び第６図）に
、大容量記憶装置２５ａ〜２５ｎ（第２図）に記憶され
ていたデータをロードするよう命令する。これは前に、
説明したメモリ・セグメント移動によって行なわれる。
この時点でクロック制御装置２０は上位計算機１０に対
してブロック１１ａ〜１１ｎ（第１図）の事前に選択さ
れたブロックが作動可、能である事を知らせる。
この時高速システム制御装置１２（第１図）はシステム
・クロック８１（第７図）を経て全て、９ピン電子回路
カード２５（第２図及び第５図）に所定の数のパルスを
伝送する。
駆動器及び受信器ブロック５２（第５図）は第１４図に
詳細に示されている。入力はセットアツプ・アナログ信
号から成り、ＰＬＬ１５０．１５１．１５２の各々に至
るデータ前縁、データ後縁、ストローブ位置の各信号並
びに駆動器１５３に至る駆動器アップ・レベル及び駆動
器ダウン・レベル信号並びに比較器１５４に至るＶ基準
信号ｋｇむ。アナログ入力は第６図に示すように、セッ
トアツプ・バッファのデジタル・アナログ変換器出力か
ら来る。データ前縁及びデータ後縁入力はデータ位置及
びパルス幅を制御し１、一方ストロープ位置入力はスト
ローブ・タイミングを決定する５、駆動器アップ・レベ
ル及び駆動器ダウン・レベル入力は駆動器１５３のパル
ス振幅及びオフセットをセットする。■基準入力は比較
器１５４の基準レベルをセットする？ フリップフロップ即ちパルス成形装置１５５及び遅延比
較器１５６へのデータ入力はマルチプレクサ１２９（第
１２図）の出力からのものであって、第１にＤＵＴ１／
Ｌの入力を発生するために使われるピン電子回路カード
２５（−第２図及び第５図）中の駆動器に関するデータ
源として、第２に−ｐＵＴ１４の出力を受信し検査する
ために使われるピン電子回路カード２５中の比較入力と
して作用する。同じピン電子回路カード２５は双方向モ
ードにおいて両方の機能をはだす。駆動器１５３及びＡ
ＮＤ回路１５７への命令アウト入力はＡＮＤ回路１３３
（第１２図）から到来し、ピン電子回路カード２５（第
２図及び第５図）が任意の時刻において駆動又は受信の
いずれを行なっているかを決定するために使われる。例
えば命令アウト入力及び比較器１５８からの出力の論理
積であるＡＮＤ回路１５７のフェイル出力全駆動してい
る時、それはブロックされ駆動器１５３が付勢される。
受信を行なっている時、フェイル出力が付勢すれ、駆動
器がブロックあるいは減勢される。
ピン電子回路カード２５が駆動しているか又は受信して
いるかにかかわらない時、この条件は、駆動器１５′５
の出力が発生せずフェイル出力が減勢されるように命令
アラトラ駆動しデータ全ゼロにする事によってマスクさ
れる。
パルス成形装置１５５は、ＰＬＬ１５０及び１５１と共
に、データ入力が駆動器１５′５に到る前にデータ入力
をラッチしその前縁及び後縁を確立する。さらに駆動器
は、データ入力をプローブ１３（第１図）を経てＤＵＴ
１４に送る前に、適当なアップ・レベル及びダウン・レ
ベルを確立する。
比較器１５４はＤＵＴ１４の出力あるいは駆動器１５３
の出力を基準レベルと比較し、その結果を標本化フリッ
プフロップ１５９に送る。そこでその信号は、ＰＬＬ１
５３によって事前に位置付けられたストローブ信号（図
示せず）によって標本化される。次に標本化フリップフ
ロップ１５９の出力は比較器１５８で遅延データ入力と
比較されその結果はＡＮＤ回路１５７において命令アウ
ト信号によってゲートされ、その出力は誤りバッファ１
６０に送られそこに記憶される。テストの終了時に、Ｄ
ＵＴ１４の出力を検査するのに使われた全てのピン電子
回路カード２５（第２図及び第５図）上の誤りバッファ
１６０が上位計算機１０（第１図）によって読取られ、
その結果が解析される。
論理テストヲ行なう時、データ・アウト（第９図）がテ
ストのための論理値情報を含む。データ・アウト１は、
ピン電子回路カード２５がＤＵＴ１４（第１図）を駆動
している（１）か又はそこから受信を行なっている（０
）かに関する命令を含む。カウンタ１１０（第１０図）
は高速メモリ２４ａ（第２図及び第９図）を経由するス
テップに必要な一連のアドレスを発生する。データ・ア
ウト１から５番目の入力を経てマルチプレクサ１２９に
ゲートされるデータ（第１２図）は、駆動された受信器
ブロック５２（第５図）の比較回路に供給される。
アレイ、ここではＩＫ　　ＲＡＭｇテストするたメツア
ドレシング・シーケンスは周知のピンポン・パターンで
ある。データ形式は相補的バイパス（ｃｏｍｐｌｅｍｅ
ｎｔａｒｙ　ｂｙ　　ｐａｓ、ｓ）である。テストは下
記のステップから成る。
１、　テス）ＲＡＭ中の全ての記憶位置は１にされる。
（、）　　アドレスに用いられるビン電子回路カードに
おいて、セットアツプはデータ 出力にゲートされるアウェイ・アドレ ス（第１２図）の重みを選択する。
（ｂ）　　データに用いられるビン電子回路カードにお
いて、セットアツプ・ビットは データー１にする。
（ｃ）制御ａ＜即ち読取／書込）に用いられるピンにお
いて、セットアツプはデー タ出力を書込むだめの適当な値にする−８２、テストの
実行。
（、）　　アドレスに用いられるビン電子回路カードに
おいて、 レジスタ１１１（第１０図）は テストされるＲＡＭの大きさく 例えばＩＫ）に等しい。
レジスタ１１５（第１０図）は ０に等しい。
マルチプレクサ１３１及び１３ ２（第１２図）は適当なアドレ ス重み（例えば２６）にセット され、マルチプレクサ１６０は データ・アウトの制御の下にホ ーム・アドレス又はアウェイ・ アドレスを選択する。
データ・アウトはピン情報（ホ ーム）又はボン情報（アウェイ を含む。ここで４ステツプのピ ンポンはホーム・アドレス読取、 アウェイ・アドレス読取、ホー ム・アドレス書込、アウェイ・ アドレス書込から成る。
（ｂ）　　データ発生に用いられるビン電子回路カード
において、 メモリＩＤ７ｅ（第９図）が１ をロードされる。
レジスタ１１１（第１０図）は テストされるＲＡＭのアドレス の大きさに等しい。
レジスタ１１５（第１０図）、 １２２ａ、１２２ｂ及び１２２ Ｃ（第１１図）は０に等しい。
データ・アウト（第１２図）が マルチプレクサ１２９の入力２ を経てゲートされる。
（ｃ）　　書込み制御に用いられるピン電子回路）　　
　　カードにおいて、 メモリ（第９図）に書込み制御 ７−ケンスを記憶する。（例え ば１．１．０．１．１．１．０． １等） レジスタ１１１はＲＡＭのアド レスの大きさに等しい。
レジスタ１１５（第１０図）、 １２２ａ、１２２ｂ、１２２ｃ （第１１図）は０に等しい。
（ｄ）　　テストされるＲＡＭからのデータを受信し検
査するのに使われるピン電子回 路カードにおいて、 レジスタ１１３はテストされる ＲＡＭの大きさに等しい。
レジスタ１１１は０に等しい。
メモリ１０７ａ（第９図）は全 て１をロードされる。
レジスタ１２０（第１２図）は アドレス・パターン４ステツプ の場合３に等己い。
レジスタ１２２ａ、１２２ｂ’及 び１２２ｃは比較回路入力（第 １４図）の正しいデータ極性を 確めるのに必要な真補パターン をロードされる。
データ（第１２図）がマルチプ レクサ１２９の入力２にゲート される。
【図面の簡単な説明】
第１図は本発明のテスト・システムの概略図、第２図は
ブロックのシステム構成を示す図、第３図はブロック制
御装置の構成要素の図、第４図は読取／書込制御装置の
図、 第５図はビン電子回路カードの図、 第６図はビン電子回路カードのセットアツプ・バッファ
の図、 第７図はビン電子回路カードの高速論理の図、第８図は
ビン電子回路カードのタイミング論理の図、 第９図はビン電子回路カードの高速バッファの図、 第１０図はビン電子回路カードのアドレス発生器の図、 第１１図は第７図の選択ブロックの選択回路の図、 第１２図は第７図の選択ブロックの選択回路の残りの部
分の図、 第１６図は第１図の゛高速システム制御装置の図、第１
４図は第５図の駆動器及び受信器回路の図である。９、

Claims (2)

    【特許請求の範囲】
  1. （１）　　集積回路チップ中の回路をテストするための
    テスト・システムであって、 上記テスト・システムを制御するための上位計算機と、 各々、制御装置、データ及びテスト・プログラムを記憶
    するための装置、並びにテストされる装置のピンに対応
    しほっ互いに独立に動作するように設計された複数個の
    電子装置を含む複数のプロツタとを含む、 集積回路テスト・システム。
  2. （２）上記電子装置の各々が、他の電子装置に独立に、
    テストされる装置のビンをタイミング付けるだめのタイ
    ミング手段を含む特許請求の範囲第１項記載の集積回路
    テスト・システム。
JP57104026A 1981-07-16 1982-06-18 集積回路テスト・システム Pending JPS5814547A (ja)

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