CN110286314A - 基于单片机的异步通讯并行测试系统及测试方法 - Google Patents
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Abstract
本发明适用于半导体集成电路测试技术领域，提供一种基于单片机的异步通讯并行测试系统，包括芯片运载单元、芯片测试单元和测试载板，测试载板上设有N个处理器小板和N个用于连接待测芯片的接线端口，N个处理器小板和N个接线端口均与芯片测试单元连接，每个处理器小板上的异步通讯端口和对应的一个接线端口连接，芯片测试单元和芯片运载单元连接，N为大于1的整数。解决多芯片异步通讯并行测试效率低的问题。
Description
技术领域
本发明属于半导体集成电路测试技术领域，尤其涉及一种基于单片机的异步通讯并行测试系统及测试方法。
背景技术
随着科技的进步，消费电子产品规模的不断提升，SOC(System On Chip，系统级芯片)芯片在消费电子智能终端中的应用不断提升。随着制造工艺的进步，SOC芯片的集成度在不断提高，性能不断提升，功能也变得多样化，越来越多的SOC芯片会集成多种通讯接口供用户使用，例如UART和USB等，而在SOC测试过程中，大多数SOC测试过程中也会使用相应的通讯协议进行数据传输。
而传统的ATE(Automatic Test Equipment，自动试验设备)测试设备受限于使用测试向量这种通用测试方案，虽然在处理同步通讯时有较高的并行测试效率，但在处理异步通讯时，多芯片并行测试往往存在较多限制，无法实现高效并行测试。
发明内容
有鉴于此，本发明实施例提供了一种基于单片机的异步通讯并行测试系统及测试方法，以解决多芯片异步通讯并行测试效率低的问题。
本发明实施例的第一方面提供了一种基于单片机的异步通讯并行测试系统，包括芯片运载单元、芯片测试单元和测试载板，所述测试载板上设有N个处理器小板和N个用于连接待测芯片的接线端口，所述N个处理器小板和所述N个接线端口均与所述芯片测试单元连接，每个处理器小板上的异步通讯端口和对应的一个接线端口连接，所述芯片测试单元和所述芯片运载单元连接，所述N为大于1的整数。
在一种实施方式中，所述异步通讯端口为USB通讯端口或UART通讯端口。
在一种实施方式中，所述处理器小板上包括处理器芯片，所述处理器芯片连接有第一通讯接口、第二通讯接口、第三通讯接口和起振电路，所述第一通讯接口和对应的接线端口连接，所述第二通讯接口和所述第三通讯接口均连接所述芯片测试单元。
在一种实施方式中，所述处理器芯片为STM32。
在一种实施方式中，所述芯片测试单元包括硬件测试单元和软件测试单元，所述硬件测试单元分别连接所述软件测试单元、所述N个接线端口和N个处理器小板，所述软件测试单元连接所述芯片运载单元。
本发明实施例的第二方面提供了一种芯片异步通讯并行测试方法，所述方法应用于包括有芯片运载单元、芯片测试单元和测试载板的异步通讯并行测试系统，所述测试载板上设有N个处理器小板和N个用于连接待测芯片的接线端口，N个所述接线端口分别连接N个待测芯片，包括：
所述芯片测试单元分别对N个所述待测芯片进行OS(Open Short，开路短路)连接性测试，向OS连接性测试合格的待测芯片对应的处理器小板发送第一指令；
所述处理器小板根据所述第一指令，以异步通讯方式指示相应的待测芯片下载测试程序，并对待测芯片进行性能测试；
所述处理器小板接收待测芯片的测试结果数据，并根据所述测试结果数据发送第二指令至芯片测试单元；
所述芯片测试单元根据所述第二指令控制所述芯片运载单元对待测芯片进行标记分类。
在一种实施方式中，所述异步通讯方式为USB通讯或UART通讯。
在一种实施方式中，所述芯片测试单元分别对N个所述待测芯片进行OS连接性测试，当OS连接性测试不合格，则测试结束。
在一种实施方式中，所述处理器小板对待测芯片进行的性能测试包括芯片功能测试、DC(Direct Current，直流)参数测试和数据烧录及验证。
在一种实施方式中，所述功能测试、DC参数测试和数据烧录及验证中任一项不合格，则测试结束。
本发明实施例通过设计基于单片机的异步通讯并行测试系统，测试载板上设有N个处理器小板和N个用于连接待测芯片的接线端口，每个处理器小板通过对应的接线端口和一个待测芯片连接，芯片测试单元控制每个处理器小板通过异步通讯方式对对应的待测芯片进行测试，每个处理器小板采集待测芯片的测试结果，并将测试结果传送至芯片测试单元，芯片测试单元根据测试结果判断待测芯片是否合格，以此完成多个待测芯片的异步并行测试，提高测试效率。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的基于单片机的异步通讯并行测试系统的结构示意图；
图2是本发明实施例提供的处理器小板的连接示意图；
图3是本发明实施例提供的第一通讯接口引出管脚示意图；
图4是本发明实施例提供的第三通讯接口引出管脚示意图；
图5是本发明实施例提供的芯片异步通讯并行测试方法流程图；
图6是本发明实施例提供的处理器小板工作流程图。
图中：1、硬件测试单元；2、软件测试单元；3、芯片运载单元；4、处理器小板；5、接线端口；6、待测芯片；7、处理器芯片；8、第一通讯接口；9、第二通讯接口；10、第三通讯接口；11、起振电路。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚地描述，显然，所描述的实施例是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
本发明的说明书和权利要求书及上述附图中的术语“包括”以及它们任何变形，意图在于覆盖不排他的包含。例如包含一系列步骤或单元的过程、方法或系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
如图1所示，基于单片机的异步通讯并行测试系统包括芯片运载单元3、芯片测试单元和测试载板，测试载板上设有N个处理器小板4和N个用于连接待测芯片6的接线端口5，N个处理器小板4和N个接线端口5均与芯片测试单元连接，每个处理器小板4上的异步通讯端口和对应的一个接线端口5连接，芯片测试单元和芯片运载单元3连接，N为大于1的整数。
测试载板上设有N个处理器小板4和N个用于连接待测芯片6的接线端口5，每个处理器小板4通过对应的接线端口5和一个待测芯片6连接，芯片测试单元控制每个处理器小板4通过异步通讯方式对对应的待测芯片6进行测试，每个处理器小板4采集待测芯片6的测试结果，并将测试结果传送至芯片测试单元，芯片测试单元根据测试结果判断待测芯片6是否合格，以此完成多个待测芯片6的异步并行测试，提高测试效率。
在一个实施例中，异步通讯端口为USB通讯端口或UART通讯端口。处理器小板4通过USB通讯端口或UART通讯端口和待测芯片6连接，以实现处理器小板4对待测芯片6进行异步USB通讯或异步UART通讯的测试。
USB协议的差分信号，常规测试机无法直接与芯片进行USB通讯，而本方案中，芯片测试单元对处理器小板4发送第一指令，处理器根据第一指令通过USB与待测芯片6进行通讯操作，并将返回结果与预期值进行比对，发送第二指令至芯片测试单元，判断待测芯片6是否合格，实现多个待测芯片6的并行测试。
由于待测芯片6即使设置UART通讯为同一波特率，也会有芯片间的单个数据位周期存在轻微差异的情况，时序偏差的累积会导致大量数据传送时产生较大偏移。而ATE测试设备对时序控制要求相当精确，当累计偏差过大时，由于异步通讯无同步时钟信号参考，极易出现时序错位，引起通讯异常。即使使用match微指令的方式对时序进行修正，也仅能保证单颗测试无异常，无法实现多颗芯片并行测试。而本方案中，芯片测试单元对处理器小板4发送第一指令，处理器根据第一指令通过UART与待测芯片6进行通讯操作，并将返回结果与预期值进行比对，发送第二指令至芯片测试单元，判断待测芯片6是否合格，实现多个待测芯片6的并行测试。
如图2-4所示，处理器小板4上包括处理器芯片7，处理器芯片7连接有第一通讯接口8、第二通讯接口9、第三通讯接口10和起振电路11，第二通讯接口9和对应的接线端口5连接，第一通讯接口8和第三通讯接口10均连接芯片测试单元。
处理器小板4的此种设计只保留最小的必要工作电路，满足测试的需要，最大限度的减小处理器小板4的体积，实现测试装置的小型化。
处理器芯片7可选STM32单片机，STM32单片机上设有USB通讯端口和UART通讯接口，可以满足对待测芯片6进行USB测试和UART测试。
例如，对待测芯片6进行USB通讯测试时，待测芯片6的DP引脚和DM引脚分别连接STM32单片机上的ARM_DP引脚和ARM_DM引脚，待测芯片6的其它引脚接对应连接处理器小板4上的外围电路和芯片测试单元及IO资源；对待测芯片6进行UART通讯测试时，待测芯片6的TX引脚和RX引脚分别连接STM32单片机上的ARM_TX引脚和ARM_RX引脚，待测芯片6的其它引脚接对应连接处理器小板4上的外围电路和芯片测试单元及IO资源；STM32单片机与芯片测试单元之间通讯协议为I2C通讯。
本实施例的一个方案中，芯片测试单元包括硬件测试单元1和软件测试单元2，硬件测试单元1分别连接软件测试单元2、N个接线端口5和N个处理器小板4，软件测试单元2连接芯片运载单元3。
对待测芯片6进行测试时，软件测试单元2运行测试程序，控制硬件测试单元1对待测芯片6进行测试，硬件测试单元1根据软件测试单元2的指令控制处理器小板4和待测芯片6通过设定的通讯模式进行通讯测试，测试完成后硬件测试单元1将测试结果传送至软件测试单元2，软件测试单元2控制芯片运载单元3对待测芯片6进行标记，此处的芯片运载单元3可以为机械手或探针台。
如图5所示，芯片异步通讯并行测试方法，包括：
步骤S501，芯片测试单元分别对N个待测芯片6进行OS连接性测试，向OS连接性测试合格的待测芯片6对应的处理器小板4发送第一指令。
测试前，芯片运载单元3运载N个待测芯片6至测试载板，N个待测芯片6和测试载板上的N个接线端口5一一对应连接。芯片运载单元3可以为机械手或探针台，能够实现一次运载多个待测芯片6，每个待测芯片6和对应的接线端口5连接，从而实现待测芯片6分别与芯片检测单元和对应处理器小板4的连接。
当OS连接性测试不合格，则测试结束。
步骤S502，处理器小板4根据第一指令，以异步通讯方式指示相应的待测芯片6下载测试程序，并对待测芯片6进行性能测试。
处理器小板4对待测芯片6进行的性能测试包括芯片功能测试、DC参数测试和数据烧录及验证，其中任一项不合格，则测试结束。
步骤S503，处理器小板4接收待测芯片6的测试结果数据，并根据测试结果数据发送第二指令至芯片测试单元。
测试结果数据包括待测芯片6的异步通讯运行状态参数。处理器小板4根据测试结果数据输出第二指令，实现对待测芯片6的异步通讯的测试。
步骤S504，芯片测试单元根据第二指令控制芯片运载单元3对待测芯片6进行标记分类。
标记分类分为合格与不合格，实现待测芯片6的区分。
如图6所示，处理器小板4工作流程包括：
步骤S601，等待芯片测试单元发送的第一指令。
步骤S602，接收芯片测试单元发送的第一指令。
步骤S603，转换成USB操作或UART操作与待测芯片6进行通讯。
步骤S604，接收待测芯片6的测试结果数据。
步骤S605，根据测试结果数据发送第二指令至芯片测试单元。
处理器小板4能够实现与待测芯片6进行指定通讯协议的通讯，对待测芯片6进行测试，并采集待测芯片6的测试结果数据，根据测试结果数据发送第二指令至芯片测试单元，以此实现对待测芯片6的测试，不需要芯片测试单元和待测芯片6进行指定通讯协议的通讯，能够实现对多个待测芯片6进行USB或UART的异步通讯测试，提高测试效率。
以上所述实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。
Claims (10)
1.一种基于单片机的异步通讯并行测试系统，包括芯片运载单元、芯片测试单元和测试载板，其特征在于，所述测试载板上设有N个处理器小板和N个用于连接待测芯片的接线端口，所述N个处理器小板和所述N个接线端口均与所述芯片测试单元连接，每个处理器小板上的异步通讯端口和对应的一个接线端口连接，所述芯片测试单元和所述芯片运载单元连接，所述N为大于1的整数。
2.根据权利要求1所述的基于单片机的异步通讯并行测试系统，其特征在于，所述异步通讯端口为USB通讯端口或UART通讯端口。
3.根据权利要求1所述的基于单片机的异步通讯并行测试系统，其特征在于，所述处理器小板上包括处理器芯片，所述处理器芯片连接有第一通讯接口、第二通讯接口、第三通讯接口和起振电路，所述第一通讯接口和对应的接线端口连接，所述第二通讯接口和所述第三通讯接口均连接所述芯片测试单元。
4.根据权利要求3所述的基于单片机的异步通讯并行测试系统，其特征在于，所述处理器芯片为STM32。
5.根据权利要求1至4任一项所述的基于单片机的异步通讯并行测试系统，其特征在于，所述芯片测试单元包括硬件测试单元和软件测试单元，所述硬件测试单元分别连接所述软件测试单元、所述N个接线端口和N个处理器小板，所述软件测试单元连接所述芯片运载单元。
6.一种芯片异步通讯并行测试方法，其特征在于，所述方法应用于包括有芯片运载单元、芯片测试单元和测试载板的异步通讯并行测试系统，所述测试载板上设有N个处理器小板和N个用于连接待测芯片的接线端口，N个所述接线端口分别连接N个待测芯片，包括：
所述芯片测试单元分别对N个所述待测芯片进行开路短路OS连接性测试，向OS连接性测试合格的待测芯片对应的处理器小板发送第一指令；
所述处理器小板根据所述第一指令，以异步通讯方式指示相应的待测芯片下载测试程序，并对待测芯片进行性能测试；
所述处理器小板接收待测芯片的测试结果数据，并根据所述测试结果数据发送第二指令至芯片测试单元；
所述芯片测试单元根据所述第二指令控制所述芯片运载单元对待测芯片进行标记分类。
7.根据权利要求6所述的芯片异步通讯并行测试方法，其特征在于，所述异步通讯方式为USB通讯或UART通讯。
8.根据权利要求6所述的芯片异步通讯并行测试方法，其特征在于，所述芯片测试单元分别对N个所述待测芯片进行OS连接性测试，当OS连接性测试不合格，则测试结束。
9.根据权利要求6所述的芯片异步通讯并行测试方法，其特征在于，所述处理器小板对待测芯片进行的性能测试包括芯片功能测试、DC参数测试和数据烧录及验证。
10.根据权利要求9所述的芯片异步通讯并行测试方法，其特征在于，所述功能测试、DC参数测试和数据烧录及验证中任一项不合格，则测试结束。
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Address after: 518000 1st, 5th and 6th floors of No. 1 workshop, No. 28 Qingfeng Avenue, Baolong Street, Longgang District, Shenzhen City, Guangdong Province Applicant after: Shenzhen mifitech Technology Co.,Ltd. Address before: 518000 1st, 5th and 6th floors of No. 1 workshop, No. 28 Qingfeng Avenue, Baolong Street, Longgang District, Shenzhen City, Guangdong Province Applicant before: Shenzhen Mifeitake Technology Co.,Ltd. |
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| CB02 | Change of applicant information |