CN109765481A - 一种基于fpga/mcu的cpld芯片的测试板 - Google Patents

Abstract

本发明涉及一种基于FPGA/MCU的CPLD芯片的测试板，包括：子板，所述子板上设置有测试座安装区；主板，所述主板位于所述子板的下方并与所述子板连接；所述主板上设置有FPGA芯片和MCU芯片，所述FPGA芯片与所述子板连接；所述MCU芯片与所述FPGA芯片连接；测试座，所述测试座设置于所述测试座安装区内；待测CPLD芯片设置于所述测试座内，所述待测CPLD芯片与所述子板连接。通过这种结构，可以更方便CPLD芯片在实验室内的全性能测试，同时减少了时间成本和经济成本。

Description

一种基于FPGA/MCU的CPLD芯片的测试板

技术领域

本发明属于集成电路领域，具体涉及一种基于FPGA/MCU的CPLD芯片的测试板。

背景技术

CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件，是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆("在系统"编程)将代码传送到目标芯片中，实现设计的数字系统。CPLD只是能装载程序芯片的其中一个类。能烧录程序并能加密的芯片还有DSP，MCU，AVR，ARM等，也有专门设计有加密算法用于专业加密的芯片或设计验证厂家代码工作等功能芯片，该类芯片业能实现防止电子产品复制的目的。

请参见图1，图1为现有技术提供的一种CPLD芯片进行性能测试的结构示意图；在CPLD芯片到达用户端之前，要对CPLD芯片进行全性能测试，筛选出不符合设计要求的芯片。目前CPLD芯片全性能测试是在芯片完成封装后直接在封装测试厂进行的。测试时将待测CPLD芯片放在专用的socket(套接字)中，socket直接焊接在专用PCB底板上，待测芯片的所有管脚被引出，通过连接线连接到测试机器上，由测试机器tester端发送和接收数据，控制测试；CPLD芯片在用户端实验室内一般是直接焊接到PCB上，专板专测，测试内容单一。

但是，在脱离量产环境以后，要在公司内部对CPLD进行全性能测试，难以实现，返厂测试成本高、时间周期长，不利于异常分析。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种基于FPGA/MCU的CPLD芯片的测试板。本发明要解决的技术问题通过以下技术方案实现：

本发明的一个实施例提供了一种基于FPGA/MCU的CPLD芯片的测试板，包括：

子板，所述子板上设置有测试座安装区；

主板，所述主板位于所述子板的下方并与所述子板连接；所述主板上设置有FPGA芯片和MCU芯片，所述FPGA芯片与所述子板连接；所述MCU芯片与所述FPGA芯片连接；

测试座，所述测试座设置于所述测试座安装区内；待测CPLD芯片设置于所述测试座内，所述待测CPLD芯片与所述子板连接。

在本发明的一个实施例中，所述子板包括第一子板和第二子板，所述第一子板位于所述第二子板下方并与所述第二子板连接。

在本发明的一个实施例中，所述第一子板与所述第二子板通过第一排针活动连接；所述第二子板与所述主板通过第二排针活动连接。

在本发明的一个实施例中，所述第一排针的引脚与所述待测CPLD芯片的管脚一一对应。

在本发明的一个实施例中，所述第二排针的引脚与所述FPGA芯片的I/O管脚一一对应。

在本发明的一个实施例中，所述第一子板与所述第二子板通过第一排线活动连接；所述第二子板与所述主板通过第二排线连接。

在本发明的一个实施例中，所述第一子板、所述第二子板、所述主板均为PCB板。

在本发明的一个实施例中，所述第一子板、所述第二子板、所述主板均成矩形布置。

在本发明的一个实施例中，所述主板上还设置有SRAM辅助电路、网口辅助电路以及Flash辅助电路，所述网口辅助电路分别与所述SDRAM辅助电路、所述Flash辅助电路连接。

与现有技术相比，本发明的有益效果：

1.本发明在拼接时加入FPGA/MCU芯片替代封装测试厂测试机，实现实验室芯片全性能测试，方便内部验证及出货后芯片的售后维护；

2.本发明用FPGA/MCU硬件平台控制测试CPLD芯片，实时性好，降低了成本的同时提高了出厂芯片的性能。

附图说明

图1为现有技术提供的一种CPLD芯片进行性能测试的结构示意图；

图2为本发明实施例提供的一种基于FPGA/MCU的CPLD芯片的测试板的结构示意图；

图3为本发明实施例提供的一种基于FPGA/MCU的CPLD芯片的测试板的主板结构示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。

请同时参见图2和图3，图2为本发明实施例提供的一种基于FPGA/MCU的CPLD芯片的测试板的主板结构示意图；图3为本发明实施例提供的一种基于FPGA/MCU的CPLD芯片的测试板的结构示意图。

一种基于FPGA/MCU的CPLD芯片的测试板，包括：

子板，所述子板上设置有测试座安装区。

主板3，所述主板3位于所述子板的下方并与所述子板连接；所述主板3上设置有FPGA芯片5和MCU芯片6，所述FPGA芯片5与所述子板连接；所述MCU芯片6与所述FPGA芯片5连接。

测试座4，所述测试座4设置于所述测试座安装区内；待测CPLD芯片设置于所述测试座4内，所述待测CPLD芯片与所述子板连接。

进一步地，所述测试座4焊接在子板上。将CPLD芯片设置于测试座4内，进而固定连接在子板上，这样可以防止测试过程中，由于待测CPLD芯片的意外移动，导致测试管脚与子板的连接失效问题，使两者之间的连接式中处于可靠而稳定的状态，提高了测试的稳定性和可靠性。

进一步地，子板包括第一子板1和第二子板2，第一子板1位于第二子板2下方并与第二子板2连接；同时，第一子板、第二子板、主板均成矩形布置。这种子板结构适用于待测芯片的管脚数目大的情况，将子板设置成上下两层，可以使子板和主板3形成可靠的连接，避免由于连接不可靠，给测试带来潜在的影响，因而，提高了测试的稳定性、可靠性和准确性。

在一个具体实施例中，还可以将子板做成一层，将测试座4焊接在子板上，然后将子板与主板3连接。

进一步地，主板3上的FPGA芯片5和MCU芯片6是主板3的核心芯片，其中，MCU芯片6主要负责宏观调控，FPGA芯片5主要负责实现时序逻辑。

进一步地，主板3上还设置有SDRAM 9、网口11、Flash 10等辅助电路，所述网口11分别与所述SDRAM 9、所述Flash 10电连接，其中，SDRAM 9负责临时存储FPGA芯片5处理的相关数据信息，Flash 10负责存储对FPGA芯片5的配置信息；在PC端12可以通过网口11与MCU芯片6进行通信，实现实时调试。

优选地，第一子板1与第二子板2通过第一排针7活动连接，第二子板2与主板3通过第二排针8活动连接。

进一步地，第一子板1与第二子板2通过第一排针7扣接；第二子板2与主板3通过第二排针8扣接。

在一个具体实施例中，第一子板1与第二子板2通过第一排线扣接，第二子板2与主板3通过第二排线扣接。

需要说明的是，使用排针来导通各个组件，可以使各个组件更方便的进行拆卸，也更方便各个组件移植到其他结构上，与使用排线相比，使用排针时的测试信号不容易受干扰。

需要说明的是，第一排针7的每一个引脚与待测CPLD芯片的管脚一一对应；第二排针8的每一个引脚也对应着待测CPLD芯片的不同管脚。

测试座4内的待测CPLD芯片管脚通过第一排针7与第二子板2连接。

在本实施例中，对待测CPLD芯片进行测试时，将待测CPLD芯片放置在测试座4内，分别通过第一排针7、第二排针8将第一子板1、第二子板2以及主板3连接在一起，待测CPLD芯片的管脚引出到第一排针7的引脚上，再通过第二排针8的引脚与主板3上的FPGA芯片5的I/O管脚连接，在PC端12向网口11发送数据，网口11将数据传递给MCU芯片6，MCU芯片6根据得到的数据，执行对应的操作，调用FPGA芯片5的相对资源，临时存储在SDRAM 9内，然后将测试信号传递给待测CPLD芯片，同时接收待测CPLD芯片传递回的信号，FPGA芯片5再根据传递回的信号判断测试结果，最终MCU芯片6将测试结果通过网口11发送给PC端12。

优选地，所述第一子板1、所述第二子板2以及所述主板3均为PCB板。

与现有技术相比，本发明具有以下优点：

1.本发明在拼接时加入FPGA/MCU芯片替代封装测试厂测试机，实现实验室芯片全性能测试，方便内部验证及出货后芯片的售后维护；

2.本发明用FPGA/MCU硬件平台控制测试CPLD芯片，实时性好，降低了成本的同时提高了出厂芯片的性能。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (9)

1.一种基于FPGA/MCU的CPLD芯片的测试板，其特征在于，包括：

子板，所述子板上设置有测试座安装区；

主板，所述主板位于所述子板的下方并与所述子板连接；所述主板上设置有FPGA芯片和MCU芯片，所述FPGA芯片与所述子板连接；所述MCU芯片与所述FPGA芯片连接；

测试座，所述测试座设置于所述测试座安装区内；待测CPLD芯片设置于所述测试座内，所述待测CPLD芯片与所述子板连接。

2.根据权利要求1所述的测试板，其特征在于，所述子板包括第一子板和第二子板，所述第一子板位于所述第二子板下方并与所述第二子板连接。

3.根据权利要求2所述的测试板，其特征在于，所述第一子板与所述第二子板通过第一排针活动连接；所述第二子板与所述主板通过第二排针活动连接。

4.根据权利要求3所述的测试板，其特征在于，所述第一排针的引脚与所述待测CPLD芯片的管脚一一对应。

5.根据权利要求3所述的测试板，其特征在于，所述第二排针的引脚与所述FPGA芯片的I/O管脚一一对应。

6.根据权利要求2所述的测试板，其特征在于，所述第一子板与所述第二子板通过第一排线活动连接；所述第二子板与所述主板通过第二排线连接。

7.根据权利要求2所述的测试板，其特征在于，所述第一子板、所述第二子板、所述主板均为PCB板。

8.根据权利要求2所述的测试板，其特征在于，所述第一子板、所述第二子板、所述主板均成矩形布置。

9.根据权利要求1所述的测试板，其特征在于，所述主板上还设置有SDRAM辅助电路、网口辅助电路以及Flash辅助电路，所述网口辅助电路分别与所述SDRAM辅助电路、所述Flash辅助电路连接。