CN109541440A - 一种基于fpga/mcu的芯片测试方法 - Google Patents

一种基于fpga/mcu的芯片测试方法 Download PDF

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Abstract

本发明涉及一种基于FPGA/MCU的芯片测试方法，包括以下步骤：上位机向测试板上的MCU芯片发送测试信号；所述MCU芯片根据所述测试信号调用相应的测试函数，并根据所述测试函数控制FPGA芯片向待测芯片发送测试指令；所述待测芯片根据所述测试指令进行处理得到测试结果并发送给所述MCU芯片；所述MCU芯片将所述测试结果发送给所述上位机，完成所述待测芯片的测试。通过这种测试方法，可以更方便芯片在实验室内的全性能测试，同时减少了时间成本和经济成本。

Description

一种基于FPGA/MCU的芯片测试方法
技术领域
本发明属于集成电路领域，具体涉及一种基于FPGA/MCU的芯片测试方法。
背景技术
芯片，又称微电路(microcircuit)、微芯片(microchip)、集成电路(integratedcircuit)，是指内含集成电路的硅片，体积很小，常常是计算机或其他电子设备的一部分，芯片一般是指集成电路的载体，也是集成电路经过设计、制造、封装、测试后的结果，通常是一个可以立即使用的独立的整体
请参见图1，图1为现有技术提供的一种芯片进行性能测试的结构示意图；在芯片到达用户端之前，要对芯片进行全性能测试，筛选出不符合设计要求的芯片。目前芯片全性能测试是在芯片完成封装后直接在封装测试厂进行的。测试时将待测芯片放在专用的测试座中，测试座直接焊接在专用PCB底板上，待测芯片的所有管脚被引出，通过连接线连接到测试机器上，由测试机器tester端发送和接收数据，控制测试；芯片在用户端实验室内一般是直接焊接到PCB上，专板专测，测试内容单一。测试时将测试的所有模式直接写入到测试机端，由测试机端发送特定的指令给待测芯片，再将接收到的待测芯片传递回的数据与正常的数据进行比对，从而实现对芯片的全性能测试。
但是，在脱离量产环境以后，要在公司内部对芯片进行全性能测试，难以实现，返厂测试成本高、时间周期长，不利于异常分析；对于出货到客户端的芯片发生不良现象，不能第一时间确定不良原因，不利于客户维护。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种基于FPGA/MCU的芯片测试方法。本发明要解决的技术问题通过以下技术方案实现：
本发明的一个实施例提供了一种基于FPGA/MCU的芯片的测试方法，包括以下步骤：
上位机向测试板上的MCU芯片发送测试信号；
所述MCU芯片根据所述测试信号调用相应的测试函数，并根据所述测试函数控制FPGA芯片向待测芯片发送测试指令；
所述待测芯片根据所述测试指令进行处理得到测试结果并发送给所述MCU芯片；
所述MCU芯片将所述测试结果发送给所述上位机，完成所述待测芯片的测试。
在本发明的一个实施例中，所述测试板包括：
子板和主板，所述子板位于所述主板上方并通过导电连接部与所述主板连接。
在本发明的一个实施例中，所述导电连接部为排针，所述排针一端的引脚与所述芯片的引脚一一对应，其另一端的引脚与所述FPGA芯片的管脚一一对应。
在本发明的一个实施例中，上位机向测试板上的MCU芯片发送测试信号，之前还包括：
将待测芯片与测试板上的FPGA芯片连接。
在本发明的一个实施例中，将待测芯片与测试板上的FPGA芯片连接，包括：
将测试座设置于所述子板上；
将所述待测芯片置于所述测试座内；
通过所述导电连接部将所述芯片的引脚与所述主板上的FPGA芯片的管脚连接。
在本发明的一个实施例中，将测试座设置于所述子板上，包括：
将测试座焊接在所述子板上。
在本发明的一个实施例中，所述子板、所述主板均为PCB板。
在本发明的一个实施例中，所述子板、所述主板均成矩形结构。
在本发明的一个实施例中，所述FPGA芯片与所述MCU芯片电连接。
与现有技术相比，本发明的有益效果：
1.本发明采用这种测试方法，代替了封装厂的测试机，实现了实验室芯片的全性能测试，方便内部验证及出货后芯片的售后维护；
2.本发明用FPGA/MCU硬件平台控制测试芯片，实时性好，降低了成本的同时提高了出厂芯片的性能；
3.本发明采用的这种测试方法是完全独立的测试方法，既可以在实验室内进行芯片的全性能测试，也可以在封装厂与测试机配合使用。
附图说明
图1为现有技术提供的一种芯片进行性能测试的结构示意图；
图2为本发明实施例提供的一种基于FPGA/MCU的芯片测试方法的流程示意图；
图3为本发明实施例提供的一种基于FPGA/MCU的芯片测试板的结构示意图；
图4为本发明实施例提供的另一种基于FPGA/MCU的芯片测试方法的流程示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。
请同时参见图2、图3和图4，图2为本发明实施例提供的一种基于FPGA/MCU的芯片测试方法的流程示意图；图3为本发明实施例提供的一种基于FPGA/MCU的芯片测试板的结构示意图；图4为本发明实施例提供的另一种基于FPGA/MCU的芯片测试方法的流程示意图。
一种基于FPGA/MCU的芯片的测试方法，包括以下步骤：
步骤1：上位机7向测试板上的MCU芯片6发送测试信号。
进一步地，测试板包括子板1和主板2，子板1位于主板2上方并通过导电连接部与主板2连接。
进一步地，子板1可以为一层结构也可以为两层结构设置，两层结构的子板1适用于待测芯片的管脚数目大的情况，将子板1设置成上下两层，且子板1和主板2均为矩形结构，可以使子板1和主板2形成可靠的连接，避免由于连接不可靠，给测试带来潜在的影响，因而，提高了测试的稳定性、可靠性和准确性。
进一步地，子板1也可以根据不同的测试要求设计成不同的形状，本发明实施例在此不作限定。
优选地，子板1、主板2均为PCB板。
进一步地，在进行步骤1之前，还需要将待测芯片与测试板上的FPGA芯片5连接。
具体地，可以包括以下步骤：
步骤10：将测试座3设置于子板1上。
在一个具体实施例中，可以将测试座3焊接在子板1上。
步骤11：将待测芯片置于测试座3内；
需要说明的是，将芯片置于焊接在子板1上的测试座3内，这样可以防止测试过程中，由于待测芯片的意外移动，导致测试管脚与子板1的连接失效问题，使两者之间的连接式中处于可靠而稳定的状态，提高了测试的稳定性和可靠性。
步骤12：通过导电连接部4将芯片的引脚与主板2上的FPGA芯片5的管脚连接。
进一步地，导电连接部4为排针，排针一端的引脚与芯片的引脚一一对应，其另一端的引脚与FPGA芯片5的管脚一一对应。
进一步地，导电连接部4还可以为排线，排线一端的引脚与芯片的引脚一一对应，其另一端的引脚与FPGA芯片5的管脚一一对应。
需要说明的是，使用排针来导通各个组件，可以使各个组件更方便的进行拆卸，也更方便各个组件移植到其他结构上，与使用排线相比，使用排针4时的测试信号不容易受干扰。
需要说明的是，当待测芯片的引脚数目大于FPGA芯片的管脚数目时，可以根据实际情况将待测芯片的引脚进行一定数量的并联，然后与FPGA芯片5的管脚连接。
步骤2：MCU芯片6根据测试信号调用相应的测试函数，并根据测试函数控制FPGA芯片5向待测芯片发送测试指令。
具体地，在上位机7向测试板上的MCU芯片6发送了测试信号后，MCU芯片6接收到指令后根据内部编程功能模块调用相应的测试函数，同时配合FPGA芯片5内部时序逻辑(该时序逻辑符合待测芯片要求时序)，向待测芯片发送测试指令。
在一个具体实施例中个，FPGA芯片与MCU芯片电连接，MCU芯片通过控制FPGA芯片来实现测试目的。
步骤3：待测芯片根据测试指令进行处理得到测试结果并发送给MCU芯片6。
具体地，FPGA芯片5向待测芯片的测试指令对应的区域写入数据，即为预期数据；再读出测试指令对应区域的数据，将读出的数据与预期数据进行对比，得到对比结果，即测试结果。
进一步地，测试结果包括两种情况：
若读出的数据与预期的数据一致，则证明待测芯片对应的测试性能良好；
若读出的数据与预期的数据不一致，则证明待测芯片对应的测试性能不良。
步骤4：MCU芯片6将测试结果发送给上位机7，完成待测芯片的测试。
在一个具体实施例中，主板2上还设置有SDRAM 8、网口9、Flash 10等辅助电路，网口9分别与SDRAM 8、Flash 10电连接，其中，SDRAM 8负责临时存储FPGA芯片5处理的相关数据信息，Flash 10负责存储对FPGA芯片5的配置信息；在上位机7可以通过网口与MCU芯片6进行通信，实现实时调试。
在本实施例中，对待测芯片进行测试时，将待测芯片放置在测试座3内，通过排针将待测芯片的管脚与FPGA芯片5的I/O管脚连接，在上位机7向网口9发送数据，网口9将数据传递给MCU芯片6，MCU芯片6根据得到的数据，执行对应的操作，调用FPGA芯片5的相对资源，临时存储在SDRAM 8内，然后将测试信号传递给待测芯片，同时接收待测芯片传递回的信号，FPGA芯片5再根据传递回的信号判断测试结果，最终MCU芯片6将测试结果通过网口9发送给上位机7。
例如，在实际测试时：
上位机7通过网口9发送“OS”给MCU芯片6，MCU芯片6接收到指令后匹配到内部“OS”设定是进行OS测试，于是调用内部函数os_test()；该函数对应操作是FPGA芯片5给待测芯片所有I/O接口先置0，根据JTAGEXTEST功能将所有I/O接口信号从TDO上读出来；再给待测芯片所有I/O接口置1，将所有I/O接口信号从TDO上读出来；如果有任何一个I/O口两次读回的信号和外置的信号出现差异，则代表待测芯片OS不良。
上位机7通过网口9发送“Flash”给MCU芯片6，MCU芯片6接收到指令后匹配到内部“Flash”设定是进行Flash读写测试，于是调用内部函数Flash_test()；该函数对应操作是调用FPGA芯片5相关功能模块通过JTAG接口，根据JTAG协议向待测芯片Flash区域写入数据，再通过JTAG协议读出Flash的内容，与写入的数据进行对比，对比结果传递给MCU芯片6，MCU芯片6再通过网口9传递到上位机7。
上位机7通过网口9发送“Sram”给MCU芯片6，MCU芯片6接收到指令后匹配到内部“Sram”设定是进行Sram读写测试，于是调用内部函数Sram_test()；该函数对应操作是调用FPGA芯片5相关功能模块通过总线接口，根据总线协议向待测芯片Sram区域写入数据，再通过总线协议读出Sram的内容，与写入的数据进行对比，对比结果传递给MCU芯片6，MCU芯片6再通过网口9传递到上位机7。
上位机7通过网口9发送“Logic”给MCU芯片6，MCU芯片6接收到指令后匹配到内部“Logic”设定是进行内部逻辑测试，于是调用内部函数Logic_test()；该函数对应操作是调用FPGA芯片5相关功能模块，向待测芯片写入数据，再从待测芯片逻辑输出端读出数据，与写入的数据进行对比，对比结果传递给MCU芯片6，MCU芯片6再通过网口9传递到上位机7。
在一个具体实施例中，当在封装厂与测试机配合使用对待测芯片进行测试时，只需要将上位机7替换成测试机，子板1换成适用于测试机的子板1，即可实现对待测芯片的测试。
需要说明的是，本发明的待测芯片可以为CPLD芯片、FPGA芯片，也可以为适用于本发明的芯片测试方法的其他芯片，具体测试过程则根据不同的芯片进行具体操作，本发明在此不作限定。
与现有技术相比，本发明具有以下优点：
1.本发明采用这种测试方法，代替了封装厂的测试机，实现了实验室芯片的全性能测试，方便内部验证及出货后芯片的售后维护；
2.本发明用FPGA/MCU硬件平台控制测试芯片，实时性好，降低了成本的同时提高了出厂芯片的性能；
3.本发明采用的这种测试方法是完全独立的测试方法，既可以在实验室内进行芯片的全性能测试，也可以在封装厂与测试机配合使用。
实施例二
本发明实施例在上述实施例的基础上，以CPLD芯片为例，对本发明的芯片测试方法进行了进一步说明。
步骤1：将待测CPLD芯片置于测试座3内，其中，测试座3位于子板1上。
步骤2：通过排针将待测CPLD芯片的引脚与测试板上的FPGA芯片5的I/O管脚连接。
待测CPLD芯片的引脚与FPGA芯片的I/O管脚一一对应。
步骤3：上位机7向测试板上的MCU芯片6发送测试信号。
步骤4：MCU芯片6根据测试信号调用相应的测试函数，并根据测试函数控制FPGA芯片5向待测CPLD芯片发送测试指令。
步骤5：待测CPLD芯片根据测试指令进行处理得到测试结果并发送给MCU芯片6。
步骤6：MCU芯片6将测试结果发送给上位机7，完成待测CPLD芯片的测试。
实施例三
本发明实施例在实施例一的基础上，以待测FPGA芯片为例，对本发明的芯片测试方法进行了进一步说明。
步骤1：将待测FPGA芯片置于测试座3内，其中，测试座3位于子板1上。
步骤2：通过排针将待测FPGA芯片的引脚与测试板上的FPGA芯片5的I/O管脚连接。
需要说明的是，由于待测FPGA芯片的引脚数目远多于测试板上的FPGA芯片的IO管脚数目，所以待测FPGA芯片的引脚不能和测试板上的FPGA芯片的IO管脚一一对应，因此，在实际测试中，将待测FPGA芯片的引脚3～5个并联在一起接到测试板的FPGA芯片的IO管脚上。
步骤3：上位机7向测试板上的MCU芯片6发送测试信号。
步骤4：MCU芯片6根据测试信号调用相应的测试函数，并根据测试函数控制FPGA芯片5向待测FPGA芯片发送测试指令。
步骤5：待测FPGA芯片根据测试指令进行处理得到测试结果并发送给MCU芯片6。
步骤6：MCU芯片6将测试结果发送给上位机7，完成待测FPGA芯片的测试。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (9)

1.一种基于FPGA/MCU的芯片测试方法，其特征在于，包括以下步骤：
上位机向测试板上的MCU芯片发送测试信号；
所述MCU芯片根据所述测试信号调用相应的测试函数，并根据所述测试函数控制FPGA芯片向待测芯片发送测试指令；
所述待测芯片根据所述测试指令进行处理得到测试结果并发送给所述MCU芯片；
所述MCU芯片将所述测试结果发送给所述上位机，完成所述待测芯片的测试。
2.根据权利要求1所述的芯片测试方法，其特征在于，所述测试板包括：
子板和主板，所述子板位于所述主板上方并通过导电连接部与所述主板连接。
3.根据权利要求2所述的芯片测试方法，其特征在于，所述导电连接部为排针，所述排针一端的引脚与所述芯片的引脚一一对应，其另一端的引脚与所述FPGA芯片的管脚一一对应。
4.根据权利要求2所述的芯片测试方法，其特征在于，上位机向测试板上的MCU芯片发送测试信号，之前还包括：
将待测芯片与测试板上的FPGA芯片连接。
5.根据权利要求4所述的芯片测试方法，其特征在于，将待测芯片与测试板上的FPGA芯片连接，包括：
将测试座设置于所述子板上；
将所述待测芯片置于所述测试座内；
通过所述导电连接部将所述芯片的引脚与所述主板上的FPGA芯片的管脚连接。
6.根据权利要求5所述的芯片测试方法，其特征在于，将测试座设置于所述子板上，包括：
将测试座焊接在所述子板上。
7.根据权利要求2所述的芯片测试方法，其特征在于，所述子板、所述主板均为PCB板。
8.根据权利要求2所述的芯片测试方法，其特征在于，所述子板、所述主板均成矩形结构。
9.根据权利要求1所述的芯片测试方法，其特征在于，所述FPGA芯片与所述MCU芯片电连接。
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SE01 Entry into force of request for substantive examination
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RJ01 Rejection of invention patent application after publication

Application publication date: 20190329

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