CN110750949A

CN110750949A - 一种基于ibis模型模拟系统级封装剂量率效应的方法

Info

Publication number: CN110750949A
Application number: CN201910704149.0A
Authority: CN
Inventors: 贺朝会; 李洋; 李永宏; 赵浩昱; 魏佳男; 童大银; 杨卫涛
Original assignee: Xian Jiaotong University
Current assignee: Xian Jiaotong University
Priority date: 2019-07-31
Filing date: 2019-07-31
Publication date: 2020-02-04
Anticipated expiration: 2039-07-31
Also published as: CN110750949B

Abstract

本发明公开了一种基于IBIS模型模拟系统级封装剂量率效应的方法，别是瞬时剂量率效应。利用系统级封装内部不同子芯片的IBIS模型和版图布线的电气特性，通过信号完整性仿真检测各集成电路中敏感引脚、敏感网络和信号响应；并给出了评估瞬时剂量率效应导致的辐射脉冲在系统级封装内不同子芯片之间的传播的一般方法。本方法将在IBIS模型的基础上，实现瞬时电流信号传递的较高精度模拟，同时巧妙地避开了SPICE模型因包含了芯片详细的内部信息而不便公开以至于难以获得的困难以及仿真速度慢的情况。

Description

一种基于IBIS模型模拟系统级封装剂量率效应的方法

技术领域

本发明属于核技术应用——辐射效应技术领域，具体涉及一种基于IBIS模型模拟系统级封装剂量率效应的方法。

背景技术

国际半导体技术发展路线组织(International Technology Roadmap forSemiconductor,ITRS)在集成电路发展路线图中指出，系统级芯片(System on Chip,SoC)和系统级封装(System in Package,SiP)为未来半导体技术的发展趋势。系统级封装是指将多个集成电路裸片封装到一个芯片，组成一个系统的技术。系统级封装相较于系统级芯片拥有成本小、设计难度低、兼容性好、设计周期短等特点。系统级封装可以继承现有封装和工艺技术，单芯片可以实现多个功能以及功耗低等优势。军事和航天系统的小型化和轻量化已经要求研制和使用系统级封装。系统级封装的应用环境有核爆辐射环境、宇宙γ射线爆、脉冲加速器和对撞机产生的瞬时辐射环境，但目前对系统级封装辐照效应的研究较少。对于单个半导体器件，通常采用TCAD(Technology Computer Aided Design)进行3D建模，获得器件级别的瞬时剂量率响应，或对关键节点建模采用混合电路仿真。对于电路级别，一般采用考虑瞬时剂量率效应的SPICE模型进行仿真。基于TCAD和SPICE的仿真都建立在低级数据基础上，需要对海量的芯片基础结构数据进行运算，因而仿真速度较慢。系统级封装是一个完整的系统，封装了多个芯片且内部芯片工艺可能不同，布局布线的影响已经不能忽略。同样，基于TCAD和SPICE的仿真，无法解决辐射导致的瞬态电流/电压脉冲在系统级封装内部不同子芯片的传播。基于器件和电路级别的仿真已经无法满足系统级封装系统级辐照效应研究的需求，因此难以被应用于系统级的电路仿真。

发明内容

为了解决上述问题，本发明提供了一种基于IBIS模型模拟系统级封装剂量率效应的方法，通过这种方法，可以得到瞬时剂量率效应产生的脉冲信号在敏感管脚拓扑结构中的传递过程和进入下级子芯片的响应信号；可以通过结合下级子芯片的功能与传播至下级子芯片的响应信号，获得下级子芯片对传输至下级子芯片的响应信号的响应；还可以获得瞬时剂量率产生的瞬态脉冲在系统级封装内部子芯片之间的传播规律。

为达到上述目的，本发明所述一种基于IBIS模型模拟系统级封装剂量率效应的方法，包括以下步骤：

步骤1、获得系统级封装内部所有子芯片的IBIS模型；

步骤2、对系统级封装内部所有子芯片进行实验测量，在不同软件中结合步骤1得到的IBIS模型和系统级封装版图获得系统级封装内部所有子芯片的敏感管脚拓扑结构以及敏感管脚的瞬态电流/电压脉冲；

步骤3、用不同软件检验步骤2建立的子芯片敏感管脚拓扑结构是否正确，若检验结果为正确，则进行步骤4，否则调整步骤2建立的敏感管脚拓扑结构，直至检验结果为正确；

步骤4、向通过检验的敏感管脚拓扑结构添加瞬态脉冲进行仿真，得到脉冲信号在敏感管脚拓扑结构中的传递过程和进入下级子芯片的响应信号；

步骤5、分析敏感管脚拓扑结构中与敏感管脚相关联的下级子芯片对瞬态脉冲的响应：结合下级子芯片的功能与输入至下级子芯片的瞬态脉冲信号，获得步骤4中进入下级子芯片的响应信号对下级子芯片的响应；

步骤6、对所有敏感管脚拓扑结构的瞬态脉冲响应进行统计；

步骤7、追踪步骤6中所有下级子芯片的异常输出管脚，对于步骤6中下级子芯片仿真出现异常的管脚，视所有异常管脚为敏感管脚，建立异常管脚的敏感管脚拓扑结构，重复步骤3至步骤6，直到经过不同子芯片传播的瞬态脉冲对下级子芯片的输出没有影响为止；获得瞬态脉冲在系统级封装内部各子芯片之间的传播规律。

进一步的，步骤1中，IBIS模型从以下渠道获得：

1)从制造商处获得；

2)根据内部芯片的SPICE电路仿真获得；

3)通过实验测量获得。

进一步的，步骤2包括以下步骤：

步骤2.1、确定系统级封装内部子芯片的敏感管脚，对系统级封装中的内部子芯片分别进行瞬时剂量率实验，然后对子芯片信号异常的管脚的电流/电压信号做记录，获得系统级封装内部子芯片的所有敏感管脚及敏感管脚的瞬态电流/电压脉冲；

步骤2.2、将步骤1获得的IBIS模型赋予步骤2.1获得的敏感管脚以及与敏感管脚通过版图中走线相关联的下级子芯片管脚，再通过系统级封装版图得到与敏感管脚相连的走线的S参数模型，在不同软件平台中对每个子芯片的每个敏感管脚都建立一个由芯片管脚IBIS模型和走线S参数模型组成的敏感管脚拓扑结构。

进一步的，步骤3的具体过程为：在给定相同输入的情况下比较步骤2建立的敏感管脚拓扑结构在两个不同仿真软件的输出结果，如果结果一致则认为步骤2建立的敏感管脚拓扑结构正确，否则认为步骤2建立的敏感管脚拓扑结构正确。

进一步的，步骤4中，所述瞬态电流/电压脉冲为步骤2中对系统级封装内部子芯片进行瞬时剂量率实验测量的敏感管脚的瞬态电流/电压脉冲；仿真采用系统级封装内部子芯片实验得到的电流/电压脉冲信号作为输入，获得脉冲信号在敏感管脚拓扑结构中的传递过程和进入下级子芯片的响应信号。

进一步的，步骤5的具体过程如下：瞬态脉冲从敏感管脚输入，经敏感管脚拓扑结构注入下级子芯片中与敏感管脚相关联的管脚；对于数字电路，注入的瞬态脉冲在数据传输的规则下被转化为数字信号，数字信号被代入输出管脚所在下级子芯片内既定的标准测试程序，测试程序运行结果被输出到不同的输出管脚；收集下级子芯片的输出管脚信号，得到瞬态脉冲对下级子芯片输出管脚造成的影响，记录下级子芯片的异常输出管脚以及异常的电流/电压信号。

进一步的，步骤5中，对于与敏感管脚关联的，且不能进行仿真的子芯片，搭建下级子芯片的测试电路，用信号发生器产生测试脉冲信号，注入与敏感管脚关联的下级子芯片的管脚，分析与敏感管脚关联的下级子芯片的功能是否异常，并对所有输出管脚进行测量，记录各个输出管脚的异常输出管脚及异常的电流/电压信号。

进一步的，步骤6的具体过程为：对步骤2建立的所有敏感管脚拓扑结构都进行步骤3至步骤5的操作，对每个敏感管脚拓扑结构都需要统计传递至下级子芯片管脚的瞬态脉冲对下级子芯片的影响，分析芯片的功能是否异常，并对异常输出管脚进行统计。

与现有技术相比，本发明至少具有以下有益的技术效果：

由于该方法中使用的IBIS模型是不包含芯片内部信息的行为级模型，因此容易获得且仿真速度快，适用于系统级仿真；

通过对所建立的敏感管脚拓扑结构添加瞬态脉冲进行仿真，可以追踪瞬时剂量率效应导致的瞬态电流脉冲在系统级封装内部子芯片之间的传播。通过结合传播至下级芯片的电流/电压脉冲和下级芯片的具体功能，可以用分析系统级封装内部子芯片中产生的瞬态电流/电压脉冲对下级子芯片的影响；

瞬态电流/电压脉冲也可以由单粒子效应产生，因此这种方法也适用于模拟单粒子效应对系统级封装的影响，适用于追踪单粒子瞬态导致的瞬态脉冲在类似集成电路中的传播；

由于PCB板级系统和系统级封装都可以构成完整的系统，PCB板上的芯片同样可以获得IBIS模型，因此这种方法可以扩展到PCB板级以及其他类似复杂电路的瞬时剂量率效应仿真；

由于芯片之间互连关系的复杂性，如时钟信号构成的时钟树，一个输出管脚可能与其他芯片的多个管脚相连，如果敏感管脚拓扑结构包含多个管脚，就可以通过这种方法研究瞬时剂量率效应导致的多个电流/电压脉冲或者全局性脉冲的传播规律和相互耦合机制；

综上所述，这种方法可以对系统级封装的瞬时剂量率效应导致的电流/电压脉冲的传播及影响进行评价，为集成电路的抗辐射加固提供技术支持。

附图说明

图1为该方法的流程示意图；

图2为某款系统级封装的结构简图；

图3为IBIS模型结构示意图；

图4为系统级封装内部敏感管脚拓扑结构建立过程示意图；

图5为在不同软件平台验证建立敏感管脚拓扑结构正确性示意图；

图6a为在Hspice软件平台验证建立敏感管脚拓扑结构正确性结果示意图；

图6b为在HyperLynx软件平台验证建立敏感管脚拓扑结构正确性结果示意图；

图7为添加瞬态脉冲仿真示意图；

图8为经过传递后失真的信号对所在子芯片影响的示意图；

图9为追踪脉冲信号示意图。

具体实施方式

下面结合附图和具体实施方式对本发明进行详细说明。

在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

具体实施方案依据图1所示流程图完成本方法，以图2所示国内某款系统级封装为例进行介绍。图2所示的系统级封装包括AD采集芯片SAD2208、电压比较器SB9696MF、时钟驱动器SW946、D/A转换器JAD9739、FPGA配置存储芯片JXCF32P、总线驱动器JALVC164245及FPGA芯片JXCV5SX95T。

参照图1，一种基于IBIS模型模拟系统级封装剂量率效应的方法，利用容易获得的不涉及芯片内部详细的IBIS(I/O Buffer Information Specification)模型实现高精度的瞬态电流/电压脉冲模拟瞬时剂量率效应产生的脉冲在不同子芯片之间的传播。包括以下步骤：

1)建立系统级封装内部所有芯片的IBIS库。IBIS库由系统级封装内部所有芯片的IBIS模型组成。

IBIS(I/O Buffer Information Specification)模型是在不泄露芯片内部结构的基础上基于缓冲器的电流/电压(I/V)和电压/时间(V/t)曲线对输入/输出(I/O)缓存器进行快速精准建模，给出集成电路芯片管脚的电气信息，已经成为一种通用的国际标准。IBIS模型本质上是一种有特定语法规定的文本文件，用来记录缓存器的电学特性。IBIS模型可以根据SPICE电路仿真获得或者通过实验测量而获取。用户也可以在芯片生产商官网上下载得到对应芯片的IBIS模型。IBIS模型示意图如图3所示，因此查找SAD2208、SB9696MF、SW946、JAD9739、JXCF32P、JALVC164245及JXCV5SX95T芯片的IBIS模型。以上芯片的生产厂商均能提供相关类型或者替代芯片的IBIS模型或者SPICE模型。

2)在不同软件中结合系统级封装的版图和关键管脚获得敏感管脚拓扑结构以及敏感管脚的瞬态电流/电压脉冲。对于系统级封装中的所有的芯片分别进行瞬时剂量率实验，对子芯片信号异常的管脚的电流/电压信号做记录，获得系统级封装内部所有子芯片的敏感管脚拓扑结构以及敏感管脚的瞬态电流/电压脉冲。通过将1)中获得的IBIS模型赋予实验获得的敏感管脚以及下级子芯片中与敏感管脚通过版图中走线相关联的管脚，再通过系统级封装版图中得到与敏感管脚相连的信号线的S参数模型，对于每个子芯片的每个敏感管脚都建立一个由芯片IBIS模型和信号线S参数模型组成的敏感子芯片的管脚的拓扑结构。以芯片SAD2208为例，首先确定敏感的系统级封装内部子芯片SAD2208的敏感管脚，通过对芯片SAD2208进行瞬时剂量率实验，对芯片SAD2208信号异常的管脚的电流/电压信号做记录，获得系统级封装内部子芯片的敏感管脚,如与JXCV5SX95T连接的时钟线的管脚A1。通过将1)中获得的SAD2208和JXCV5SX95T的IBIS模型分别赋予实验获得的芯片SAD2208的敏感管脚A1和下级子芯片JXCV5SX95T中与敏感管脚A1通过版图中走线相关联的管脚B2。再通过系统级封装版图得到与敏感管脚相连的信号线的S参数模型，最终得到由芯片IBIS模型和信号线S参数模型组成的子芯片的敏感管脚A1和与之关联的管脚B2的拓扑结构。具体来讲HyperLynx SI(Signal Integrity)仿真中使用Boardsim功能，打开系统级封装布线图。之后选择SAD2208和JXCV5SX95T互连的时钟信号，从系统级封装原理图中找到芯片SAD2208通过管脚A1和JXCV5SX95T的管脚B2连接，构成了CLK时钟线。选择信号线CLK,选择命令Export->Net To->Free-Form Schematic。将管脚A1与管脚B2之间的传输线模型导出为S参数模型。管脚A1对应的IBIS模型中的LTC2208_CMOS_1.8V模型。根据IBIS模型来配置A1的端口模型，选择1)得到的SAD2208的IBIS模型中LTC2208_CMOS_1.8V模型与管脚A1相匹配。用同样的方法为JXCV5SX95T的管脚B2赋予LVCMOS18_F_2模型。在Hspice中，按照提取出来的S参数以及A1与B2管脚的模型，利用Hspice的语法规则，建立相同的敏感拓扑结构。图4所示为系统级封装内部敏感管脚拓扑结构建立过程示意图，敏感管脚拓扑结构包含管脚A1和管脚B2以及他们之间的走线，即虚线部分内的元素。

3)用不同软件检验2)建立的敏感管脚拓扑结构的正确性。对于辐射导致的瞬态电流/电压脉冲在敏感管脚拓扑结构中传递的瞬态仿真，目前只有Hspice软件平台支持该工作。由于Hspice输入文件是文本信息，没有可视化界面，需要将2)中建立的SAD2208的A1管脚和JXCV5SX95T的B2管脚互连的敏感管脚拓扑结构改为Hspice的输入文件，通过两种模拟软件自带的信号示波器，在给定相同输入的情况下比较Hspice和HyperLynx SI(SignalIntegrity)的输出结果，如果结果一致，则认为在Hspice中建立的子芯片的敏感管脚的拓扑结构正确，如果不一致，调整在Hspice中建立的子芯片的敏感管脚拓扑结构，直至Hspice和可视化软件的输出结果一致。具体来讲，如图5所示，在Hspice和HyperLynx中给敏感管脚拓扑结构输入端以相同的激励，观察输出端的响应。如果两种软件的响应差距在±5％，则认为等效敏感管脚拓扑结构建立正确，如图6a和图6b所示，两种软件的输出结果基本一致，满足误差范围，故认为在Hspice建立的敏感管脚拓扑结构是正确的。如果两种软件输出结果差异超出误差允许范围，调整Hspice中建立的敏感管脚拓扑结构直至两种软件的响应差距在允许范围内。

4)添加瞬态脉冲进行仿真，得到脉冲信号在敏感管脚拓扑结构中的传递过程和到达下级子芯片的响应信号。具体的，在Hspice软件中，利用3)中验证为正确的SAD2208A1管脚和JXCV5SX95T的B2管脚互接拓扑结构，给建立的拓扑结构通过仿真添加实验获得的瞬态脉冲，观察瞬态脉冲在SAD2208A1管脚和JXCV5SX95T的B2管脚互接拓扑结构中的传播和响应情况，所述瞬态脉冲为2)中对系统级封装内部子芯片进行瞬时剂量率实验获得敏感管脚的电流/电压的脉冲信号。图7为一个瞬态脉冲与正常工作信号同时从管脚A1的输入端注入，经过管脚A1的输出端、走线、管脚B2的输入端，最终到达管脚B2的输出端的示意图。

5)分析4)得到的敏感管脚拓扑结构传播至下级子芯片的响应信号对下级子芯片是否有影响。因为辐射产生的瞬态脉冲在不同子芯片之间的传播，可以通过拓扑结构进行仿真，但对下一级子芯片的影响必须要同下一级芯片的功能结合分析。SAD2208中A1管脚的瞬态脉冲经过敏感管脚拓扑结构注入FPGAJXCV5SX95T的B2管脚，注入脉冲在数据传输的规则下被转化为0/1数字信号。数字信号被代入FPGA内既定的标准测试程序Benchmark，标准测试程序的输出有可能被FPGA JXCV5SX95T的B2管脚注入的信号影响，程序运行结果被输出到不同的管脚。收集FPGA JXCV5SX95T的输出管脚信号就可以看到瞬态脉冲对不同测试程序、不同管脚造成的影响，记录各个输出管脚的异常输出管脚以及异常的电流/电压信号。如图8所示，瞬态脉冲与正常信号一同经管脚A1传递得到失真信号，通过JXCV5SX95T发管脚B2得到响应信号，响应信号经过JXCV5SX95T中测试程序的运算，运算结果输出至管脚B3，管脚B3可能会因为管脚B2的输入发生功能异常。

对于与敏感管脚关联的，不能进行仿真的下级子芯片，搭建内部子芯片的测试电路，用信号发生器产生测试脉冲信号，注入与敏感管脚关联的下级子芯片的管脚，分析下级子芯片的功能是否异常，并对所有输出管脚进行测量，记录各个输出管脚的异常输出管脚及异常的电流/电压信号。

6)对所有敏感管脚拓扑结构的瞬态脉冲响应进行统计，获得瞬态脉冲在系统级封装内部各子芯片之间的传播规律和对下级子芯片的响应。对5)中所有敏感管脚拓扑结构的瞬态脉冲的响应进行统计，获得瞬态脉冲在系统级封装内部各子芯片之间的传播规律和对下级子芯片的响应。具体来讲，对2)建立的所有敏感管脚拓扑结构都进行3)-5)操作，对每个敏感管脚拓扑结构都需要统计传递至下级子芯片管脚的瞬态脉冲对下级子芯片的影响，分析下级子芯片的功能是否异常，并对异常输出管脚及异常的电流/电压信号进行统计。

7)追踪6)中所有下级子芯片的异常输出管脚。对于6)中下级子芯片仿真出现异常的管脚，视所有异常管脚为敏感管脚，建立异常管脚的敏感管脚拓扑结构，重复3)到6)，直到经过不同子芯片传播的瞬态脉冲对下级子芯片的输出没有影响为止。具体来讲，若瞬态脉冲在某标准测试程序运行过程中，对JXCV5SX95T某一管脚的输出造成了影响，如图8中的管脚B3，那么就将管脚B3当作一个敏感管脚拓扑结构的输入端，重复上述3-6观察该管脚的输入脉冲是否会对JXCV5SX95T下一级子芯片(如JXCF32P)造成影响，直到瞬态脉冲影响完全观测不到为止。如图9所示，瞬态脉冲从管脚A1开始经过芯片JXCV5SX95T，有可能在芯片JXCV5SX95T的输出管脚B3处产生异常，继而通过管脚C4和管脚D5传递给芯片C和芯片D，因此需要对管脚B3与管脚C4以及管脚B3与管脚D5建立新的敏感管脚拓扑结构，追踪管脚B3对芯片C和芯片D的影响，如果对芯片C的输出没有影响则停止追踪。如果对芯片D的输出有影响继续则继续追踪，建立芯片D和芯片D的下级子芯片的拓扑结构并重复步骤3-6，以此类推，直至对下级子芯片无影响。

一种适用于系统级封装辐照效应的模拟方法，特别是瞬时剂量率效应。利用系统级封装内部不同子芯片的IBIS模型和系统级封装的版图信息，通过实验方法确定系统级封装内部子芯片的敏感管脚，通过信号完整性仿真手段建立了敏感管脚的拓扑结构以及得到瞬态脉冲在敏感管脚拓扑结构中的传递过程，给出了评估瞬时剂量率效应导致的瞬态脉冲在系统级封装内不同子芯片之间的传播的一般方法。本方法在IBIS模型的基础上，实现瞬态电流/电压信号传递的较高精度模拟，同时巧妙地避开了SPICE模型因包含了内部子芯片详细的内部信息而不便公开以至于难以获得的困难以及仿真速度慢的情况。

以上内容仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明权利要求书的保护范围之内。

Claims

1.一种基于IBIS模型模拟系统级封装剂量率效应的方法，其特征在于，包括以下步骤：

步骤1、获得系统级封装内部所有子芯片的IBIS模型；

步骤6、对所有敏感管脚拓扑结构的瞬态脉冲响应进行统计；

2.根据权利要求1所述的一种基于IBIS模型模拟系统级封装剂量率效应的方法，其特征在于，步骤1中，IBIS模型从以下渠道获得：

1)从制造商处获得；

2)根据内部芯片的SPICE电路仿真获得；

3)通过实验测量获得。

3.根据权利要求1所述的一种基于IBIS模型模拟系统级封装剂量率效应的方法，其特征在于，步骤2包括以下步骤：

4.根据权利要求1所述的一种基于IBIS模型模拟系统级封装剂量率效应的方法，其特征在于，步骤3的具体过程为：在给定相同输入的情况下比较步骤2建立的敏感管脚拓扑结构在两个不同仿真软件的输出结果，如果结果一致则认为步骤2建立的敏感管脚拓扑结构正确，否则认为步骤2建立的敏感管脚拓扑结构正确。

5.根据权利要求1所述的一种基于IBIS模型模拟系统级封装剂量率效应的方法，其特征在于，步骤4中，所述瞬态电流/电压脉冲为步骤2中对系统级封装内部子芯片进行瞬时剂量率实验测量的敏感管脚的瞬态电流/电压脉冲；仿真采用系统级封装内部子芯片实验得到的电流/电压脉冲信号作为输入，获得脉冲信号在敏感管脚拓扑结构中的传递过程和进入下级子芯片的响应信号。

6.根据权利要求1所述的一种基于IBIS模型模拟系统级封装剂量率效应的方法，其特征在于，步骤5的具体过程如下：瞬态脉冲从敏感管脚输入，经敏感管脚拓扑结构注入下级子芯片中与敏感管脚相关联的管脚；对于数字电路，注入的瞬态脉冲在数据传输的规则下被转化为数字信号，数字信号被代入输出管脚所在下级子芯片内既定的标准测试程序，测试程序运行结果被输出到不同的输出管脚；收集下级子芯片的输出管脚信号，得到瞬态脉冲对下级子芯片输出管脚造成的影响，记录下级子芯片的异常输出管脚以及异常的电流/电压信号。

7.根据权利要求6所述的一种基于IBIS模型模拟系统级封装剂量率效应的方法，其特征在于，步骤5中，对于与敏感管脚关联的，且不能进行仿真的子芯片，搭建下级子芯片的测试电路，用信号发生器产生测试脉冲信号，注入与敏感管脚关联的下级子芯片的管脚，分析与敏感管脚关联的下级子芯片的功能是否异常，并对所有输出管脚进行测量，记录各个输出管脚的异常输出管脚及异常的电流/电压信号。

8.根据权利要求1所述的一种基于IBIS模型模拟系统级封装剂量率效应的方法，其特征在于，步骤6的具体过程为：对步骤2建立的所有敏感管脚拓扑结构都进行步骤3至步骤5的操作，对每个敏感管脚拓扑结构都需要统计传递至下级子芯片管脚的瞬态脉冲对下级子芯片的影响，分析芯片的功能是否异常，并对异常输出管脚进行统计。