CN112232007B - 一种电子学系统总剂量效应的系统级仿真方法 - Google Patents

Abstract

本发明公开了一种电子学系统总剂量效应的系统级仿真方法，利用电子学系统内部不同芯片的电路模型及IBIS模型，通过仿真和实验的手段确定总剂量效应对每个模型单独的影响，之后将各个子模型的总剂量效应模型连接起来得到整个电子学系统在总剂量效应下的完整模型，给定输入信号即可得到整个电子学系统在总剂量效应影响下的输出响应。本方法在Verilog‑AMS模型、Verilog模型、SPICE模型以及IBIS模型的基础上都根据总剂量效应的影响进行了修正，同时利用MATLAB或Python实现了子模块之间数据的转换和传递，将各个模型耦合起来形成一个完整的电子学系统模型，实现了系统级的总剂量效应的模拟仿真。同时还编写了单个模块以及整个系统的故障评价程序，用于研究总剂量效应影响的规律。

Description

一种电子学系统总剂量效应的系统级仿真方法

技术领域

本发明属于核技术应用——辐射效应技术领域，具体涉及一种电子学系统总剂量效应的系统级仿真方法。

背景技术

随着集成电路技术的发展，电子芯片的应用场景越来越广泛。在航天航空以及一些特定的辐射环境中，电子学系统的辐射效应十分突出，辐射效应可引发系统级功能错误甚至造成永久性损坏。通常辐射可导致电子芯片出现位移损伤效应、总剂量效应、单粒子效应等。针对总剂量效应仿真计算，对于单个半导体器件，研究人员一般采用计算机辅助设计技术(Technology Computer Aided Design,TCAD)进行3D建模仿真，模拟器件级别的总剂量效应的响应，或对关键节点建模采用混合电路仿真。对于电路级别，一般采用考虑总剂量效应的SPICE模型进行仿真。实验中，直接将半导体器件或电路测试板直接置于辐照环境中使其发生总剂量效应来研究器件或电路的响应。以往针对总剂量效应的仿真集中在单个器件或者小电路级，仿真层次较低，无法适用于系统级模拟。实验中虽然能对整个电子学系统进行辐照，但是由于整个电子学系统内部各个芯片之间的互联与通讯已经固定为整体，因此只能通过测量整个电子学系统的输入输出响应来观察辐照对整个电子学系统的影响，难以获悉总剂量效应电子学系统内部各模块的影响，难以获悉随着累积剂量的增加电子学系统辐射效应导致内部各模块参数的退化对其它模块的影响，难以获悉总剂量效应下各模块之间的相互耦合关系，难以对电子学系统的总剂量效应进行准确的系统级评估。因此，基于器件级和电路级的仿真和实验无法满足系统级仿真的需求。目前，尚无针对电子学系统的系统级的总剂量效应仿真方法。

发明内容

本发明提供了一种电子学系统总剂量效应的系统级仿真方法，可以在给定总剂量下进行系统级的时域仿真，研究多模块的耦合作用，分析系统级总剂量效应规律。

为达到上述目的，本发明所述一种电子学系统总剂量效应的系统级仿真方法，包括以下步骤：

步骤1、获得电子学系统中各个模块初始状态下的IBIS模型、基本独立器件PMOS样品及其SPICE模型、以及基本独立器件NMOS样品及其SPICE模型；

步骤2、根据步骤1中得到的IBIS模型及基本独立器件PMOS和NMOS的SPICE模型，以及电子学系统中的ADC模块、DAC模块、ASIC模块以及PLL模块的内部电路，搭建电子学系统中ADC模块，DAC模块内部电路的Verilog-AMS模型以及锁相环PLL的SPICE模型，获得ASIC的Verilog模型和综合使用的工艺库，工艺库中包含基本逻辑电路单元；使用步骤1中的PMOS和NMOS器件样品搭建综合过程中所用到的基本逻辑电路单元样品；

步骤3、对ADC模块、DAC模块和PLL模块所应用到的基本电子器件NMOS样品和PMOS样品，及步骤2得到的ASIC综合使用的基本逻辑电路样品进行总剂量辐照实验，提取辐照前与辐照后的电子学参数，得到NMOS样品、PMOS样品以及基本逻辑电路单元样品的总剂量效应导致的器件参数变化量；

将所述的器件参数变化量叠加至PMOS的SPICE模型、NMOS的SPICE模型以及基本逻辑电路单元中相应的电学参数，得到NMOS总剂量效应仿真模型、PMOS总剂量效应仿真模型以及基本逻辑电路单元的总剂量效应仿真模型；

步骤4、将初始状态下的IBIS模型修正为总剂量效应下的IBIS模型；

步骤5、利用步骤3得到的NMOS总剂量效应仿真模型、PMOS总剂量效应仿真模型以及基本逻辑电路单元的总剂量效应仿真模型，得到ADC模块和DAC模块考虑总剂量效应的Verilog-AMS模型、考虑总剂量效应的ASIC模块的Verilog模型以及考虑总剂量效应的PLL模块的SPICE模型；

步骤6、建立考虑总剂量效应前的电子学系统仿真模型，利用步骤4得到的总剂量效应下的IBIS模型和步骤5得到的ADC模块和DAC模块考虑总剂量效应的Verilog-AMS模型、考虑总剂量效应的ASIC模块的Verilog模型以及考虑总剂量效应的PLL模块的SPICE模型建立考虑单个、多个或全部考虑总剂量效应的模块的电子学系统仿真模型，得到多种组合下的整个电子学系统仿真模型；比较相同输入条件下，考虑总剂量效应前后的电子学系统模型的输出响应，得到电子学系统考虑单个、多个或全部模块的总剂量效应的系统级响应。

进一步的，步骤5包括以下步骤：

S1、将步骤1中得到的ADC模块、DAC模块的Verilog-AMS模型中模拟电路部分的基本器件NMOS的SPICE模型和PMOS的SPICE模型替换为步骤3得到的总剂量效应下的NMOS总剂量效应仿真模型和PMOS总剂量效应仿真模型，得到ADC模块和DAC模块考虑总剂量效应的Verilog-AMS模型；

S2、将步骤2中获得的ASIC的工艺库中综合过程中所用的基本逻辑电路单元电路替换为步骤3得到的基本逻辑电路单元的总剂量效应仿真模型，得到考虑总剂量效应的ASIC模块的Verilog模型；

S3、将步骤2中搭建的PLL模块的SPICE模型中所使用的器件NMOS及PMOS模型替换为步骤3得到的总剂量效应仿真器件模型，得到考虑总剂量效应的PLL模块的SPICE模型。

进一步的，S2的过程为：在确定ASIC模块的具体功能后，使用Verilog语言描述ASIC模块电路，并利用综合工艺库将使用Verilog语言描述的ASIC模块电路综合为实际电路。

进一步的，综合工艺库中包括基本逻辑电路单元综合模型的物理信息，所述基本逻辑电路单元包括反相器、缓冲、与非、或非、与或非、锁存器以及触发器。

进一步的，步骤3中，NMOS样品和PMOS样品以及基本逻辑电路单元的的电子学参数，均通过半导体多功能参数测试仪4200ASCS测量得到。

进一步的，步骤6包括以下步骤：

步骤6.1、对时钟模块PLL进行时域仿真，产生整个电子学系统的时钟信息并存储；

步骤6.2、在给定ADC模块输入的情况下调用步骤6.1产生的整个系统的时钟信息进行ADC模块的时域仿真并存储其输出数据，来模拟在PLL时钟节拍下ADC模块的采样；

步骤6.3、对ASIC模块的总剂量效应模型进行行为仿真，仿真过程中调用步骤6.1和步骤6.2得到的PLL时钟信息以及ADC的输出信息作为ASIC的时钟信息和输入信息，仿真产生新的ASIC输出数据并存储；

步骤6.4、将PLL模块的输出时钟和ASIC的输出数据作为DAC的输入数据进行时域仿真，并对其输出数据进行存储；

步骤6.5、比较考虑总剂量效应前后电子系系统输出信号的差异。

进一步的，步骤6.5中，利用Matlab或Python程序编写故障评价程序对考虑总剂量效应前后的系统输出信号进行处理，比较考虑总剂量效应前后系统输出信号的差异。

进一步的，步骤6.5中，分别对比一个或多个子模块同时考虑总剂量效应的影响，获得总剂量效应下单个模块或多个模块耦合作用对整个电子学系统信号传播的影响。

与现有技术相比，本发明至少具有以下有益的技术效果：

建立了针对电子芯片组成的电子学系统的系统级的总剂量效应仿真方法，利用电子学系统内部不同芯片的电路模型及输入输出缓冲区信息规范模型(I/O BufferInformation Specification,IBIS)，通过仿真和实验的手段确定总剂量效应对每个模型单独的影响，之后将各个子芯片的总剂量效应模型连接起来得到整个电子学系统在总剂量效应下的完整模型，给定输入信号即可得到整个电子学系统在总剂量效应影响下的输出响应。本方法在混合信号硬件描述语言Verilog-AMS模型、数字信号硬件描述语言Verilog模型、仿真电路模拟器(Simulation Program with Integrated Circuit Emphasis,SPICE)模型以及IBIS模型的基础上都根据总剂量效应的影响进行了修正，同时利用MATLAB或Python编程实现了子模块之间数据的转换和传递，将各个模型连接起来形成一个完整的电子学系统模型，实现了系统级的总剂量效应的模拟仿真。同时还编写了单个模块以及整个系统的故障评价程序，用于研究总剂量效应影响的规律。可以从系统级评估电子学系统的总剂量效应，研究电子学系统内部各模块的敏感性以及相互耦合规律，填补了该领域空白。

本方法除总剂量效应外，可以推广至其他稳态效应研究，如稳态中子辐射环境，稳态电子辐射环境等。通过替换以上辐射效应导致的器件或者基本逻辑电路单元电学参数变化，同样可实现以上稳态辐射效应的系统级模拟。本方法同样适用于电子学系统的低剂量率效应的系统级模拟；

本方法中针对复杂电路如数模转换器(Analog to Digital Converter,ADC)、模数转换器(Digital to Analog Converter,DAC)、专用集成电路芯片(ApplicationSpecific Integrated Circuit,ASIC)以及锁相环(Phase Locked Loop,PLL)建立总剂量效应模型，采用IBIS模型、Verilog模型、Verilog-AMS模型建模，这些模型可以由官方生成厂商处获得或自己进行搭建，具有仿真速度快，消耗时间短等优点，适用于系统级、长时间的仿真。

本方法针对不同复杂度的模块给出了不同建模方法，所采用的模块级建模方法不局限应用于本方法所指的电子学系统，易于扩展到其它电子学系统的总剂量效应研究；

综上所述，本仿真方法可以对电子学系统的在总剂量效应下的工作状态进行评估，可以为集成电路的抗辐射加固提供技术支持。

附图说明

图1为该方法的流程示意图；

图2为采用的专用电子学系统结构示意图；

图3为IBIS模型结构示意图；

图4为PLL结构图；

图5为Design Compiler综合库结构图；

图6为系统仿真模型连接图。

具体实施方式

下面结合附图和具体实施方式对本发明进行详细说明。

在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

本发明基于SPICE、Verilog、Verilog-AMS以及IBIS模型等技术搭建了一套电子学系统总剂量效应的仿真系统，该电子学系统由ADC、DAC模块来实现模拟或数字信号之间的转换，锁相环PLL为整个系统提供时钟信号，ASIC来实现对数字信号的滤波处理。

具体实施方案依据图1所示流程图完成本方法，图2所示的为该方法中采用的专用电子学系统的结构示意图，整个系统包括ADC模块、DAC模块、ASIC模块和PLL模块。

参照图1，一种研究电子学系统总剂量效应的系统级仿真方法，可以对电子学系统的总剂量辐照效应进行系统级评估。其具体步骤如下：

步骤1、建立电子学系统内部模块初始状态下的IBIS库。获取电子学系统内部芯片数字电路的P沟道MOS管(Positive channel Metal Oxide Semiconductor,PMOS)及其SPICE模型，获取N沟道MOS管(Negative channel Metal Oxide Semiconductor,NMOS)及其SPICE模型。IBIS库由电子学系统内部所有子模块芯片的IBIS模型组成。

IBIS模型是在不泄露芯片内部结构的基础上基于缓冲器的电流/电压(I/V)和电压/时间(V/t)曲线对输入/输出(I/O)缓存器进行快速精准建模，给出集成电路芯片管脚的电气信息，已经成为一种通用的国际标准。IBIS模型本质上是一种有特定语法规定的文本文件，用来记录模块输入输出端口缓存器的电学特性。IBIS模型可以根据SPICE电路仿真获得或者通过实验测量而获取。用户也可以在芯片生产商官网上下载得到对应芯片的IBIS模型。IBIS模型示意图如图3所示。

子模块芯片内部的数字电路由互补金属氧化物(Complementary Metal OxideSemiconductor,CMOS)组成，而CMOS主要包括PMOS和NMOS两种基本电子器件单元。数字电路由PMOS与NMOS两种基本单元所组成，CMOS管的SPICE模型可通过官方获得。

步骤2、根据步骤1得到的IBIS模型及基本独立器件PMOS和NMOS的SPICE模型，以及ADC模块、DAC模块、ASIC模块以及PLL模块的内部电路，搭建ADC模块和DAC模块内部电路的Verilog-AMS模型；建立ASIC模块的Verilog模型，获取ASIC综合使用的综合工艺库。建立锁相环PLL的SPICE模型。对于综合工艺库中的基本逻辑电路单元，使用步骤1中的PMOS和NMOS器件搭建综合过程中所用到的基本逻辑电路单元样品。

Verilog-AMS模型可以由SPICE模型转换得到。Verilog-AMS是Verilog硬件描述语言的一个衍生物。类似Verilog-HDL和VHDL语言，Verilog-AMS被设计来创建系统模型，并进行仿真验证。与Verilog和VHDL不同的是，还没有办法直接从Verilog-AMS模型“综合”出完整的模拟电路模块。也因为如此，Verilog-AMS并没有从一开始就进入模拟电路设计师的设计流程中。现在，随着模拟系统集成度的提高，仿真和验证的难度的加大，Verilog-AMS才越来越多地被人们采用。

Verilog-AMS模型包含了模拟和混合信号扩展模块。它扩展了Verilog的事件驱动仿真器的回路，通过使用一个连续时间仿真器，可以在模拟域上求解微分方程。在Verilog-AMS模型里模拟事件可以触发数字行为，反之亦可。Verilog-AMS可以像SPICE模型一样描述非常细节的工作情况，但更多的时候它被用于描述高层的，更加抽象的功能，用于对大规模系统进行前期的，快速高效的仿真验证。

ADC模块、DAC模块的Verilog-AMS模型可以由其SPICE模型转换而来，相比于SPICE电路模型，Verilog-AMS模型更加简单高效，使用Verilog-AMS可以大大提高系统级别的仿真验证速度。基于Verilog-AMS可以对复杂电路的数字部分和模拟部分分开建模，可以对ADC模块及DAC模块内部的模拟部分电路进行SPICE建模。该种建模方法已经成熟，不详细赘述。

ASIC的Verilog模型可以根据实验的不同需求来针对性地进行建模，利用Verilog语言可以简单精确地实现电路功能的精确编程，在编写完ASIC的Verilog模型后，利用综合软件将其转换为实际的工作电路，这一步需要相关综合工艺库来提供实际电路中的基本电路单元。综合工艺库可从半导体生成厂商处获取。这里可采用Synopsys公司的DesignCompiler软件利用其公司的工艺库将Verilog模型综合为实际电路，就可以得到含有标准时间延迟信息文件(Standard Delay Format,SDF)的ASIC的电路网表模型。

锁相环PLL主要用来为电子学系统提供时间驱动，其SPICE模型主要由鉴相器(Phase Detector,PD)、电荷泵(Charge Pump,CP)与环路低通滤波器(Loop PassFilter,LPF)，压控振荡器(Voltage Controlled Oscillator,VCO)三部分组成，其原理框图如图4所示。图4中，Ui为PLL的输入电压信号，Ud为鉴相器的输出电压信号，Uc为环路滤波器的输出电压信号，Uo为压控振荡器，也是PLL的输出电压信号。鉴相器的输出端和包含环路低通滤波器的电荷泵的输入端连接，环路滤波器的输出端和压控振荡器的输入端连接，压控振荡器的输出即为PLL的输出信号，同时也作为负反馈信号输入到鉴相器当中与PLL的输入电压信号作比较。

步骤3、对电子学系统中的ADC、DAC和PLL模块中模拟电路部分所应用到的基本电子器件NMOS和PMOS样品，以及ASIC综合中所需的基本逻辑电路单元样品，进行总剂量辐照实验。提取辐照前与辐照后的器件和电路参数。通过修改原有PMOS、NMOS以及基本逻辑电路单元中相应的电子学参数，将总剂量效应导致的器件参数变化量叠加到初始量，即可得到总剂量效应下NMOS、PMOS以及基本逻辑电路单元的总剂量效应仿真模型。

ADC模块、DAC模块和PLL模块都包含数字电路部分和模拟电路部分，其中总剂量效应对这些模块模拟电路影响较大。为了获得ADC模块、DAC模块和PLL模块中模拟电路部分在总剂量效应下的响应，需要获得NMOS和PMOS在总剂量效应影响下的电子学参数的变化量，电子学参数包括总剂量效应下NMOS和PMOS的阈值电压、漏电流、结电容等参数。NMOS和PMOS在总剂量效应影响下的电子学参数的变化量可以通过测量实验前后电子学参数的差值。ASIC为基本逻辑电路单元组成的数字电路，总剂量效应主要导致其信号时延发生变化。对于ASIC中的基本逻辑电路单元，如与非门、反相器等，需要获得总剂量效应导致从ASIC输入引脚到输出引脚的信号传递延迟时间，信号的传递延迟时间可以通过测量实验前后信号传递延迟时间的差值得到。NMOS样品和PMOS样品的电子学参数，基本逻辑电路单元的信号传递延迟时间都可以通过设备直接测量得到，测量设备可选用高精度半导体多功能参数测试仪4200ASCS。通过修改原有PMOS，NMOS以及基本逻辑电路单元中相应的电学参数，将总剂量效应导致的器件参数变化量叠加至初始参数，即可得到总剂量效应下NMOS和PMOS的总剂量效应仿真模型，得到总剂量效应下基本逻辑电路单元的总剂量效应仿真模型。

步骤4、将系统中的所用的初始状态的IBIS模型修正为总剂量效应下的IBIS模型。在辐照环境下，各个模块的输入输出缓冲也会受到总剂量效应的影响从而导致信号时间特性的改变。可以通过搭建模块的输入输出缓冲对的实际电路，将其置于辐照环境下测得管脚电路的输入输出时间响应，并根据其响应修正正常IBIS模型中的数值来得到总剂量效应下的IBIS模型，亦可通过模拟方法获得。总剂量效应下的IBIS模型修正方法已有文献及专利报道，故不详细赘述过程。

步骤5、建立ADC模块和DAC模块考虑总剂量效应的Verilog-AMS模型。将步骤2中获得的ASIC的工艺库中综合过程中所用的基本逻辑电路单元电路替换为步骤3中替换参数后的总剂量效应仿真基本逻辑电路单元模型，即可考虑总剂量效应对ASIC模块的影响。

ADC模块与DAC模块的Verilog-AMS的模型来自SPICE模型的转换或者是厂家的提供。基本电子器件在总剂量下的响应可由步骤3中实验测量得到，在步骤3中得到总剂量效应下NMOS和PMOS的总剂量效应仿真模型后，即可将原本Verilog-AMS中模拟电路部分NMOS和PMOS模型给替换掉，即可得到总剂量效应下ADC模块与DAC模块的Verilog-AMS模型。

步骤6、可建立考虑总剂量效应的ASIC模块的Verilog电路模型：将步骤2中获得的ASIC的工艺库中综合过程中所用的基本逻辑电路单元替换为步骤3中替换参数后的总剂量效应仿真基本逻辑电路单元模型，即可考虑总剂量效应对ASIC模块的影响。在确定ASIC的具体功能后，使用Verilog语言来描述具体电路，之后使用综合软件Design Compiler将Verilog程序综合为实际电路，综合过程调用工艺库，也叫做基本单元库，其结构如图5所示，基本单元库中包含了反相器、缓冲、与非、或非、与或非、锁存器、触发器等基本逻辑电路单元综合模型的物理信息，标准单元是完成通用功能的逻辑。

一个综合工艺库中包含以下信息：

一系列的单元(包括单元的引脚)；

每个单元的面积，在深亚微米中，一般用平方微米表示，在亚微米工艺下，一般用门来表示；

每个输出引脚的逻辑功能；

每个输入到输出的传递时延，输出到输出的传递时延，双向端口到输出的传递时延。

可以看出，工艺库包含基本逻辑电路单元的单元属性、时序信息、总线描述。其中总线描述中的时序部分包含每个基本逻辑电路单元的时延信息，而这些时延信息是基本逻辑电路单元在正常工作条件下的时延信息，并未考虑总剂量效应的影响。对于ASIC综合过程中所调用的基本逻辑电路单元，可使用步骤1中的PMOS和NMOS器件搭建对应的电路，用于下一步实验。为了添加总剂量效应的影响，将工艺库中基本逻辑电路单元模型替换为步骤3中总剂量效应下基本逻辑电路单元的总剂量效应仿真模型，从而考虑总剂量效应对基本逻辑电路单元时延的影响，之后重新通过Design Compiler进行综合得到整个ASIC模块在总剂量效应下的电路模型。

基本逻辑电路单元的时延信息的改变量，也可以通过仿真软件，采用步骤1中获取的NMOS及PMOS与步骤3中获取的NMOS及PMOS总剂量效应模型搭建对应的基本逻辑电路单元仿真模型，再比较两种电路模型对信号的时延差值而得到。

步骤7、建立考虑总剂量效应的PLL的SPICE模型。PLL主要由模拟电路组成包含NMOS及PMOS电子器件，将PLL SPICE模型中所使用的器件NMOS及PMOS模型替换为步骤3得到总剂量效应下NMOS和PMOS的总剂量效应仿真模型，即可得到总剂量效应下的PLL的SPICE模型，得到添加了总剂量效应模型的电子学系统。

步骤8、建立ADC，DAC，ASIC和PLL模块之间的数据流转换和传递程序，分别建立考虑总剂量效应前的电子学系统仿真模型，以及替换单个或多个甚至全部考虑总剂量效应的内部模块，得到多种组合下的整个电子学系统仿真模型。通过自编程编写系统的故障评价程序，比较各种组合下相同输入条件下考虑总剂量效应前后的电子学系统的输出响应，得到电子学系统考虑单个或多个甚至全部模块的总剂量效应的系统级响应。

对于系统级仿真，通过向电子学系统的输入端，即ADC和时钟输入正常工作信号，观察最后DAC的输出信号。由于系统级仿真各个模块涉及多种类型的电路仿真(SPICE,Verilog-AMS,Verilog)，并不能用一个仿真器实现全部仿真，因此数据流的传递十分重要。

以仅考虑ADC模块发生总剂量效应对整体系统的影响为例。根据已获得的ADC考虑总剂量效应前后两种模型以及DAC，ASIC和PLL模块不考虑总剂量效应的模型，建立模块之间的数据流转换和传递程序，得到不考虑总剂量效应的电子系系统仿真模型，以及仅ADC模块考虑考虑总剂量效应的电子系系统仿真模型。在得到电子学系统内所有子模块的模型后，首先对输入模块PLL进行时域仿真，产生整个系统的时钟信息并存储。接着，在给定ADC输入的情况下调用上一步产生的整个系统的时钟信息进行ADC模块的时域仿真并存储其输出数据，来模拟在PLL时钟节拍下ADC的采样与转换。接着，对ASIC综合得到的总剂量效应模型进行行为仿真，仿真过程中调用之前两步得到的PLL时钟信息以及ADC的输出信息作为ASIC的时钟信息和输入信息，仿真产生新的ASIC输出数据并存储。最后，将PLL的输出时钟和ASIC的输出数据作为DAC的输入数据进行时域仿真，并对其输出数据进行存储。其完整模型如图6所示。图6中所显示的各个模块之间的“连接”并不是说用导线将其连接起来，而是利用MATLAB或Python程序将每个子芯片的输出信息转换为能被下一个子芯片所接收的信息格式，确保信息能够在电子学系统内传播。

分别对考虑总剂量效应前后的系统进行仿真，在确保系统仿真模型能够正常运行后，在电子学系统的输入端，即ADC的输入端输入正常工作信号，并观察系统的输响应，即DAC的输出端输出与正常工作下的DAC输出信号有何区别，如输出信号幅值和信号延迟的变化，利用MATLAB或Python程序编写故障评价程序对考虑总剂量效应前后的系统输出信号进行处理，比较考虑总剂量效应前后系统输出信号的差异来分析总剂量效应对电子学系统的影响规律。同时也可以研究一个或多个子模块同时考虑总剂量效应的影响，获得总剂量效应下单个模块或多个模块耦合作用对整个电子学系统信号传播的影响。同时还可以改变系统的输入信号，研究不同信号下总剂量效应对系统及各个子模块的影响。

本发明所述的方法利用电子学系统内部不同芯片的电路模型及IBIS模型，通过仿真和实验的手段确定总剂量效应对每个模型单独的影响，之后将各个子模型的总剂量效应模型连接起来得到整个电子学系统在总剂量效应下的完整模型，给定输入信号即可得到整个电子学系统在总剂量效应影响下的输出响应。本方法在Verilog-AMS模型、Verilog模型、SPICE模型以及IBIS模型的基础上都根据总剂量效应的影响进行了修正，同时利用MATLAB或Python实现了子模块之间数据的转换和传递，将各个模型耦合起来形成一个完整的电子学系统模型，实现了系统级的总剂量效应的模拟仿真。同时还编写了单个模块以及整个系统的故障评价程序，用于研究总剂量效应影响的规律。

以上内容仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明权利要求书的保护范围之内。

Claims (8)

1.一种电子学系统总剂量效应的系统级仿真方法，其特征在于，包括以下步骤：

步骤1、获得电子学系统中各个模块初始状态下的IBIS模型、基本独立器件PMOS样品及其SPICE模型、以及基本独立器件NMOS样品及其SPICE模型；

步骤2、根据步骤1中得到的IBIS模型及基本独立器件PMOS和NMOS的SPICE模型，以及电子学系统中的ADC模块、DAC模块、ASIC模块以及PLL模块的内部电路，搭建电子学系统中ADC模块，DAC模块内部电路的Verilog-AMS模型以及锁相环PLL的SPICE模型，获得ASIC的Verilog模型和综合使用的工艺库，工艺库中包含基本逻辑电路单元；使用步骤1中的PMOS和NMOS器件样品搭建综合过程中所用到的基本逻辑电路单元样品；

步骤3、对ADC模块、DAC模块和PLL模块所应用到的基本电子器件NMOS样品和PMOS样品，及步骤2得到的ASIC综合使用的基本逻辑电路样品进行总剂量辐照实验，提取辐照前与辐照后的电子学参数，得到NMOS样品、PMOS样品以及基本逻辑电路单元样品的总剂量效应导致的器件参数变化量；

将所述的器件参数变化量叠加至PMOS的SPICE模型、NMOS的SPICE模型以及基本逻辑电路单元中相应的电学参数，得到NMOS总剂量效应仿真模型、PMOS总剂量效应仿真模型以及基本逻辑电路单元的总剂量效应仿真模型；

步骤4、将初始状态下的IBIS模型修正为总剂量效应下的IBIS模型；

步骤5、利用步骤3得到的NMOS总剂量效应仿真模型、PMOS总剂量效应仿真模型以及基本逻辑电路单元的总剂量效应仿真模型，得到ADC模块和DAC模块考虑总剂量效应的Verilog-AMS模型、考虑总剂量效应的ASIC模块的Verilog模型以及考虑总剂量效应的PLL模块的SPICE模型；

步骤6、建立考虑总剂量效应前的电子学系统仿真模型，利用步骤4得到的总剂量效应下的IBIS模型和步骤5得到的ADC模块和DAC模块考虑总剂量效应的Verilog-AMS模型、考虑总剂量效应的ASIC模块的Verilog模型以及考虑总剂量效应的PLL模块的SPICE模型建立考虑单个、多个或全部考虑总剂量效应的模块的电子学系统仿真模型，得到多种组合下的整个电子学系统仿真模型；比较相同输入条件下，考虑总剂量效应前后的电子学系统模型的输出响应，得到电子学系统考虑单个、多个或全部模块的总剂量效应的系统级响应。

2.根据权利要求1所述的一种电子学系统总剂量效应的系统级仿真方法，其特征在于，所述步骤5包括以下步骤：

S1、将步骤1中得到的ADC模块、DAC模块的Verilog-AMS模型中模拟电路部分的基本器件NMOS的SPICE模型和PMOS的SPICE模型替换为步骤3得到的总剂量效应下的NMOS总剂量效应仿真模型和PMOS总剂量效应仿真模型，得到ADC模块和DAC模块考虑总剂量效应的Verilog-AMS模型；

S2、将步骤2中获得的ASIC的工艺库中综合过程中所用的基本逻辑电路单元电路替换为步骤3得到的基本逻辑电路单元的总剂量效应仿真模型，得到考虑总剂量效应的ASIC模块的Verilog模型；

S3、将步骤2中搭建的PLL模块的SPICE模型中所使用的器件NMOS及PMOS模型替换为步骤3得到的总剂量效应仿真器件模型，得到考虑总剂量效应的PLL模块的SPICE模型。

3.根据权利要求2所述的一种电子学系统总剂量效应的系统级仿真方法，其特征在于，所述S2的过程为：在确定ASIC模块的具体功能后，使用Verilog语言描述ASIC模块电路，并利用综合工艺库将使用Verilog语言描述的ASIC模块电路综合为实际电路。

4.根据权利要求3所述的一种电子学系统总剂量效应的系统级仿真方法，其特征在于，所述综合工艺库中包括基本逻辑电路单元综合模型的物理信息，所述基本逻辑电路单元包括反相器、缓冲、与非、或非、与或非、锁存器以及触发器。

5.根据权利要求2所述的一种电子学系统总剂量效应的系统级仿真方法，其特征在于，所述步骤3中，NMOS样品和PMOS样品以及基本逻辑电路单元的的电子学参数，均通过半导体多功能参数测试仪4200ASCS测量得到。

6.根据权利要求1所述的一种电子学系统总剂量效应的系统级仿真方法，其特征在于，所述步骤6包括以下步骤：

步骤6.1、对时钟模块PLL进行时域仿真，产生整个电子学系统的时钟信息并存储；

步骤6.2、在给定ADC模块输入的情况下调用步骤6.1产生的整个系统的时钟信息进行ADC模块的时域仿真并存储其输出数据，来模拟在PLL时钟节拍下ADC模块的采样；

步骤6.3、对ASIC模块的总剂量效应模型进行行为仿真，仿真过程中调用步骤6.1和步骤6.2得到的PLL时钟信息以及ADC的输出信息作为ASIC的时钟信息和输入信息，仿真产生新的ASIC输出数据并存储；

步骤6.4、将PLL模块的输出时钟和ASIC的输出数据作为DAC的输入数据进行时域仿真，并对其输出数据进行存储；

步骤6.5、比较考虑总剂量效应前后电子系系统输出信号的差异。

7.根据权利要求6所述的一种电子学系统总剂量效应的系统级仿真方法，其特征在于，所述步骤6.5中，利用Matlab或Python程序编写故障评价程序对考虑总剂量效应前后的系统输出信号进行处理，比较考虑总剂量效应前后系统输出信号的差异。

8.根据权利要求6所述的一种电子学系统总剂量效应的系统级仿真方法，其特征在于，所述步骤6.5中，分别对比一个或多个子模块同时考虑总剂量效应的影响，获得总剂量效应下单个模块或多个模块耦合作用对整个电子学系统信号传播的影响。

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