CN111487524A

CN111487524A - 一种通用的芯片测试系统、测试方法及存储介质

Info

Publication number: CN111487524A
Application number: CN202010414915.2A
Authority: CN
Inventors: 程景全; 宿晓锋; 郭婷; 武建宏
Original assignee: Shanghai Huali Microelectronics Corp
Current assignee: Shanghai Huali Microelectronics Corp
Priority date: 2020-05-15
Filing date: 2020-05-15
Publication date: 2020-08-04
Anticipated expiration: 2040-05-15
Also published as: CN111487524B

Abstract

本发明提供了一种通用的芯片测试系统、测试方法及存储介质。芯片测试系统包括主控装置、测试主板、N个子板连接件，若干个测试子板以及若干个测试套件。测试主板与主控装置、测试套件及测试子板连接；测试子板和测试套件匹配，测试子板和测试主板通过子板连接件连接。本发明提供的一种通用的芯片测试系统能够快速准确地对芯片设计前后的功能和性能进行验证测试，可以满足芯片制造前的功能验证、性能测试、可靠性测试的测试任务，而且该系统为模块化设计可扩展性强、能够实现测试自动化。

Description

一种通用的芯片测试系统、测试方法及存储介质

技术领域

本发明涉及芯片验证测试技术领域，尤其涉及一种通用的芯片测试系统、测试方法及存储介质。

背景技术

众所周知，信息技术与集成电路技术的快速发展与不断创新，尤其是在物联网、人工智能、无人驾驶、5G等技术产业的广泛应用，为人们的工作和生活带来了极大的便利性和舒适性。相应地，人们对工作和生活更高品质的追求，也促使了集成电路技术也随之不断向高精度、高速、高可靠性的方向发展。

集成电路的制造过程，通常可分为晶圆制程、晶圆测试、封装及最后测试。通常，晶圆指制作集成电路所用的硅片，在晶圆制程全部完成后，晶圆上一般包含若干个芯片。然而，由于半导体晶圆本身的缺陷、制备时操作缺陷以及后期封装时的缺陷都有可能导致芯片不符合设计预期，因此，芯片的验证测试成为集成电路制造过程中不可或缺的重要流程之一。尤其是后摩尔时代芯片的制备工艺越来越先进，工作的电压也越来越低，对芯片的验证测试系统及测试方法的要求也越来越高。现有技术中，芯片验证测试大都是分阶段进行，甚至由不同的测试团队进行。这是因为芯片流片前后需要验证的内容不同，流片前需要通过硬件加速器和FPGA进行原型机验证；流片后主要通过晶圆自动化测试机、评估板配合专用仪器进行封装级测试，可靠性测试等；通常情况下封装级测试耗时较长，特别是需要在各种边界条件下测试时耗时更长；尤其是不同的芯片用来执行不同的功能，因此会历经不同的功能性、参数性及电性测试。不同的功能测试，需要搭建不同的硬件平台并开发相应的测试软件。

由于在任何集成电路制造或测试厂中，待测的芯片的种类，远超过可用于测试的机台数量。这种分阶段甚至由不同团队进行芯片验证测试存在以下缺陷：

一、测试资源浪费：由于流片前后验证分阶段验证，芯片测试验证系统通常具有针对性，针对某一原型机类型甚至某一芯片类型，彼此相互独立甚至封闭，导致硬件测试资源无法共享。

二、效率低下：由于不同的功能测试，需要搭建不同的硬件平台并开发相应的测试软件，因此，很难快速搭建芯片测试系统。

三、可靠性低、不便于维护：一些高速高精度的IP需要独立的测试信号源和专业的测试仪器以及测试板，芯片的可靠性测试更是需要专业的封装测试环境，比如温度拉偏测试，即使是同一待测试芯片，由于不同的验证测试目的，也需要搭建多个测试验证平台。

因此，如何提高测试资源的利用率，并快速建立一套通用且可靠的芯片测试系统，日益成为本领域技术人员亟待解决的技术问题之一。

在能够获得公开资料上，还没有能够实现不同阶段甚至不同芯片不同测试评价的芯片测试系统。

需要说明的是，公开于该发明背景技术部分的信息仅仅旨在加深对本发明一般背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。

发明内容

本发明的目的是提供一种通用的芯片测试系统、测试方法及存储介质，以解决现有技术中芯片流片前和流片后的测试硬件资源无法共享、芯片功能评价、芯片性能评价、芯片可靠性评价等芯片测试系统搭建慢不能通用的问题。

为实现上述目的，本发明提供了一种通用的芯片测试系统，通过以下技术方案予以实现，包括主控装置、测试主板、N个子板连接件，若干个测试子板以及若干个测试套件，N≥1；

所述主控装置分别与所述测试主板和若干个所述测试套件连接；

N个所述子板连接件包括一个第一子板连接件和N－1个第二子板连接件，所述测试主板通过所述第一子板连接件与所述测试子板连接，所述测试子板之间通过所述第二子板连接件连接，所述第一子板连接件和所述第二子板连接件之间以及所述第二子板连接件之间信号连通；

所述测试子板与所述测试套件连接，所述测试子板上设置有芯片套接口，所述芯片套接口用于将待测试芯片与所述芯片测试系统连接；

其中，所述测试套件与所述主控装置之间、所述测试套件与所述测试子板之间以及所述测试子板与所述子板连接件之间均为可拆卸连接；

所述主控装置包括测试控制模块，所述测试控制模块被配置为接收测试配置信息，并用于将所述测试配置信息转化为激励指令和测试指令，并根据所述激励指令控制所述测试套件为所述待测试芯片提供测试激励，以及控制所述测试主板、所述测试子板和所述待测试芯片协同执行所述测试指令；

所述测试控制模块还用接收所述测试子板和所述测试套件提供的测试数据。

可选地，还包括网络服务器，所述网络服务器与所述主控装置通信连接，所述网络服务器被配置为接收所述测试数据，并用以对所述测试数据进行数据处理；

和/或

向所述测试控制模块发送所述测试配置信息。

可选地，所述测试主板包括第一接口、微处理器、FPGA器件、第一存储器、第二存储器、第三存储器、电平转换器、第二接口和电源管理模块；

所述测试主板通过所述第一接口与所述主控装置连接；

所述微处理器分别与所述第一接口、所述第一存储器和所述FPGA器件连接；

所述FPGA器件分别与所述第二存储器和所述第三存储器连接；

所述FPGA器件分别通过所述第二接口和所述电平转换器与所述第一子板连接件连接；

所述电源管理模块与所述第一子板连接件连接。

可选地，所述第一接口包括GPIB、串口、USB接口、以太网和/或蓝牙。

可选地，所述第二接口包括高速LVDS接口；

所述测试主板还包括第一单端IO端口和第二单端IO端口，所述第一单端IO端口连接所述FPGA器件和所述电平转换器，所述第二单端IO端口连接所述电平转换器和所述第一子板连接件。

可选地，所述电平转换器被配置为三态输出模式，包括所述第一单端IO端口输入信号所述第二单端IO端口输出信号、所述第二单端IO端口输入信号所述第一单端IO端口输出信号以及所述第一单端IO端口和所述第二单端IO端口信号隔离。

可选地，所述子板连接件包括连接头和连接座，其中，所述第一子板连接件的连接头设置在所述测试主板上，所述第一子板连接件的连接座设置在与所述测试主板连接的所述测试子板上；

每个所述测试子板上均设置一个所述第二子板连接件的连接座和连接头，相邻的所述测试子板通过所述第二子板连接件的连接座和连接头电连接

所述通用的芯片测试系统还包括若干个子板固定件，若干个所述测试子板通过所述子板固定件固定连接在所述测试主板上。

可选地，所述测试套件包括激励电源、激励信号源和/或至少一个测试仪器；

所述测试子板还包括测试激励接口，所述测试激励接口与所述测试套件匹配，所述测试激励接口包括电源接口、信号源接口和/或测试仪器接口。

可选地，还包括温度控制模块，所述温度控制模块与所述测试主板连接，被配置为接收所述测试指令，所述测试子板包括常温区和高低温区；

所述芯片套接口设置在所述高低温区，所述温度控制模块根据所述测试指令控制所述高低温区的测试温度。

可选地，所述常温区通过高温连线和/或PCB连线与所述高低温区电连接。

可选地，还包括测试机柜，所述测试主板、所述子板连接件、所述测试子板以及所述测试套件均设置在所述测试机柜内。

可选地，所述芯片测试系统包括NVM IP评价系统，所述测试子板包括NVM IP测试子板。

本发明还提供了一种通用的芯片测试方法，包括以下步骤，

S100：接收测试配置信息；

S200：将所述测试配置信息转化为激励指令和测试指令；

S300：根据所述测试激励，控制测试主板、测试子板和待测试芯片执行所述测试指令。

可选地，在步骤S100之前，还包括以下步骤，

根据所述测试配置信息，将测试主板和测试套件与主控装置连接；

将测试子板与子板连接件连接，并将所述子板连接板与所述测试主板连接；

将所述测试套件与所述测试子板连接，并将待测试芯片固定在所述测试子板的芯片套接口。

本发明还提供了一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机可执行的指令，当所述计算机可执行的指令被执行时实现如上述任一项所述的通用的芯片测试方法。

本发明提供的一种通用的芯片测试系统包括主控装置、测试主板、N个子板连接件，若干个测试子板以及若干个测试套件，所述主控装置分别与所述测试主板和若干个所述测试套件连接，所述测试主板与所述测试子板通过所述子板连接件连接。与现有技术相比，具有如下有益效果：

1.本发明提供的一种通用的芯片测试系统，所述测试主板和所述测试子板通过子板连接件连接，整个系统架构为开放式架构，仅需替换测试套件及测试子板即可建立新的测试平台。

2.本发明提供的一种通用的芯片测试系统，所述测试主板使得测试平台的硬件资源能够重复利用，所述测试主板、所述测试子板以及所述子板连接件为模块化结构设计，所述测试子板和所述测试主板之间可拆卸连接，使得在不同的测试阶段，更换硬件更加方便，不仅提高了测试平台的搭建效率，而且提高了资源利用率。

3.本发明提供的一种通用的芯片测试系统，所述测试主板的所述微处理器可实现软件编程，所述FPGA器件可实现待测试芯片的数字逻辑验证，整个测试主板可进行待测试芯片的数字逻辑验证和微处理器测试程序开发，软件平台得到了统一，测试程序能够复用，提高测试效率。

4.所述测试控制模块能够提供图形化的用户界面，方便测试仪器的搭建，便于快速建立测试系统。

5.所述测试子板包括常温区和高低温区，所述温度控制模块能够设定所述测试子板高低温区的温度，可以进行温度拉偏测试，能够同时满足高低温测试要求，直接使用PCB来代替高低温连线，避免了连线带来的不稳定问题，连接更可靠，系统维护也更方便，特别是对于频率较高的信号，更能保证信号的完整性。

6.所述子板连接件包括连接座和连接头，设置在同一所述测试子板上的连接座和连接头的管脚之间互连，这样不同的所述测试子板可以相互堆叠，可同时组建不同的原型系统，硬件上可同时满足多个不同芯片IP的测试工作，也可进行多个相同芯片IP的并行测试工作，

7.对于一些高精度和高速芯片测试，所述测试套件可以采用专用测试仪和测试子板组建测试仪器网络，如使用高精度的信号源、高精度的万用表等，可以满足ADC，PLL的性能测试。

8.本发明提供的一种通用的芯片测试系统还包括测试机柜，所述测试机构把测试相关的测试主板、测试子板和测试套件集中放置，放置位置固定，减少了各种不可靠的连接问题，可靠性更好，维护更方便。

由此可见，本发明提供的一种通用的芯片测试系统采用模块化设计，整个系统易裁剪，测试主板、测试接口板都可以独立运行，可实现不同芯片IP验证测试的测试系统。

进一步地，由于本发明提供的一种通用的芯片测试方法和计算机可读存储介质与所述通用的芯片测试系统具有同一发明构思，因此，具有与所述通用的芯片测试系统相同的有益效果。

附图说明

图1为本发明实施例一提供的一种通用的芯片测试系统的结构示意图；

图2为图1的其中一种测试主板的结构示意图；

图3为图2的其中一种电平转换器的结构示意图；

图4为图1的其中一种子板连接件的信号传输示意图；

图5为图1的其中一种测试主板、子板连接件即测试子板连接的层叠示意图；

图6为图1的其中一种测试子板的结构示意图；

图7为其中一种MVM IP评价的芯片测试系统结构示意图；

图8为图7的NVM IP测试子板的结构示意图；

图9为本发明实施例二提供的一种通用的芯片测试方法流程示意图；

其中，附图标记说明如下：

100-主控装置；

200-测试主板、211-串口、212-USB接口、213-以太网接口、214-高速LVDS接口、220-微处理器、230-FPGA器件、240-第一存储器、250-第二存储器、260-第三存储器、270-电平转换器、A-第一单端IO端口、B-第二单端IO端口、280-电源管理模块；

310-第一子板连接件、320-第二子板连接件、301a、301b-连接头、302a、302b-连接座、303-铜柱、304-电阻；

400-测试子板、401-常温区、402-高低温区、410-芯片套接口、420-测试激励接口、421-激励电源接口、422-信号源接口、423-测试仪器接口；

500-测试套件、510-激励电源、520-激励信号源、530-测试仪器；

600-网络服务器、700-温度控制模块、800-供电电源。

具体实施方式

为使本发明的目的、优点和特征更加清楚，以下结合附图对本发明提出的一种通用的芯片测试系统、测试方法及存储介质作进一步详细说明。显然地，本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。进一步地，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

<实施例一>

本实施例提供了一种通用的芯片测试系统，如附图1所示，包括主控装置100、测试主板200、N个子板连接件300，若干个测试子板400以及若干个测试套件500，其中，N≥1。特别地，为了便于理解和图示，N＝4，显然，这并非本发明的限制。

所述主控装置100分别与所述测试主板200和若干个所述测试套件500连接，N个所述子板连接件包括一个第一子板连接件310和N－1个第二子板连接件320，所述测试主板200通过所述第一子板连接件310与所述测试子板400连接，所述测试子板400之间通过所述第二子板连接件320连接，所述第一子板连接件310和所述第二子板连接件320之间以及所述第二子板连接件320之间信号连通。所述测试子板400与所述测试套件500连接，所述测试子板400上设置有芯片套接口(DUT Socket)410，所述芯片套接口410用于将待测试芯片与所述芯片测试系统连接。其中，所述测试套件500与所述主控装置100之间、所述测试套件500与所述测试子板400之间以及所述测试子板400与所述子板连接件之间均为可拆卸连接。特别地，所述主控装置100可以通过通用接口总线(GPIB，General-Purpose InterfaceBus)、USB和/或串口分别与所述测试主板200和测试套件500连接。较佳地，所述通用的芯片测试系统还包括一供电电源800，所述供电电源800与所述测试主板200连接，用于为所述测试主板200以及测试子板400提供电能。

所述主控装置100包括测试控制模块，所述测试控制模块被配置为接收测试配置信息，并用于将所述测试配置信息转化为激励指令和测试指令，并根据所述激励指令控制所述测试套件500为所述待测试芯片提供测试激励，以及控制所述测试主板200、所述测试子板400和所述待测试芯片协同执行所述测试指令；所述测试控制模块还用接收所述测试子板400和所述测试套件提供的测试数据。较佳地，所述主控装置100包括计算机设备，所述计算机设备包括但不限于台式机、笔记本电脑和/或工作站等。所述测试控制模块包括安装在所述主控装置100上的可视化图形软件。所述可视化图形软件可由LABVIEW开发环境开发，软件编程更加方便和开放。所述LABVIEW(Laboratory Virtual instrumentEngineering Workbench)为实验室虚拟仪器工程平台，是一种图形化的编程语言的开发环境，它广泛地被工业界、学术界和研究实验室所接受，并被视为一个标准的数据采集和仪器控制软件。集成了GPIB、VXI、RS-232和RS-485协议的硬件及数据采集卡通讯的全部功能。它还内置了便于应用TCP/IP、ActiveX等软件标准的库函数。显然地，这仅是较佳实施方式的描述，本发明并不限制测试控制模块的具体形式和形成方式。

优选地，在其中一种示例性实施方式中，所述通用的芯片测试系统还包括网络服务器600，所述网络服务器600与所述主控装置100通信连接，所述网络服务器600被配置为接收所述测试数据，并用以对所述测试数据进行数据处理；和/或向所述测试控制模块发送所述测试配置信息。进一步地，所述网络服务器600能够对待测试芯片各个测试阶段的测试结果进行整合处理，生成测试报告；所述网络服务器能够负责外部网络服务，从而实现测试信息的共享。

优选地，在其中一种示例性实施方式中，参见附图2，所述测试主板200包括第一接口、微处理器220、FPGA器件230、第一存储器240、第二存储器250、第三存储器260、电平转换器270、第二接口和电源管理模块280；所述测试主板200通过所述第一接口与所述主控装置100连接；所述微处理器220分别与所述第一接口、所述第一存储器240和所述FPGA器件230连接。所述FPGA器件230分别与所述第二存储器250和所述第三存储器260连接；所述FPGA器件230分别通过所述第二接口和所述电平转换器270与所述第一子板连接件310连接；所述电源管理模块280的输入端与供电电源800连接，用于为所述测试主板200的各功能部件提供合适的工作电压；所述电源管理模块280的输出端与所述第一子板连接件310连接，还用于为所述测试子板400运行所述测试指令提供合适的工作电压。在其中一种实施方式中，所述第一接口包括串口211、USB接口212和/或以太网接口213，所述测试主板200通过所述串口211、所述USB接口212和/或所述以太网接口213与所述主控装置100连接。可以理解地，以上仅是较佳实施方式的描述，在其他的实施方式中，所述第一接口还包括蓝牙、WIFI等，本发明对此不作任何限制。进一步地，所述第二接口包括高速LVDS接口214。所述微处理器220和所述FPGA器件230之间可以通过SPI接口或并行线连接。

具体地，在本实施例中，所述微处理220包括ARM处理器，所述第一存储器240包括SRAM存储器，所述第一存储器240用于配合所述微处理220执行测试指令，实现数据的快速存取。所述第二存储器250包括SPIFLASH，所述SPI FLASH用于加载不同待测试芯片的测试逻辑，所述第三存储器260包括DDR3，所述DDR3用于加载FPGA器件230运行时的测试指令及待测试芯片范式(PATTERN)。

优选地，在其中一种示例性实施方式中，所述测试主板200还包括第一单端IO端口A和第二单端IO端口B，所述第一单端IO端口A连接所述FPGA器件230和所述电平转换器270，所述第二单端IO端口B连接所述电平转换器270和所述第一子板连接件310。所述电平转换器270用于为所述待测试芯片施加合适的工作电压。

优选地，参见附图3，所所述电平转换器270被配置为三态输出模式，包括所述第一单端IO端口A输入信号所述第二单端IO端口B输出信号、所述第二单端IO端口B输入信号所述第一单端IO端口A输出信号以及所述第一单端IO端口A和所述第二单端IO端口B信号隔离。特别地，通常情况下，由于工艺的不同，待测试芯片的核心和IO电压不同，从28nm到55nm，可支持电压在1.2V到5V电压期间，考虑到电压拉偏，需要的IO电压在1.08V到5.5V电源之间。在其中一种实施方式中，所述电平转换器270选用TI公司的SN74LVCH16T245双电源总线收发器，属于双电源总线转换器，可配置为三态输出模式，与外部输入输出接口完全隔离。其中，VCCA为第一单端IO端口A的电源电压，即所述FPGA器件230一侧的电源电压FPGA_IO_POWER，VVCB为第二单端IO端口B的电源电压，即所述芯片套接口410一侧的电源电压DUT_IO_POWER。VCCA/VCCB：1.65V～5.5V,速度支持100MHz，基本上能满足一般的测试要求。DIR和/OE与FPGA逻辑配合，很容易实现输入输出转换器的方向和输出使能控制。输出输入控制逻辑原理如下表一：

表一：

继续参见附图1、附图2和附图3，可以看出所述FPGA器件230和所述第一子板连接件310之间可以通过高速LVDS接口214和单端IO接口(所述第一单端IO端口A、所述电平转换器270和所述第二单端IO端口B)连接，同时满足高速和低速的应用需求。进一步地，结合附图4，所述子板连接件能够为所述测试主板200和所述测试子板400之间的LVDS高速差分信号、单端输入输出信号，以及电源等信号提供传输通道，可以满足所述待测试芯片/待测试器件(Device Under Test，DUT)的需求。

优选地，在其中一种示例性实施方式中，如附图5所示，所述子板连接件包括连接头和连接座，其中，所述第一子板连接件310的连接头301a设置在所述测试主板200上，所述第一子板连接件310的连接座302a设置在与所述测试主板200连接的所述测试子板400上；每个所述测试子板400上均设置一个所述第二子板连接件320的连接座301b和连接头302b，相邻的所述测试子板400通过所述第二子板连接件320的连接座301和连接头301电连接。所述第一子板连接件310和所有所述第二子板连接件320之间的信号都是互联互通的。可以理解地，所述子板连接件可以选择板对板连接器、堆叠连接器等。每个所述测试子板400的其中一面设置连接头，另外一面设置连接座，同一所述测试子板400上的连接座或连接头的管脚之间互连，这样所有的测试子板400都可以堆叠，硬件上可同时满足多个IP的测试工作，也可进行相同IP的并行测试工作。较佳地，在其中一种实施方式中，所述连接件采用SAMTEC180PIN QTH-090-07-F-D的连接座，和SAMTEC 180PIN QSH-090-01-F-D-A-GP的连接头。

优选地，在其中一种实施实施方式中，所述通用的芯片测试系统还包括若干个子板固定件，若干个所述测试子板400通过所述子板固定件固定连接在所述测试主板200上。作为优选，在其中一种实施方式中，所述子板固定件包括铜柱303，显然地，这仅是最佳实施方式的描述，而非本发明的限制，在其他的实施方式中，所述子板固定件也可以是螺栓、卡槽等本发明对此不作限制。

优选地，在其中一种示例性实施方式中，所述测试套件500包括激励电源510、激励信号源520和/或至少一个测试仪器530。

优选地，在其中一种示例性实施方式中，参见附图6，所述测试子板400还包括测试激励接口420，所述测试激励接口420与所述测试套件500匹配，所述测试激励接口包括激励电源接口421、信号源接口422和/或测试仪器接口423。较佳地，所述测试激励接口420与所述测试套件500匹配。用于为所述待测试芯片提供测试激励。

优选地，参见图1，在其中一种示例性实施方式中，所述通用的芯片测试系统还包括温度控制模块700，所述温度控制模块700与所述测试主板200连接，被配置为接收所述测试指令，所述测试子板400包括常温区401和高低温区402；所述芯片套接口410设置在所述高低温区402，所述连接座、所述连接头、所述激励接口420以及所述测试子板400的其他外围电路设置在所述常温区401。所述温度控制模块700据所述测试指令控制所述高低温区402的测试温度。较佳地，在其中一种实施方式中，所述温度控制模块700为高低温控制箱。

优选地，所述常温区401通过高温连线和/或PCB连线与所述高低温区402电连接。所述连接座302b与所述连接头301b(图6中未标示)的PIN都是相互连接的，在所述测试子板400上通过电阻304连接，这样可以减小连线的寄生参数，提高信号的完整性，若不使用此连线，可直接断开此所述电阻304，保留其他测试板使用，所述电阻304的位置尽量靠近所述连接座302b，保证断开的连线尽量短。特别地，所述常温区401和所述高低温区302的铜层必须分开，确保热传递性最小，同时为了保证信号质量，可以在信号的周边使用地线返回。这种直接采用PCB连线而不使用高温连线的方法更简单也更可靠，特别是在需要更多的连线情况下，这种方案更可靠。

优选地，在其中一种示例性实施方式中，还包括测试机柜(图中未示出)，所述测试主板200、所述子板连接件、所述测试子板400以及所述测试套件500均设置在所述测试机柜内。

本发明提供的一种通用的芯片测试系统，所述测试子板400、所述子板连接件以及所述测试子板400和测试套件采用模块化设计，对于不同的芯片测试需求，所述电平转换器270能够满足不同工艺平台的待测试芯片的电源电压；进一步地，所述测试子板400包括常温区和高低温区，能够同时满足高低温测试要求，直接使用PCB来代替高低温连线，避免了连线带来的不稳定问题，这样连接更可靠，系统维护也更方便；更进一步地，所述温度控制模块能够设定所述测试子板400高低温区的温度，可以进行温度拉偏测试。又进一步地，连接所述测试主板200与所述测试子板400的子板连接件可以采用高速接口，比如包括128通道的单端数字IO、20通道的高速LVDS接口以及电源接口，通过更换所述测试子板400及与其匹配的所述测试套件，能够满足不同芯片的IP测试验证需求；再进一步地，所述子板连接件包括连接座和连接头，设置在同一所述测试子板400上的连接座和连接头的管脚之间互连，这样所有的所述测试子板400都可以堆叠，硬件上可同时满足多个不同芯片IP的测试工作，也可进行多个相同芯片IP的并行测试工作，所述测试子板400的个数仅受所述FPGA器件的IO个数的限制。由此可见，仅需更换所述测试子板400和匹配的所述测试控制模块的测试配置信息，甚至仅需更改所述测试控制模块的测试配置信息，即可实现不同的验证测试目的。较佳地，根据不同的IP测试，可以定制不同的所述测试子板400及测试套件，同时根据不同的待测试芯片支持的IO电压，设定所述电平转换器270第二单端IO端口B的信号电压，所述IP测试包括但不限于电源管理时钟类芯片、高精度ADC/DAC芯片、高频时钟锁相环PLL&DLL、非易失性存储器NVM类IP，可以为不同的IP测试定制所述测试子板400，每类IP测试都可以通过编码实现，不同的测试IP的编码都具有唯一性，所述测试配置信息包括测试IP的编码，所述测试主板的所述微处理器和所述FPGA器件可以通过所述测试IP的编码自动匹配相应的程序，能自动加载相应程序实现相关芯片IP的测试功能。

进一步地，本发明所提供的一种通用的芯片测试系统，通过所述测试子板400、所述测试套件等硬件的组合可以实现芯片流片前和流片后的验证测试系统。包括但不限于芯片流片前的功能验证，以及芯片原型平台系统、芯片功能测试系统、芯片性能测试系统、芯片可靠性测试系统，在不同的测试系统中，所述主控装置100，所述测试主板200、所述子板连接件甚至测试套件等硬件资源完全可以复用。比如，对待测试芯片流片之前的功能验证，仅使用测试主板200即可独立实现，所述微处理器220可实现软件编程，所述FPGA器件230可实现待测试芯片的数字逻辑验证，整个测试主板200可进行待测试芯片的数字逻辑验证和微处理器测试程序开发，除了程序控制也可实现SCAN，BIST等控制操作。进一步地，由测试主板200，测试子板400主要针对模拟测试芯片，可组建数字和模拟混合的芯片原型平台；由测试主板200、测试子板400、各种仪器仪表、高低温控制箱等组成、可组建性能测试平台；由测试主板200、测试子板400、各种仪器仪表、高低温控制箱可组建可靠性测试平台；由测试主板200、测试子板400、客户的芯片、各种仪器仪表可组建芯片调试平台。

以非易失性存储器(NVM)IP评价系统为例详细说明本发明提供的一种通用的芯片测试系统。如附图7所示，在该实施例中，所述测试子板400为NVM IP测试子板以及NVM测试套件，比如，在其中一种实施方式中，所述测试套件包括测试仪器GS200精密恒流源，N6705B电源，数字万用表Keithley MODEL 2002，即可实现NVM IP的评价，包括NVM的功能测试、性能测试、各种电源电压和温度拉偏的测试。设定所述测试主板200的NVM IP评价对应的嵌入式软件，比如重新下载NVM IP评价相关的微处理器ARM及FPGA器件的程序，即可实现NVM的测试评价工作。所述测试控制模块可以是图像化界面程序，选择相应的测试软件即可。为了防止错误，对每个NVM测试子板都进行了编码识别，若有四块所述NVM测试子板需要同步测试，则每块所述NVM测试子板的编码都必须不同，防止测试冲突。所述测试控制模块和嵌入式软件也可通过编码自动匹配，保证测试的自动化进行。进一步地，如附图8所示，也可以通过所述测试主板200，NVM测试子板和相关仪器设备，组建基于NVM IP设计芯片的原型验证，用于芯片流片前的数字逻辑功能验证。

综上所述，本发明提供的一种通用的芯片测试系统包括主控装置、测试主板、N个子板连接件，若干个测试子板以及若干个测试套件，所述主控装置分别与所述测试主板和若干个所述测试套件连接，所述测试主板与所述测试子板通过所述子板连接件连接。具有如下有益效果：

2.本发明提供的一种通用的芯片测试系统，所述测试主板使得测试平台的硬件资源能够重复利用，所述测试主板、所述测试子板以及所述子板连接件为模块化结构设计，测试所述测试子板和所述测试主板之间可拆卸连接，使得在不同的测试阶段，更换硬件更加方便，不仅提高了测试平台的搭建效率，而且提高了资源利用率。

4.所述测试控制模块能够提供图形化的用户界面方便测试仪器搭建，方便快速建立测试系统。

<实施例二>

基于上述任一实施方式所提供的一种通用的芯片测试系统，本发明实施例提供了一种通用的芯片测试方法，参见附图9，包括以下步骤，

S100：接收测试配置信息。

S200：将所述测试配置信息转化为激励指令和测试指令。

作为优选，在步骤S100之前，还包括以下步骤，根据所述测试配置信息，将测试主板和测试套件与主控装置连接；将测试子板与子板连接件连接，并将所述子板连接板与所述测试主板连接；将所述测试套件与所述测试子板连接，并将待测试芯片固定在所述测试子板的芯片套接口。

本发明的其他实施例还进一步提供了一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机可执行的指令，当所述计算机可执行的指令被执行时实现如上文所述的一种通用的芯片测试方法的步骤，具体的步骤上文已经详述，此处不再赘述。

通过以上实施方式的描述，本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式，但很多情况下，前者是更佳的实施方式。基于这样的理解，本发明的技术方案对现有技术做出贡献的部分能以计算机软件产品的形式体现出来，所述计算机软件产品存储在计算机可读存储介质，所述计算机可读存储介质包括但不限于磁盘存储器、CD-ROM、光学存储器等。

本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

由于上述实施例提供的一种通用的芯片测试方法和计算机可读存储介质与所述通用的芯片测试系统具有同一发明构思，因此，具有与所述通用的芯片测试系统相同的有益效果，在此，不再赘述。

以上所述仅为本发明的优选实施例而已，并非对本发明范围的任何限定，本发明包括但不局限于上述实施中所列举的构型。对于本领域的技术人员来说，以根据上述实施例的内容举一反三，本发明实施例可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种通用的芯片测试系统，其特征在于，包括主控装置、测试主板、N个子板连接件，若干个测试子板以及若干个测试套件，N≥1；

2.根据权利要求1所述的通用的芯片测试系统，其特征在于，还包括网络服务器，所述网络服务器与所述主控装置通信连接，所述网络服务器被配置为接收所述测试数据，并用以对所述测试数据进行数据处理；

和/或

向所述测试控制模块发送所述测试配置信息。

3.根据权利要求1所述的通用的芯片测试系统，其特征在于，所述测试主板包括第一接口、微处理器、FPGA器件、第一存储器、第二存储器、第三存储器、电平转换器、第二接口和电源管理模块；

所述测试主板通过所述第一接口与所述主控装置连接；

所述FPGA器件分别与所述第二存储器和所述第三存储器连接；

所述电源管理模块与所述第一子板连接件连接。

4.根据权利要求3所述的通用的芯片测试系统，其特征在于，所述第一接口包括GPIB、串口、USB接口、以太网和/或蓝牙。

5.根据权利要求3所述的通用的芯片测试系统，其特征在于，所述第二接口包括高速LVDS接口；

6.根据权利要求5所述的通用的芯片测试系统，其特征在于，所述电平转换器被配置为三态输出模式，包括所述第一单端IO端口输入信号所述第二单端IO端口输出信号、所述第二单端IO端口输入信号所述第一单端IO端口输出信号以及所述第一单端IO端口和所述第二单端IO端口信号隔离。

7.根据权利要求1所述的通用的芯片测试系统，其特征在于，所述子板连接件包括连接头和连接座，其中，所述第一子板连接件的连接头设置在所述测试主板上，所述第一子板连接件的连接座设置在与所述测试主板连接的所述测试子板上；

每个所述测试子板上均设置一个所述第二子板连接件的连接座和连接头，相邻的所述测试子板通过所述第二子板连接件的连接座和连接头电连接；

8.根据权利要求1所述的通用的芯片测试系统，其特征在于，所述测试套件包括激励电源、激励信号源和/或至少一个测试仪器；

9.根据权利要求1所述的通用的芯片测试系统，其特征在于，还包括温度控制模块，所述温度控制模块与所述测试主板连接，被配置为接收所述测试指令，所述测试子板包括常温区和高低温区；

10.根据权利要求9所述的通用的芯片测试系统，其特征在于，所述常温区通过高温连线和/或PCB连线与所述高低温区电连接。

11.根据权利要求9所述的通用的芯片测试系统，其特征在于，还包括测试机柜，所述测试主板、所述子板连接件、所述测试子板以及所述测试套件均设置在所述测试机柜内。

12.根据权利要求1所述的通用的芯片测试系统，其特征在于，所述芯片测试系统包括NVM IP评价系统，所述测试子板包括NVM IP测试子板。

13.一种通用的芯片测试方法，其特征在于，包括以下步骤，

S100：接收测试配置信息；

S200：将所述测试配置信息转化为激励指令和测试指令；

14.根据权利要求13所述的通用的芯片测试方法，其特征在于，在步骤S100之前，还包括以下步骤，

15.一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机可执行的指令，其特征在于，当所述计算机可执行的指令被执行时实现权利要求13中所述的通用的芯片测试方法。