CN210166464U - 一种用于3d-sip芯片测试的装置及系统 - Google Patents
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Abstract
本实用新型涉及集成电路测试技术领域，具体公开了一种用于3D‑SIP芯片测试的装置，其中，用于3D‑SIP芯片测试的装置包括：主控板和实验板，主控板与实验板通信连接，主控板上设置有处理器，实验板上设置有多层电路板，多层电路板与处理器连接，处理器能够与上位机通信连接，多层电路板用于安装待测试的3D‑SIP多层集成电路芯片，处理器能够在上位机的控制指令下控制多层电路板上的3D‑SIP多层集成电路芯片进行测试，并能够将3D‑SIP多层集成电路芯片的测试结果反馈至上位机。本实用新型还公开了一种用于3D‑SIP芯片测试的系统。本实用新型提供的用于3D‑SIP芯片测试的装置实现了对多层堆叠芯片的测试，且具有结构简测试效率高的优势。
Description
技术领域
本实用新型涉及集成电路测试技术领域，尤其涉及一种用于3D-SIP芯片测试的装置及包括该用于3D-SIP测试的装置的用于3D-SIP测试的系统。
背景技术
圆片级芯片异构集成了大量芯核，造成测试复杂度、测试成本增加。当设计3D-SiP芯片的时候，有的电路可能会被划分到不同晶片层中来最小化互连长度，使得3D-SiP的性能得到大幅提升。但是，这也使得测试阶段难度进一步增加。
在晶片的堆叠过程中，随着堆叠晶片数量的增加，以及制造工艺引入新缺陷，带来了新的测试挑战。因此，如何提供一种适用于多芯片堆叠的测试方式成为本领域技术人员亟待解决的技术问题。
发明内容
本实用新型旨在至少解决现有技术中存在的技术问题之一，提供一种用于3D-SIP芯片测试的装置及包括该用于3D-SIP测试的装置的用于3D-SIP测试的系统，以解决现有技术中的问题。
作为本实用新型的第一个方面，提供一种用于3D-SIP芯片测试的装置，其中，所述用于3D-SIP芯片测试的装置包括：主控板和实验板，所述主控板与所述实验板通信连接，所述主控板上设置有处理器，所述实验板上设置有多层电路板，所述多层电路板与所述处理器连接，所述处理器能够与上位机通信连接，所述多层电路板用于安装待测试的3D-SIP多层集成电路芯片，所述处理器能够在所述上位机的控制指令下控制所述多层电路板上的3D-SIP多层集成电路芯片进行测试，并能够将所述3D-SIP多层集成电路芯片的测试结果反馈至所述上位机。
优选地，所述主控板上还设置有复位电路，所述复位电路与所述多层电路板连接，所述复位电路用于实现所述待测试的3D-SIP多层集成电路芯片的复位测试。
优选地，所述主控板上还设置有时钟源，所述时钟源与所述多层电路板连接，所述时钟源用于为所述待测试的3D-SIP多层集成电路芯片提供时钟信号。
优选地，所述主控板上还设置有电源模块，所述电源模块与所述多层电路板连接，所述电源模块用于为所述待测试的3D-SIP多层集成电路芯片提供电源供应。
优选地，所述主控板与所述实验板通过专用连接器连接。
优选地，所述专用连接器包括RS-422总线。
优选地，所述处理器包括ARM处理器。
优选地，所述用于3D-SIP芯片测试的装置还包括固定块，所述固定块设置在所述实验板下面，所述固定块用于固定所述实验板。
优选地，所述主控板、实验板和所述多层电路板均包括多层PCB板。
作为本实用新型的第二个方面，提供一种用于3D-SIP芯片测试的系统，其中，所述用于3D-SIP芯片测试的系统包括上位机和前文所述的用于3D-SIP芯片测试的装置，所述上位机与所述用于3D-SIP芯片测试的装置中的主控板上的处理器通信连接。
本实用新型提供的用于3D-SIP芯片测试的装置，通过搭建主控板与实验板这一测试的装置，且通过预先向待测试的3D-SIP多层集成电路芯片烧写程序，然后通过处理器接收上位机的控制指令实现对待测试的3D-SIP多层集成电路芯片的功能测试，实现了对多层堆叠芯片的测试，且具有结构简测试效率高的优势。
附图说明
附图是用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本实用新型，但并不构成对本实用新型的限制。在附图中：
图1为本实用新型提供的用于3D-SIP芯片测试的装置的结构示意图。
具体实施方式
以下结合附图对本实用新型的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本实用新型，并不用于限制本实用新型。
作为本实用新型的第一个方面，提供一种用于3D-SIP芯片测试的装置，其中，如图1所示，所述用于3D-SIP芯片测试的装置10包括：主控板100和实验板200，所述主控板100与所述实验板200连接，所述主控板100上设置有处理器110，所述实验板200上设置有多层电路板210，所述多层电路板210与所述处理器110通信连接，所述处理器110能够与上位机20通信连接，所述多层电路板210用于安装待测试的3D-SIP多层集成电路芯片30，所述处理器110能够在所述上位机20的控制指令下控制所述多层电路板210上的3D-SIP多层集成电路芯片30进行测试，并能够将所述3D-SIP多层集成电路芯片30的测试结果反馈至所述上位机20。
本实用新型提供的用于3D-SIP芯片测试的装置，通过搭建主控板与实验板这一测试的装置，且通过预先向待测试的3D-SIP多层集成电路芯片烧写程序，然后通过处理器接收上位机的控制指令实现对待测试的3D-SIP多层集成电路芯片的功能测试，实现了对多层堆叠芯片的测试，且具有结构简测试效率高的优势。
需要说明的是，所述待测试的3D-SIP多层集成电路芯片30具体可以由FPGA、PROM、DSP、FLASH、SRAM、RS-422收发器、FDC、电平转换收发器等芯片堆叠而成。
在具体测试时，所述上位机30能够向所述处理器110发送控制指令，所述处理器110能够对所述控制指令进行处理，然后根据处理结果控制所述待测试的3D-SIP多层集成电路芯片30进行相应的功能测试，待测试结束后，所述处理器110能够接收到所述待测试的3D-SIP多层集成电路芯片30反馈的测试结果，并能够对所述测试结果进行处理，然后反馈至所述上位机20。
具体地，如图1所示，所述主控板100上还设置有复位电路120，所述复位电路120与所述多层电路板210连接，所述复位电路120用于实现所述待测试的3D-SIP多层集成电路芯片30的复位测试。
具体地，如图1所示，所述主控板100上还设置有时钟源130，所述时钟源130与所述多层电路板210连接，所述时钟源130用于为所述待测试的3D-SIP多层集成电路芯片30提供时钟信号。
具体地，所述主控板100上还设置有电源模块140，所述电源模块140与所述多层电路板210连接，所述电源模块140用于为所述待测试的3D-SIP多层集成电路芯片30提供电源供应。
为了实现对待测试的3D-SIP多层集成电路芯片30的状态的指示，所述主控板100上还设置有指示灯150，所述指示灯150与多层电路板210连接，具体地可以与待测试的3D-SIP多层集成电路芯片30的某个输出管脚连接，用于反应待测试的3D-SIP多层集成电路芯片30的状态。
优选地，所述主控板100与所述实验板200通过专用连接器300连接。
进一步优选地，所述专用连接器300包括RS-422总线。
例如，所述多层电路板210与所述处理器110之间通过RS-422总线连接。
优选地，所述处理器110包括ARM处理器。
具体地，为了实现对实验板200的固定，所述用于3D-SIP芯片测试的装置10还包括固定块220，所述固定块220设置在所述实验板200下面，所述固定块220用于固定所述实验板200。
优选地，所述固定块220包括铅块。
优选地，所述主控板100、实验板200和所述多层电路板210均包括多层PCB板。
本实用新型提供的用于3D-SIP芯片测试的装置具备以下优点：一方面，实现了多层芯片堆叠的3D-SiP集成电路芯片的测试，弥补了测试系统的不足；另一方面，通过把程序烧写进3D-SiP集成电路芯片内部，进行功能的验证，可根据3D-SiP集成电路芯片的测试需求，进行灵活编程，实现功能参数的全测试，且程序开发速度快，测试效率高。
作为本发明的第二个方面，提供一种用于3D-SIP芯片测试的系统，其中，如图1所示，所述用于3D-SIP芯片测试的系统包括上位机20和前文所述的用于3D-SIP芯片测试的装置10，所述上位机20与所述用于3D-SIP芯片测试的装置10中的主控板上的处理器通信连接。
本实用新型提供的用于3D-SIP芯片测试的系统，通过搭建主控板与实验板这一测试的装置，且通过预先向待测试的3D-SIP多层集成电路芯片烧写程序，然后通过处理器接收上位机的控制指令实现对待测试的3D-SIP多层集成电路芯片的功能测试，实现了对多层堆叠芯片的测试，且具有结构简测试效率高的优势。
可以理解的是，以上实施方式仅仅是为了说明本实用新型的原理而采用的示例性实施方式，然而本实用新型并不局限于此。对于本领域内的普通技术人员而言，在不脱离本实用新型的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本实用新型的保护范围。
Claims (10)
1.一种用于3D-SIP芯片测试的装置，其特征在于，所述用于3D-SIP芯片测试的装置包括：主控板和实验板，所述主控板与所述实验板通信连接，所述主控板上设置有处理器，所述实验板上设置有多层电路板，所述多层电路板与所述处理器连接，所述处理器能够与上位机通信连接，所述多层电路板用于安装待测试的3D-SIP多层集成电路芯片，所述处理器能够在所述上位机的控制指令下控制所述多层电路板上的3D-SIP多层集成电路芯片进行测试，并能够将所述3D-SIP多层集成电路芯片的测试结果反馈至所述上位机。
2.根据权利要求1所述的用于3D-SIP芯片测试的装置，其特征在于，所述主控板上还设置有复位电路，所述复位电路与所述多层电路板连接，所述复位电路用于实现所述待测试的3D-SIP多层集成电路芯片的复位测试。
3.根据权利要求1所述的用于3D-SIP芯片测试的装置，其特征在于，所述主控板上还设置有时钟源，所述时钟源与所述多层电路板连接，所述时钟源用于为所述待测试的3D-SIP多层集成电路芯片提供时钟信号。
4.根据权利要求1所述的用于3D-SIP芯片测试的装置，其特征在于，所述主控板上还设置有电源模块，所述电源模块与所述多层电路板连接，所述电源模块用于为所述待测试的3D-SIP多层集成电路芯片提供电源供应。
5.根据权利要求1至4中任意一项所述的用于3D-SIP芯片测试的装置，其特征在于，所述主控板与所述实验板通过专用连接器连接。
6.根据权利要求5所述的用于3D-SIP芯片测试的装置，其特征在于，所述专用连接器包括RS-422总线。
7.根据权利要求1所述的用于3D-SIP芯片测试的装置，其特征在于，所述处理器包括ARM处理器。
8.根据权利要求1所述的用于3D-SIP芯片测试的装置，其特征在于，所述用于3D-SIP芯片测试的装置还包括固定块，所述固定块设置在所述实验板下面，所述固定块用于固定所述实验板。
9.根据权利要求1所述的用于3D-SIP芯片测试的装置，其特征在于，所述主控板、实验板和所述多层电路板均包括多层PCB板。
10.一种用于3D-SIP芯片测试的系统，其特征在于，所述用于3D-SIP芯片测试的系统包括上位机和权利要求1至9中任意一项所述的用于3D-SIP芯片测试的装置，所述上位机与所述用于3D-SIP芯片测试的装置中的主控板上的处理器通信连接。
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Cited By (2)
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|---|---|---|---|---|
| CN112069016A (zh) * | 2020-08-07 | 2020-12-11 | 天津市英贝特航天科技有限公司 | Sip芯片的测试工装 |
| CN114325323A (zh) * | 2021-12-28 | 2022-04-12 | 无锡华普微电子有限公司 | 一种芯片功能测试系统和方法 |
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2019
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