CN114626326A - 一种fpga原型验证装置及验证系统 - Google Patents

Abstract

一种FPGA原型验证装置及验证系统。本发明公开了一种FPGA原型验证装置，包括：主控卡，业务卡，时钟卡，机箱；所述主控卡用于处理控制FPGA原型验证；所述业务卡包括FPGA芯片，用于执行原型验证；述时钟卡包括第一晶振，用于产生时钟信号；其中，所述主控卡与所述业务卡、所述主控卡与所述时钟卡、所述业务卡之间可插拔连接，所述主控卡、业务卡、所述时钟卡皆与所述机箱之间可拆卸连接。本发明提供的FPGA原型验证装置，采用可插拔连接，实现FPGA原型验证装置模块化、开放式的可扩展架构，可以根据用户实际需要实现灵活连接，快速搭建FPGA原型验证装置，从而实现了一个易于灵活扩展原型验证所需FPGA芯片数量的装置及验证系统，节约了成本，增加了灵活性。

Description

一种FPGA原型验证装置及验证系统

技术领域

本发明涉及FPGA原型验证技术领域，具体涉及一种FPGA原型验证装置及验证系统。

背景技术

随着当前芯片的性能以及复杂程度不断升高，各种以前不曾出现的缺陷对传统测试方法提出了新的挑战，开发出一种适合芯片开发的系列化测试验证装置势在必行，将多个IC类项目对验证装置的需求进行整合和归类，同一系列可以在多个类似的项目中应用，从而避免了每个项目单独开发验证装置造成的资源浪费和进度延迟；测试验证装置可扩展性、通用性强，能够根据不同的项目需求快速组建，并且兼容多个项目，是可编程逻辑器件(如FPGA，Field-Programmable Gate Array，现场可编程门阵列器件)原型验证技术发展的趋势。

现有技术提供的FPGA原型验证装置FPGA之间固定连接，主控卡、业务卡、时钟卡与机箱之间固定连接，业务卡之间固定连接，连接关系不易改变，当原型验证所需FPGA芯片数量不足时，传统的FPGA原型验证装置不易于灵活改变或扩展原型验证所需FPGA芯片数量，不易实现大规模ASIC门的原型验证。此外，传统的FPGA原型验证装置，只有一个主控卡，只能给一个用户使用固定数量的FPGA芯片，不能多个用户并发使用，这造成验证资源使用率低，浪费较大，成本较高。

发明内容

因此，本发明要解决的技术问题在于克服现有技术中的传统的FPGA原型验证装置不易于改变或灵活扩展原型验证所需FPGA芯片数量缺陷，从而提供一种FPGA原型验证装置，包括：主控卡，业务卡，时钟卡，机箱；其中，

所述主控卡用于处理控制FPGA原型验证；

所述业务卡包括FPGA芯片，用于执行原型验证；

所述时钟卡包括第一晶振，用于产生时钟信号；

其中，所述主控卡与所述业务卡之间可插拔连接；所述时钟卡与所述主控卡之间可插拔连接；所述业务卡之间可插拔连接；所述主控卡、所述业务卡、所述时钟卡可拆卸连接于机箱。

进一步地，所述主控卡包括主控芯片，存储器，第三时钟输入接口，时钟产生区域，第一时钟输出接口，第一调试接口；

所述业务卡包括两颗FPGA芯片，第二CPLD芯片，JTAG，多个第二输入输出接口，第一时钟输入接口，第二调试接口；

所述时钟卡包括第三CPLD芯片，第二PLL芯片，多个第二时钟输出接口，第二时钟输入接口；

其中，所述第一时钟输出接口与所述第一时钟输入接口连接；所述第二输入输出接口与其他所述业务卡上的所述第二输入输出接口连接实现多颗FPGA芯片互联或级联；所述第一调试接口与所述第二调试接口连接；所述第二CPLD芯片用于配置所述业务卡上的所述第二输入输出接口和所述第一时钟输入接口；所述第三CPLD芯片用于配置所述时钟卡上的所述第二时钟输出接口和所述第二时钟输入接口；通过所述JTAG可以识别所述两颗所述FPGA芯片；所述时钟产生区域产生的时钟信号可通过所述第一时钟输出接口接入到所述第一时钟输入接口；所述第二时钟输入接口可选择的连接另一所述时钟卡上的所述第二时钟输出接口；所述第三时钟输入接口可选择连接时钟卡上的所述第二时钟输出接口。

进一步地，所述主控芯片调用所述存储器数据，通过所述第二CPLD芯片为所述FPGA芯片配置数据。

进一步地，通过所述JTAG的扫描识别，所述主控芯片对两颗所述FPGA芯片的可选择配置或升级。

进一步地，时钟产生区域包括第二晶振，第一CPLD芯片，第一PLL芯片；所述第一CPLD芯片配置所述第一时钟输出接口；所述第二晶振配合所述第一PLL芯片产生时钟信号，从所述第一时钟输出接口输出。

进一步地，所述主控卡为N个，所述业务卡M个，且M≥N。

进一步地，一个所述主控卡可以同时控制1～M个所述业务卡。

进一步地，所述主控卡、所述业务卡以及所述时钟卡的PCB板上下两面对应分别设置电源插座以连接电源。

本申请另外提供一种FPGA原型验证系统，包括上述任一所述的FPGA原型验证装置，主机，交换机，其中所述主机通过交换机连接所述FPGA原型验证装置，控制至少一个所述FPGA原型验证装置的所述时钟卡产生同步时钟信号，可选择的将所述同步时钟信号输出至其他所述FPGA原型验证装置。

实施本发明的技术方案，具有以下有益效果：本发明提供的一种FPGA原型验证装置，包括主控卡、业务卡、时钟卡、机箱，其中主控卡与业务卡之间可插拔连接，时钟卡与主控卡之间可插拔连接，业务卡之间可插拔连接，主控卡、业务卡、时钟卡可拆卸连接于机箱，实现FPGA原型验证装置模块化、开放式的可扩展架构，可以根据需要通过标准连接线实现所述主控卡与所述业务卡之间的灵活连接，根据不同的需求，快速搭建FPGA原型验证装置，从而实现了一个易于灵活扩展原型验证所需FPGA芯片数量的装置，节约了成本，增加了灵活性。

本发明技术方案，具有如下优点：

1.本发明提供的FPGA原型验证装置，主控卡、时钟卡、业务卡、机箱两两之间采用可插拔连接，实现FPGA原型验证装置和验证系统的模块化、开放式的可扩展架构，可以根据用户实际需要实现主控卡、时钟卡、业务卡与机箱之间便于马上实施的灵活连接，也可以方便用户扩展主控卡、时钟卡、或业务卡，最大可支持超过100亿ASIC门的原型验证，同时方便调配资源，实现资源最大化使用。

2.本发明提供的一个FPGA原型验证装置可以设置至少一个主控卡，一个主控卡对应一个用户使用，依据客户需要，一个主控卡控制单个业务卡或多个业务卡，同时支持两个及以上用户同时使用，并且完全独立互不影响，由此可以实现多用户并发使用，最优化系统资源使用效率。

附图说明

为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例的FPGA原型验证装置连接示意图；

图2是本申请实施例的主控卡布局示意图；

图3是本申请实施例的业务卡布局示意图；

图4是本申请实施例的时钟卡布局示意图；

图5是本申请实施例的主控卡控制业务卡的流程示意图；

图6是本申请实施例的FPGA原型验证装置另一主控卡控制业务卡的连接示意图；

图7是本申请实施例的FPGA原型验证系统连接示意图；

图8是本申请实施例的FPGA原型验证装置内部实物俯视示意图。

具体实施方式

下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

实施例1

本发明的FPGA原型验证装置，参见图1所示，本发明所述FPGA原型验证装置，包括：主控卡001、业务卡002，时钟卡004，机箱007；其中，所述主控卡001用于处理控制FPGA原型验证；所述业务卡002包括FPGA芯片，用于执行原型验证；所述时钟卡004包括第一晶振401，用于产生时钟信号；所述主控卡001与所述业务卡002之间可插拔连接；所述时钟卡004与所述主控卡001之间可插拔连接；所述业务卡002之间可插拔连接；所述主控卡001、所述业务卡002、所述时钟卡004可拆卸连接于机箱。

如图1和图8所示，前述的可插拔连接，可以通过标准连接线003可插拔连接，例如通过排线连接。

本发明的FPGA原型验证装置，所述主控卡与所述业务卡之间可插拔连接；所述时钟卡与所述主控卡之间可插拔连接；所述业务卡之间可插拔连接；所述主控卡、所述业务卡、所述时钟卡可拆卸连接于机箱，实现FPGA原型验证装置模块化、开放式的可扩展架构，可以根据用户实际需要实现所述主控卡001与所述业务卡002之间便于实施的灵活连接，根据不同的需求，快速搭建FPGA原型验证装置，从而实现了一个易于灵活扩展原型验证所需FPGA芯片数量的装置，节约了成本，增加了灵活性。

如图2-4所示，所述主控卡001包括主控芯片101，存储器102，第三输入接口103，时钟产生区域104，第一时钟输出接口108，第一调试接口109：

所述业务卡002包括FPGA芯片201和FPGA芯片202，第二CPLD芯片203，JTAG 204，多个第二输入输出接口205，第一时钟输入接口206，第二调试接口208；

所述时钟卡004包括第三CPLD芯片402，第一PLL芯片403，多个第二时钟输出接口405，第二时钟输入接口404；

其中，所述第一时钟输出接口108与所述第一时钟输入接口206连接；所述第二输入输出接口205与其他所述业务卡002上的所述第二输入输出接口205连接实现多颗FPGA芯片互联或级联；所述第一调试接口109与所述第二调试接口208连接；所述第二CPLD芯片203用于配置所述业务卡002上的所述第二输入输出接口205和所述第一时钟输入接口2061和2062；所述第三CPLD芯片402用于配置所述时钟卡004上的所述第二时钟输出接口405和所述第二时钟输入接口404；通过所述JTAG 204可以识别两颗FPGA芯片201和FPGA芯片202；所述时钟产生区域104产生的时钟信号可通过第一时钟输出接口108接入到第一时钟输入接口2061和2062；所述第二时钟输入接口404可选择的连接另一时钟卡004上的第二时钟输出接口405；第三时钟输入接口103可选择连接时钟卡004上的第二时钟输出接口405。

图2所示的主控芯片101可选用Xilinx的片上系统ZYNQ(ZYNQ-7000 AllProgrammable Soc)。

图3中所示FPGA芯片201和202可提供选择的FPGA型号为Xilinx的VU440或VU19P两种型号芯片，VU440芯片采用7nm工艺，一颗VU440芯片具有2500万等效逻辑门，可以完成约2500万ASIC门的设计验证，每扩展一级验证装置资源将增加一倍，VU19P芯片采用7nm工艺，一颗VU19P芯片具有5000万等效逻辑门，可以完成约5000万ASIC门的设计验证，每扩展一级验证装置资源将增加一倍，本申请的FPGA原型验证装置扩展之后最大可支持超过100亿ASIC门的原型验证。

如图5所示，所述主控芯片101调用所述存储器102数据，通过所述第二CPLD芯片203为所述FPGA芯片201和FPGA芯片202配置数据。

如图5所示，通过所述JTAG 204的扫描识别，所述主控芯片101对FPGA芯片201和FPGA芯片202的可选择配置或升级，即可以单独对FPGA芯片201进行配置或升级，也可以单独对FPGA芯片202进行配置或升级，或者同时对FPGA芯片201和FPGA芯片202进行配置或升级。

如图2所示，时钟产生区域104包括第二晶振106，第一CPLD芯片105，第二PLL芯片107；所述第一CPLD芯片105配置所述第一时钟输出接口108；所述第一晶振106配合所述第二PLL芯片108产生时钟信号，从所述第一时钟输出接口108输出。

所述主控卡001为N个，所述业务卡002为M个，且M≥N，其中单个机箱N的数量为1～4，M的数量为1～4。

一个所述主控卡001可以同时控制1～M个所述业务卡002。如图6所示，4个主控芯片101，可以每个主控芯片控制各使用1个业务卡002，即可以4个用户同时使用。

另外，4个主控芯片101，在单用户使用时，可以任意一个主控芯片101控制1～4个业务卡002，在多用户使用时，一个主控芯片101对应一个用户使用，可以分别任意控制4个业务卡002，实现灵活搭配使用。

本实施例提供的FPGA原型验证装置可以灵活设置一个或多个主控卡，一个主控卡提供给一个用户使用，并且主控卡可以依据客户需要，通过灵活的可插拔连接，控制单个业务卡或多个业务卡，支持多个用户同时使用，并且完全独立互不影响，由此可以实现多用户并发使用，最优化系统资源使用效率。

主控卡001的PCB板上下两面对应设置第一电源插座110以连接电源，业务卡002的PCB板上下两面对应设置第二电源插座207以连接电源，时钟卡004的PCB板上下两面对应分别设置第三电源插座406以连接电源。

实施例2

如图7所示，本申请提供的另外一个实施例，一种FPGA原型验证系统，包括上述任一所述的FPGA原型验证装置，主机005，交换机006，其中所述主机005通过交换机006连接所述FPGA原型验证装置，控制至少一个FPGA原型验证装置的时钟卡004产生同步时钟信号，可选择的将同步时钟信号输出至其他FPGA原型验证装置，如果多个用户在同时使用，则每个用户都有时钟卡004产生同步时钟信号，并将同步时钟信号分别输出到每个用户对应使用的主控卡001，其中时钟卡004最多可输出时钟信号到16或18个FPGA原型验证装置。

本实施例的FPGA原型验证系统一个原型验证装置007的一个主控卡001可以控制同一原型验证装置007的业务卡002，也可以控制或同时控制其他原型验证装置007的业务卡002，即实现一个用户利用不同原型装置的业务卡资源。

本实施例提供的FPGA原型验证系统，通过灵活设置时钟卡连接16或18个机箱，最大可支持100亿ASIC门的原型验证系统，实现超大规模FPGA原型验证。

显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims (9)

1.一种FPGA原型验证装置，其特征在于，包括：主控卡，业务卡，时钟卡，机箱；其中，

所述主控卡用于处理控制FPGA原型验证；

所述业务卡包括FPGA芯片，用于执行原型验证；

所述时钟卡包括第一晶振，用于产生时钟信号；

其中，所述主控卡与所述业务卡之间可插拔连接；所述时钟卡与所述主控卡之间可插拔连接；所述业务卡之间可插拔连接；所述主控卡、所述业务卡、所述时钟卡可拆卸连接于机箱。

2.根据权利要求1所述的FPGA原型验证装置，其特征在于，所述主控卡包括主控芯片，存储器，第三时钟输入接口，时钟产生区域，第一时钟输出接口，第一调试接口；

所述业务卡包括两颗FPGA芯片，第二CPLD芯片，JTAG，多个第二输入输出接口，第一时钟输入接口，第二调试接口；

所述时钟卡包括第三CPLD芯片，第二PLL芯片，多个第二时钟输出接口，第二时钟输入接口；

其中，所述第一时钟输出接口与所述第一时钟输入接口连接；所述第二输入输出接口与其他所述业务卡上的所述第二输入输出接口连接实现多颗FPGA芯片互联或级联；所述第一调试接口与所述第二调试接口连接；所述第二CPLD芯片用于配置所述业务卡上的所述第二输入输出接口和所述第一时钟输入接口；所述第三CPLD芯片用于配置所述时钟卡上的所述第二时钟输出接口和所述第二时钟输入接口；通过所述JTAG可以识别所述两颗所述FPGA芯片；所述时钟产生区域产生的时钟信号可通过所述第一时钟输出接口接入到所述第一时钟输入接口；所述第二时钟输入接口可选择的连接另一所述时钟卡上的所述第二时钟输出接口；所述第三时钟输入接口可选择的连接时钟卡上的所述第二时钟输出接口。

3.根据权利要求2所述的FPGA原型验证装置，其特征在于，所述主控芯片调用所述存储器数据，通过所述第二CPLD芯片为所述FPGA芯片配置数据。

4.根据权利要求2所述的FPGA原型验证装置，其特征在于，通过所述JTAG的扫描识别，所述主控芯片对两颗所述FPGA芯片的可选择配置或升级。

5.根据权利要求2所述的FPGA原型验证装置，其特征在于，时钟产生区域包括第二晶振，第一CPLD芯片，第一PLL芯片；所述第一CPLD芯片配置所述第一时钟输出接口；所述第一晶振配合所述第一PLL芯片产生时钟信号，从所述第一时钟输出接口输出。

6.根据权利要求2所述的FPGA原型验证装置，其特征在于，所述主控卡为N个，所述业务卡M个，且M≥N。

7.根据权利要求7所述的FPGA原型验证装置，其特征在于，一个所述主控卡可以同时控制1～M个所述业务卡。

8.根据权利要求1至7任一所述的FPGA原型验证装置，其特征在于，所述主控卡、所述业务卡以及所述时钟卡的PCB板上下两面对应分别设置电源插座以连接电源。

9.一种FPGA原型验证系统，其特征在于，包括权利要求1至8任一所述的FPGA原型验证装置，主机，交换机，其中所述主机通过交换机连接所述FPGA原型验证装置，控制至少一个所述FPGA原型验证装置的所述时钟卡产生同步时钟信号，可选择的将所述同步时钟信号输出至其他所述FPGA原型验证装置。

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