CN101398461A - 一种芯片静电放电测试装置 - Google Patents
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Abstract
本发明提供了一种芯片静电放电测试装置，该装置包括：第一电路板和第二电路板；第一电路板上表面设置有与待测芯片的各个管脚位置相对应的焊垫，所述焊垫用于测试时与待测芯片的各个管脚电连接；第一电路板的两侧设置有与所述焊垫一对一电连接的排针A；所述排针A的另一端与第二电路板电连接，所述第二电路板的下表面设置有与静电放电测试设备的测试板相对应的排针B，所述排针A与排针B为一对一的电连接。本发明针对测试设备中的测试板制作出适用特殊封装芯片的测试装置，以实现待测芯片的所有被测管脚都与测试设备内部电连接。本发明的测试装置结构设计简单，制作成本低、周期短，降低了特殊封装芯片进行静电放电测试的成本。
Description
技术领域
本发明涉及芯片测试技术领域，特别是涉及一种芯片静电放电测试装置。
背景技术
静电放电(ESD，Electrostatic Discharge)是电子工业最花代价的损坏原因之一，它会影响到生产合格率、制造成本、产品质量与可靠性以及公司的可获利润。由此，需要对IC产品进行ESD测试，用以评估其ESD保护性能。
目前国内的ESD测试一般采用标准的ESD测试设备进行，而这些测试设备在进行ESD测试时，需要将IC放在与该IC封装形式匹配的测试板上，使所有被测管脚都能够通过测试板与设备内部实现电连接。
通常ESD测试设备会配几种适合于较常用封装形式IC的测试板，将IC放在测试板的插座里，IC的管脚即可以通过测试板与设备内部电连接。但是对于特殊封装形式的IC，由于其特殊的管脚分布等问题，ESD设备没有与其相匹配的测试板，这就需要为这类IC专门定做测试板。而专门定做测试板的周期很长，从设计到制作完成约需要6～8周的时间，且成本也非常昂贵。
由此，目前需要本领域技术人员解决的一个技术问题就是：如何降低特殊封装形式的IC进行ESD测试的成本。
发明内容
本发明所要解决的技术问题是提供一种芯片静电放电测试装置，能够适用于特殊封装的芯片进行ESD测试，降低特殊封装芯片进行ESD测试的成本。
为了解决上述问题，本发明公开了一种芯片ESD测试装置，该装置可以包括：
第一电路板和第二电路板；
第一电路板上表面设置有与待测芯片的各个管脚位置相对应的焊垫，所述焊垫用于测试时与待测芯片的各个管脚电连接；第一电路板的两侧设置有与所述焊垫一对一电连接的排针A；
所述排针A的另一端与第二电路板电连接，所述第二电路板的下表面设置有与双列直插式测试板相对应的排针B，所述排针A与排针B为一对一的电连接。
进一步，当测试时，将待测芯片焊接在所述第一电路板上，使所述芯片的各个管脚与所述焊垫电连接。
优选的，所述装置还包括插座，所述插座包括底座和压盖；所述底座上设置有与待测芯片的各个管脚位置相对应的顶针；所述顶针用于测试时与待测芯片的各个管脚电连接；所述底座固定在所述第一电路板上，所述顶针与所述焊垫为一对一的电连接；所述压盖与底座适配卡接，所述压盖与底座之间设置有与待测芯片相对应的空槽。
进一步，所述装置中，一个焊垫、一个排针A和一个排针B之间顺次电连接，构成一组连线，所述一组连线的电阻小于2欧姆。
为了解决上述问题，本发明还公开了一种芯片静电放电测试装置，该装置可以包括：
电路板，所述电路板上表面设置有与待测芯片的各个管脚位置相对应的焊垫，所述焊垫用于测试时与待测芯片的各个管脚电连接；所述电路板的下表面设置有与板上芯片式测试板相对应的排针；所述焊垫与所述排针为一对一的电连接。
进一步，当测试时，将待测芯片焊接在所述电路板上，使所述芯片的各个管脚与所述焊垫电连接。
优选的，所述装置还包括插座，所述插座包括底座和压盖；所述底座上设置有与待测芯片的各个管脚位置相对应的顶针；所述顶针用于测试时与待测芯片的各个管脚电连接；所述底座固定在所述电路板上，所述顶针与所述焊垫为一对一的电连接；所述压盖与底座适配卡接，所述压盖与底座之间设置有与待测芯片相对应的空槽。
进一步，所述装置中，一个焊垫和一个排针之间电连接，构成一组连线，所述一组连线的电阻小于2欧姆。
与现有技术相比，本发明具有以下优点：
本发明针对测试板制作出适用特殊封装芯片的测试装置，待测芯片通过该装置，实现所有被测管脚都与测试板电连接，进一步实现与测试设备内部电连接。由于本发明的测试装置结构设计简单，制作成本低、周期短，从而大大降低了特殊封装芯片进行ESD测试的成本。
附图说明
图1是本发明芯片ESD测试装置实施例1的结构示意图；
图2是本发明芯片ESD测试装置实施例2的结构示意图；
图3是本发明实施例2中插座的纵向剖视图；
图4是本发明芯片ESD测试装置实施例3的结构示意图；
图5是本发明芯片ESD测试装置实施例4的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
参照图1，示出了本发明芯片ESD测试装置实施例1，具体可以包括：
电路板101和电路板102；
所述电路板101上表面设置有与待测芯片的各个管脚位置相对应的焊垫1011；所述焊垫1011用于测试时与待测芯片的各个管脚电连接。
所述电路板101的两侧设置有与所述焊垫1011一对一电连接的排针1012；其中，焊垫1011与排针1012的电连接通过电路板101上的连线实现，电路板101可以是PCB(Print circuit board，印制电路板)板。
所述排针1012的另一端与所述电路板102电连接，电路板102的下表面设置有与双列直插式(DIP)测试板相对应的排针1021，所述排针1012与排针1021为一对一的电连接。电路板102可以直接使用适合的万能点阵试验板，也可以订制实现本发明连接功能的PCB板。其中DIP测试板一般用于对6到64个管脚的芯片进行ESD测试。
当测试时，将待测芯片直接焊接在电路板101上，使所述芯片的各个管脚与焊垫1011电连接。所述装置还可以有以下用途：当对芯片进行ESD失效调试时，可能需要将芯片的某几个管脚做外部连线后重新测试，此时，就可以通过本装置的排针1012或排针1021进行外部连线，以实现对芯片的管脚做外部连线的目的；在ESD测试完成后，可以在本装置上直接进行下一步的失效分析，如EMMI(微光显微镜)测试、OBIRCH(雷射光束诱发阻抗值变化)测试等。
测试时，本发明装置通过排针1021插入ESD测试设备上专门的DIP测试板，以实现待测芯片的管脚与测试设备内部的电连接。
本实施例用两个电路板来实现待测芯片到DIP测试板的转接，这是因为与DIP测试板相对应的排针之间的距离比较小，如果使得排针1012直接与DIP测试板相对应，则电路板101没有足够的面积来铺设电路，即无法实现焊垫1011与排针1012的电连接。
进一步，所述排针的电阻要尽量小，焊垫1011与排针1012之间的电路以及排针1012与排针1021之间的电路的电阻也要尽量小，以实现从芯片的管脚到测试板之间的电阻小于2欧姆。若所述电阻大于2欧姆时，过大的电阻阻值就可能影响ESD测试的结果，所以要控制所述电阻小于2欧姆。
参照图2，示出了本发明另一种芯片ESD测试装置实施例2，与实施例1相比，差别在于，本实施例中还可以包括插座(socket)203，插座203用于将待测芯片固定在电路板201上，以实现芯片的各个管脚与所述焊垫的电连接。
插座203的结构参照图3，图3为插座203的纵向剖视图。所述插座203包括压盖2031和底座2032，底座2032上设置有与待测芯片的各个管脚位置相对应的顶针2033；所述顶针2033用于测试时与待测芯片的各个管脚电连接；所述底座2032通过螺母固定在所述电路板201上，所述顶针2033与所述焊垫为一对一的电连接；所述压盖2031与底座2032适配卡接，压盖2031与底座2032之间设置有与待测芯片相对应的空槽。当测试时，将待测芯片置于底座2032上，然后把压盖2031与底座2032卡接，此时芯片就置于底座2032与压盖2031之间的空槽中，且芯片的各个管脚与底座2032上的顶针2033实现电连接，顶针2033的另一端与电路板201上的焊垫实现电连接，这就实现了芯片与焊垫的电连接。
参照图4，示出了另一种芯片ESD测试装置实施例3，具体可以包括：
电路板401，所述电路板401上表面设置有与待测芯片的各个管脚位置相对应的焊垫4011；所述焊垫4011用于测试时与待测芯片的各个管脚电连接；
所述电路板401的下表面设置有与板上芯片(COB，Chip on Board)式测试板相对应的排针4012；所述焊垫4011与所述排针4012为一对一的电连接。电路板401可以是PCB板。其中COB测试板最多可用于对256个管脚的芯片进行ESD测试。
当测试时，将待测芯片直接焊接在电路板401上，使所述芯片的各个管脚与焊垫4011电连接。
所述装置还可以有以下用途：当对芯片进行ESD失效调试时，可能需要将芯片的某几个管脚做外部连线后重新测试，此时，就可以通过本装置的排针4012进行外部连线，以实现对芯片的管脚做外部连线的目的；在ESD测试完成后，可以在本装置上直接进行下一步的失效分析，如EMMI(微光显微镜)测试、OBIRCH(雷射光束诱发阻抗值变化)测试等。
参照图5，还示出了本发明另一种芯片ESD测试装置实施例4，与实施例3相比，差别在于，本装置实施例中还包括插座503，插座503用于将待测芯片固定在电路板501上，以实现芯片的各个管脚与所述焊垫的电连接。插座503可以采取与实施2中的插座203相似的结构，具体示意图参照图3。所述插座包括压盖和底座，所述底座上设置有与待测芯片的各个管脚位置相对应的顶针；所述顶针用于测试时与待测芯片的各个管脚电连接；所述底座通过螺母固定在所述电路板501上，所述顶针与所述焊垫为一对一的电连接；所述压盖与底座适配卡接，所述压盖与底座之间设置有与待测芯片相对应的空槽。
本发明实施例示出了实现特殊封装芯片与DIP(或COB)测试板之间电连接的装置，而依据本发明的思想很容易得到能够实现特殊封装芯片与其他样式的测试板之间电连接的装置。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上对本发明所提供的芯片ESD测试装置进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (8)
1、一种芯片静电放电测试装置，其特征在于，包括：
第一电路板和第二电路板；第一电路板上表面设置有与待测芯片的各个管脚位置相对应的焊垫；所述焊垫用于测试时与待测芯片的各个管脚电连接；
第一电路板的两侧设置有与所述焊垫一对一电连接的排针A；
所述排针A的另一端与第二电路板电连接，所述第二电路板的下表面设置有与双列直插式测试板相对应的排针B，所述排针A与排针B为一对一的电连接。
2、如权利要求1所述的装置，其特征在于，
当测试时，将待测芯片焊接在所述第一电路板上，使所述芯片的各个管脚与所述焊垫电连接。
3、如权利要求1所述的装置，其特征在于，还包括插座，
所述插座包括底座和压盖；
所述底座上设置有与待测芯片的各个管脚位置相对应的顶针；所述顶针用于测试时与待测芯片的各个管脚电连接；所述底座固定在所述第一电路板上，所述顶针与所述焊垫为一对一的电连接；
所述压盖与底座适配卡接，所述压盖与底座之间设置有与待测芯片相对应的空槽。
4、如权利要求1所述的装置，其特征在于，
一个焊垫、一个排针A和一个排针B之间顺次电连接，构成一组连线，所述一组连线的电阻小于2欧姆。
5、一种芯片静电放电测试装置，其特征在于，包括：
电路板，所述电路板上表面设置有与待测芯片的各个管脚位置相对应的焊垫；所述焊垫用于测试时与待测芯片的各个管脚电连接；
所述电路板的下表面设置有与板上芯片式测试板相对应的排针；所述焊垫与所述排针为一对一的电连接。
6、如权利要求5所述的装置，其特征在于，
当测试时，将待测芯片焊接在所述电路板上，使所述芯片的各个管脚与所述焊垫电连接。
7、如权利要求5所述的装置，其特征在于，还包括插座，
所述插座包括底座和压盖；
所述底座上设置有与待测芯片的各个管脚位置相对应的顶针；所述顶针用于测试时与待测芯片的各个管脚电连接；所述底座固定在所述电路板上，所述顶针与所述焊垫为一对一的电连接；
所述压盖与底座适配卡接，所述压盖与底座之间设置有与待测芯片相对应的空槽。
8、如权利要求5所述的装置，其特征在于，
一个焊垫和一个排针之间电连接，构成一组连线，所述一组连线的电阻小于2欧姆。
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