CN110634530A - 芯片的测试系统和测试方法 - Google Patents

Abstract

本发明实施例提供一种芯片的测试系统及测试方法，该测试系统包括：相互通信连接的上位机和测试单元，测试单元由FPGA芯片搭建且配置多个并行测试模块，测试模块与待测芯片为一一对应关系；测试单元通过上位机写入测试函数，测试函数为基于自定义指令集编写的函数；其中，上位机向测试单元发送开始指令，测试单元在接收到开始指令后运行测试函数以调用多个测试模块分别测试对应的待测芯片，并将基于待测芯片输出数据得到的测试结果发送到上位机。本发明实施例提供的芯片测试系统及测试方法基于FPGA硬件系统且通过自定义指令集编写的测试函数进行测试，解决了芯片同测数量少及测试成本高的技术问题。

Description

芯片的测试系统和测试方法

技术领域

本发明涉及半导体技术领域，具体涉及一种芯片的测试系统和测试方法。

背景技术

芯片，又称微电路(microcircuit)、微芯片(microchip)、集成电路(integratedcircuit)，一般是指集成电路的载体，是可以直接使用的独立整体。随着电子产品集成度的提高，电子产品设计中涉及到越来越多的芯片种类，例如有存储器芯片，存储器芯片又包括易失存储器芯片和非易失存储器芯片。

非易失存储器芯片作为一种存储器芯片，在芯片断电时仍然可以保持存储的内容，因而被广泛使用。在非易失存储器芯片出厂时或使用前都要进行测试，包括对功能及可靠性的测试，且非易失存储器芯片的这些测试一般都要求测试样品数量大以及测试功能多。目前，虽然市场上的测试机台通常功能全、性能高，但是这些测试机台的同测数量少且价格昂贵，因而芯片测试面临同测数量少及测试成本高的技术问题。

针对芯片同测数量少及测试成本高的技术问题，现有技术中缺乏有效的解决方案。

发明内容

有鉴于此，本发明实施例提供了一种芯片的测试系统和测试方法，可以一次测试多个芯片，提高芯片的同测数量且降低芯片的测试成本。

根据本发明的第一方面，提供一种芯片的测试系统，包括：

测试单元，所述测试单元由FPGA芯片搭建且配置多个并行测试模块，所述测试模块与待测芯片为一一对应关系；

和所述测试单元通信连接的上位机，所述测试单元通过所述上位机写入测试函数，所述测试函数为基于自定义指令集编写的函数；

其中，所述上位机向所述测试单元发送开始指令，所述测试单元在接收到所述开始指令后运行所述测试函数以调用多个所述测试模块分别测试对应的待测芯片，并将基于待测芯片输出数据得到的测试结果发送到所述上位机。

可选地，所述测试单元还包括：

通信模块，和所述上位机通信连接，以接收所述上位机发送的所述测试函数和所述开始指令；

只读存储模块，和所述通信模块连接，以将所述通信模块接收的所述测试函数进行存储；以及，

内核模块，分别和所述通信模块、所述只读存储模块以及多个所述测试模块连接，以在所述通信模块接收的所述开始指令控制下从所述只读存储模块读取所述测试函数，并根据所述测试函数使多个所述测试模块分别测试对应的待测芯片。

可选地，所述测试单元还包括：

时序控制模块，分别和所述内核模块以及多个所述测试模块连接，以在所述内核模块控制下配置各个所述测试模块与对应待测芯片的接口时序模式；

指令译码模块，分别和所述内核模块以及多个所述测试模块连接，所述内核模块根据所述测试函数生成多个测试指令，所述指令译码模块将所述测试指令译码后发送给多个所述测试模块；

其中，各个所述测试模块在所述时序控制模块所配置的接口时序模式下将译码后的所述测试指令发送到待测芯片以测试待测芯片。

可选地，所述指令译码模块将所述测试指令译码后生成起始指令、测试所需数据、格式指令和结束指令，所述测试模块包括：

接口模块，与所述时序控制模块和待测芯片连接，以在所述时序控制模块所配置的接口时序模式下与待测芯片进行信号传递；

分别与所述指令译码模块以及所述接口模块连接的起始模块、数据输入模块、数据输出模块和结束模块，以使所述起始模块接收所述起始指令，所述数据输入模块接收所述测试所需数据，所述数据输出模块接收所述格式指令，所述结束模块接收所述结束指令；

其中，待测芯片在通过所述接口模块接收到所述起始指令后接收所述测试所需数据，且接收到所述结束指令之前输出测试所得数据，所述数据输出模块通过所述接口模块接收所述测试所得数据并在所述格式指令控制下根据所述测试所得数据生成测试结果。

可选地，所述测试单元还包括：FIFO模块和/或数据校验模块，其中，

所述FIFO模块，分别和所述数据输出模块以及所述通信模块连接，用于将所述测试结果进行存储，并在接收到读取指令后通过所述通信模块将所述测试结果发送到所述上位机；

所述数据校验模块，分别和所述数据输出模块以及所述内核模块连接，用于在所述内核模块的控制下通过所述数据输出模块获取待测芯片写入的数据，并将所述写入的数据和预设校验值进行比较，以确定待测芯片的功能是否正常。

可选地，所述测试单元还包括：

随机存储模块，用作所述测试单元的临时存储区域；以及，

跳转指令模块、数字逻辑模块和定时计数器，用于供所述测试单元进行运算操作。

可选地，所述自定义指令集的每条指令包括：指令名称、指令码、助记符和指令格式，其中，所述指令助记符用于编写所述测试函数。

可选地，所述上位机基于所述自定义指令集编写所述测试函数的汇编代码，并通过编译器将所述测试函数的汇编代码转为二进制代码，且所述二进制代码所表示的每条指令包括：起始位、所述指令码、操作位、第一校验位和结束位，其中，所述第一校验位用于校验转换的所述二进制代码是否正确。

可选地，所述上位机和所述测试单元之间通信的每条数据包括：起始位、数据位、第二校验位和结束位，其中，所述第二校验位用于校验所述上位机和所述测试单元之间的数据通信。

根据本发明的第二方面，提供一种芯片的测试方法，利用以上所述的芯片测试系统对待测芯片进行测试。

本发明的实施例具有以下优点或有益效果：

本发明提供的芯片测试系统及测试方法基于FPGA硬件系统，利用FPGA的多线程并行处理能力调度多个测试模块，从而拥有高效的并行测试能力；并且，FPGA硬件系统基于自定义指令集编写的测试函数进行芯片测试，从而使得测试灵活可调，适应于不同数量待测芯片的测试。因而，本发明将软硬件相结合实现芯片的高效测试，解决了芯片同测数量少及测试成本高的技术问题。

附图说明

通过参照以下附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：

图1是根据本发明实施例的一种芯片测试系统的结构示意图；

图2是根据本发明实施例的另一种芯片测试系统的结构示意图；

图3是据本发明实施例的芯片测试系统的测试流程示意图。

具体实施方式

以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程没有详细叙述。另外附图不一定是按比例绘制的。

图1所示为本发明实施例提供的一种芯片测试系统。参照图1，芯片的测试系统，包括：

测试单元200，测试单元200由FPGA芯片搭建且配置多个并行测试模块，测试模块与待测芯片300为一一对应关系；

和测试单元200通信连接的上位机100，测试单元200通过上位机100写入测试函数，测试函数为基于自定义指令集编写的函数；

其中，上位机100向测试单元200发送开始指令，测试单元200在接收到开始指令后运行测试函数以调用多个测试模块分别测试对应的待测芯片300，并将基于待测芯片300输出数据得到的测试结果发送到上位机100。

具体地，芯片测试的测试内容包括待测芯片的各种功能，可以为芯片数据手册上记载的功能。以非易失存储器芯片为例，测试内容例如有读数据、写数据、擦数据、读状态寄存器以及由基本的读写擦操作按需求组合而成的复杂功能。

应当理解的是，测试单元200运行测试函数以调用多个测试模块分别测试对应的待测芯片300，必然涉及到通过测试模块直接向待测芯片300输入测试所需数据以及直接读取待测芯片300的输出数据(以下亦称测试所得数据)。需要强调的是，不同的测试内容会对应不同的测试所需数据和测试所得数据。

以非易失存储器芯片的写数据功能为例，非易失存储器芯片的测试所需数据可以包括：SPI时序写操作指令、写入数据的地址和写入的数据，非易失存储器芯片在接收到该测试所需数据后会进行写操作并不停地发送SPI时序读状态寄存器指令以读取状态寄存器的数值，此时，测试所得数据包括状态寄存器的数值，以便测试单元200根据状态寄存器的数值计算出写操作的时间及写操作是否成功。此情况下，测试结果则可以包括：写操作指令码、此次操作的时间以及表示此次写操作是否成功的标志数据。

需要说明的是，测试所需数据可通过测试单元运行测试函数生成。

进一步，测试函数可以是对待测芯片300的多个功能进行整体测试，即，测试函数为待测芯片300多种功能测试指令的集成函数，测试单元200经过对测试函数的一次运行则可以获得待测芯片300多种功能对应的测试结果。

上述上位机100可以为任意类型的计算机，包括但不限于台式机和笔记本电脑；FPGA芯片为现场可编程门阵列(Field-Programmable Gate Array，简称FPGA)器件，上述测试单元200由FPGA芯片搭建，即为一个FPGA系统。由于FPGA芯片加电后通过写入内部存储器的程序进行配置然后进入工作状态，掉电后内部逻辑关系消失，因而，可以被反复使用，本发明中的测试模块数量利用FPGA芯片的可反复使用特性就可以根据待测芯片的数量进行及时配置。

本发明实施例提供的芯片测试系统是基于FPGA硬件系统，利用FPGA的多线程并行处理能力可以调度多个测试模块，从而拥有高效的并行测试能力；并且，FPGA硬件系统基于自定义指令集编写的测试函数进行芯片测试，从而使得测试灵活可调，适应于不同数量待测芯片的测试。因而，本发明将软硬件相结合实现芯片的高效测试，解决了芯片同测数量少及测试成本高的技术问题。

FPGA芯片作为一种可编程芯片，主要包括七个部分：可编程输入输出单元、可编程逻辑单元、时钟管理单元、嵌入式RAM(random access memory)、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块，本发明实施例的芯片测试系统利用FPGA芯片各部分的自带功能搭建了测试单元200，基于上位机100写入的测试函数实现对多个待测芯片的同时测试。图2示出了测试单元200的详细结构，下面参照图2对上位机100以及FPGA芯片搭建的测试单元200进行详细介绍。

在可选的实施例中，测试单元200还包括：通信模块，和上位机100通信连接，以供上位机100和测试单元200之间进行通信，例如，供测试单元200接收上位机100发送的测试函数和开始指令；只读存储模块ROM，和通信模块连接，以将通信模块接收的测试函数进行存储；以及，内核模块，分别和通信模块、只读存储模块ROM以及多个测试模块连接，以在通信模块接收的开始指令控制下从只读存储模块ROM读取测试函数，并根据测试函数使多个测试模块分别测试对应的待测芯片。

在可选的实施例中，测试单元200还包括：时序控制模块，分别和内核模块以及多个测试模块连接，以在内核模块控制下配置各个测试模块与对应待测芯片300接口的时序模式，例如，将时序模式配置为以下任意一种：SPI(Serial Peripheral Interface)接口时序、QPI(Quick Path Interconnect)接口时序、DTR(Data Terminal Ready)接口时序、dualout接口时序，quadout接口时序，dualio接口时序，quadio接口时序；指令译码模块，分别和内核模块以及多个测试模块连接，内核模块根据测试函数生成多个测试指令，指令译码模块将测试指令译码后发送给多个测试模块；其中，各个测试模块在时序控制模块所配置的接口时序模式下将译码后的测试指令发送到待测芯片以测试待测芯片。

在可选的实施例中，指令译码模块将测试指令译码后生成起始指令、测试所需数据、格式指令和结束指令，相应地，测试模块包括：接口模块，与时序控制模块和待测芯片连接，以在时序控制模块所配置的接口时序模式下与待测芯片进行信号传递；分别与指令译码模块以及接口模块连接的起始模块、数据输入模块、数据输出模块和结束模块，以使起始模块接收起始指令，数据输入模块接收测试所需数据，数据输出模块接收格式指令，结束模块接收结束指令。

需要说明的是，测试结果通常只是事先定义好的具有特殊意义的数值，例如，写操作中，预设位为0的测试结果为写操作失败，预设位为1的测试结果为写操作成功，因而，测试结果输出之前需要格式指令规范测试结果的格式。

基于本发明实施例中测试模块的上述结构，待测芯片300在通过接口模块接收到起始指令后接收测试所需数据，且接收到结束指令之前输出测试所得数据，数据输出模块通过接口模块接收测试所得数据并在格式指令控制下根据测试所得数据生成测试结果，从而完成测试模块对待测芯片300的测试。

在可选的实施例中，测试单元200还包括：FIFO(First Input First Output，先入先出)模块和/或数据校验模块，其中，FIFO模块，分别和数据输出模块以及通信模块连接，用于将测试结果进行存储，并在接收到读取指令后通过通信模块将测试结果发送到上位机100，读取指令可以是上位机100通过通信模块发送到FIFO模块的；数据校验模块，分别和数据输出模块以及内核模块连接，用于在内核模块的控制下通过数据输出模块获取待测芯片300写入的数据，并将待测芯片300写入的数据和预设校验值进行比较，以确定待测芯片300的功能是否正常。

具体地，数据校验模块经比较后若得到待测芯片300写入的数据和预设校验值不相等，则可以确定待测芯片300的读写擦基本功能异常。由于芯片的各种功能都是基于读写擦的基本功能实现的，因而，对读写擦基本功能的测试至关重要，数据校验模块的作用重大。数据校验模块作为一个测试芯片基本功能的模块，可以通过读取不同时刻的写入数据来确定待测芯片300读写擦的哪一个基本功异常，例如，已确定a时段的读写功能正常，若a时段待测芯片300写入的数据和预设校验值不相等则说明a时段的擦功能异常；还可以通过读取特定时段待测芯片300的写入数据来确定待测芯片300在该特定时段的写功能是否异常。

本发明实施例中，数据校验模块起到了对待测芯片300的基本功能进行测试的作用；FIFO模块存储数据输出模块输出的测试结果，因而上位机从FIFO模块获取到的测试结果在数据排序方面和待测芯片300输出的测试结果一样，更有利于对待测芯片300的执行过程进行具体及全面的测试。

在可选的实施例中，测试单元200还包括：随机存储模块RAM，用作测试单元200的临时存储区域，用于存储测试函数运行过程中的一些临时变量，例如，当前操作的地址和操作次数等；以及，跳转指令模块、数字逻辑模块(arithmetic/logic unit，简称ALU)和定时计数器，用于供测试单元200进行运算操作。

在可选的实施例中，自定义指令集的每条指令包括：指令名称、指令码、助记符和指令格式，其中，指令助记符用于编写测试函数。

例如，通过指令助记符编写的一个写使能有效的程序代码，如下所示：

ISSTART；

IOINDATA 06H；

IOEND；

其中，ISSTART为定时计数器开始指令的助记符，该指令开启闪存器接口以对闪存器进行写操作；IOINDATA为闪存接口数据输入指令的助记符，06H为要向闪存存储器写入的数据，该指令向闪存器写入了数据，且由此可见指令格式为：指令+数据；IOEND为闪存接口结束指令的助记符，该指令结束写操作。

需要说明的是，自定义指令集是一套适合待测芯片测试需要的指令集，例如，在待测芯片为非易失存储器的情况下，自定义指令集如下表所示：

通过具有较强针对性的自定义指令集编写待测芯片的测试函数，利于实现待测芯片的多种测试需求；并且指令助记符编写测试函数利于测试函数的简化以及运行速度，从而提高芯片的测试速度。

对于测试函数，可以是上位机100基于自定义指令集编写测试函数的汇编代码，并通过编译器将测试函数的汇编代码转为二进制代码后传送给测试单元200，二进制代码所表示的每条指令包括：起始位、指令码、操作位、第一校验位和结束位，其中，起始位即代表指令的开始；指令码即上述指令的编码；操作位可以配置为多位，表示指令要操作的二进制位；第一校验位用于校验转换的二进制代码是否正确；结束位即代表指令的结束，从而通过二进制代码将各条指令完整地表示出来。

对于上位机100和测试单元200之间通信的每条数据，可以包括：起始位、数据位、第二校验位和结束位，其中，起始位即代表数据发送的开始；数据位可以配置为多位，表示数据信息；第二校验位用于校验上位机100和测试单元200之间的数据通信是否出错；结束位即代表数据发送的结束，从而实现了上位机100和测试单元200之间的数据通信。

针对上述芯片测试系统，本发明实施例还提供了一种芯片的测试方法，该芯片测试方法利用以上的芯片测试系统对待测芯片进行测试。

图3所示为芯片测试系统对待测芯片的测试流程示意图。参照图3，一次芯片测试过程可以包括如下步骤：

步骤S101，上位机基于自定义指令集编写测试函数的汇编代码；

步骤S102，上位机通过编译器将汇编代码转换为二进制代码，得到测试函数的二进制代码文件；

步骤S103，上位机通过测试单元的通信接口将二进制代码文件写入测试单元的只读存储模块ROM；

步骤S104，上位机通过测试单元的通信接口发送开始指令给测试单元，以便测试单元测试待测芯片得到测试结果；

步骤S105，测试单元获得待测芯片的测试结果后，通过通信接口发送到上位机；

步骤S106，上位机对接收到的测试结果进行处理，以得到用户请求获取的数据。

本发明实施例提供的芯片测试方法，利用上述芯片测试系统对待测芯片进行测试，是基于FPGA硬件系统实现多个测试模块的并行调度，并且通过自定义指令集编写的测试函数实现了测试的灵活可调，因而解决了芯片同测数量少及测试成本高的技术问题。

附图中的流程图、框图图示了本发明实施例的系统、方法、装置的可能的体系框架、功能和操作，流程图和框图上的方框可以代表一个模块、程序段或仅仅是一段代码，所述模块、程序段和代码都是用来实现规定逻辑功能的可执行指令。也应当注意，所述实现规定逻辑功能的可执行指令可以重新组合，从而生成新的模块和程序段。因此附图的方框以及方框顺序只是用来更好的图示实施例的过程和步骤，而不应以此作为对发明本身的限制。

系统的各个模块或单元可以通过硬件、固件或软件实现。软件例如包括采用JAVA、C/C++/C#、SQL等各种编程语言形成的编码程序。虽然在方法以及方法图例中给出本发明实施例的步骤以及步骤的顺序，但是所述步骤实现规定的逻辑功能的可执行指令可以重新组合，从而生成新的步骤。所述步骤的顺序也不应该仅仅局限于所述方法以及方法图例中的步骤顺序，可以根据功能的需要随时进行调整。例如将其中的某些步骤并行或按照相反顺序执行。

根据本发明的系统和方法可以部署在单个或多个服务器上。例如，可以将不同的模块分别部署在不同的服务器上，形成专用服务器。或者，可以在多个服务器上分布式部署相同的功能单元、模块或系统，以减轻负载压力。所述服务器包括但不限于在同一个局域网以及通过Internet连接的多个PC机、PC服务器、刀片机、超级计算机等。

以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种芯片的测试系统，其特征在于，包括：

测试单元，所述测试单元由FPGA芯片搭建且配置多个并行的测试模块，所述测试模块与待测芯片为一一对应关系；

和所述测试单元通信连接的上位机，所述测试单元通过所述上位机写入测试函数，所述测试函数为基于自定义指令集编写的函数；

其中，所述上位机向所述测试单元发送开始指令，所述测试单元在接收到所述开始指令后运行所述测试函数以调用多个所述测试模块分别测试对应的待测芯片，并将基于待测芯片输出数据得到的测试结果发送到所述上位机。

2.根据权利要求1所述的测试系统，其特征在于，所述测试单元还包括：

通信模块，和所述上位机通信连接，以接收所述上位机发送的所述测试函数和所述开始指令；

只读存储模块，和所述通信模块连接，以将所述通信模块接收的所述测试函数进行存储；以及，

内核模块，分别和所述通信模块、所述只读存储模块以及多个所述测试模块连接，以在所述通信模块接收的所述开始指令控制下从所述只读存储模块读取所述测试函数，并根据所述测试函数使多个所述测试模块分别测试对应的待测芯片。

3.根据权利要求2所述的测试系统，其特征在于，所述测试单元还包括：

时序控制模块，分别和所述内核模块以及多个所述测试模块连接，以在所述内核模块控制下配置各个所述测试模块与对应待测芯片的接口时序模式；

指令译码模块，分别和所述内核模块以及多个所述测试模块连接，所述内核模块根据所述测试函数生成多个测试指令，所述指令译码模块将所述测试指令译码后发送给多个所述测试模块；

其中，各个所述测试模块在所述时序控制模块所配置的接口时序模式下将译码后的所述测试指令发送到待测芯片以测试待测芯片。

4.根据权利要求3所述的测试系统，其特征在于，所述指令译码模块将所述测试指令译码后生成起始指令、测试所需数据、格式指令和结束指令，所述测试模块包括：

接口模块，与所述时序控制模块和待测芯片连接，以在所述时序控制模块所配置的接口时序模式下与待测芯片进行信号传递；

分别与所述指令译码模块以及所述接口模块连接的起始模块、数据输入模块、数据输出模块和结束模块，以使所述起始模块接收所述起始指令，所述数据输入模块接收所述测试所需数据，所述数据输出模块接收所述格式指令，所述结束模块接收所述结束指令；

其中，待测芯片在通过所述接口模块接收到所述起始指令后接收所述测试所需数据，且接收到所述结束指令之前输出测试所得数据，所述数据输出模块通过所述接口模块接收所述测试所得数据并在所述格式指令控制下根据所述测试所得数据生成测试结果。

5.根据权利要求4所述的测试系统，其特征在于，所述测试单元还包括：FIFO模块和/或数据校验模块，其中，

所述FIFO模块，分别和所述数据输出模块以及所述通信模块连接，用于将所述测试结果进行存储，并在接收到读取指令后通过所述通信模块将所述测试结果发送到所述上位机；

所述数据校验模块，分别和所述数据输出模块以及所述内核模块连接，用于在所述内核模块的控制下通过所述数据输出模块获取待测芯片写入的数据，并将所述写入的数据和预设校验值进行比较，以确定待测芯片的功能是否正常。

6.根据权利要求1所述的测试系统，其特征在于，所述测试单元还包括：

随机存储模块，用作所述测试单元的临时存储区域；以及，

跳转指令模块、数字逻辑模块和定时计数器，用于供所述测试单元进行运算操作。

7.根据权利要求1所述的测试系统，其特征在于，所述自定义指令集的每条指令包括：指令名称、指令码、助记符和指令格式，其中，所述指令助记符用于编写所述测试函数。

8.根据权利要求7所述的测试系统，其特征在于，所述上位机基于所述自定义指令集编写所述测试函数的汇编代码，并通过编译器将所述测试函数的汇编代码转为二进制代码，且所述二进制代码所表示的每条指令包括：起始位、所述指令码、操作位、第一校验位和结束位，其中，所述第一校验位用于校验转换的所述二进制代码是否正确。

9.根据权利要求1所述的测试系统，其特征在于，所述上位机和所述测试单元之间通信的每条数据包括：起始位、数据位、第二校验位和结束位，其中，所述第二校验位用于校验所述上位机和所述测试单元之间的数据通信是否出错。

10.一种芯片的测试方法，其特征在于，利用权利要求1-9中任一项所述的芯片测试系统对待测芯片进行测试。

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