JP2002093198A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2002093198A JP2002093198A JP2000287213A JP2000287213A JP2002093198A JP 2002093198 A JP2002093198 A JP 2002093198A JP 2000287213 A JP2000287213 A JP 2000287213A JP 2000287213 A JP2000287213 A JP 2000287213A JP 2002093198 A JP2002093198 A JP 2002093198A
- Authority
- JP
- Japan
- Prior art keywords
- test
- output
- buffer circuit
- circuit
- output buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 デバイスのファンクションテストと同時にプ
ログラマブル・インピーダンス制御機能の試験を行うこ
とができる半導体装置を提供する。 【解決手段】 所定の動作を実現する内部回路部と、前
記内部回路部から出力された出力データを駆動してデー
タ出力端子へ出力する出力バッファ回路と、前記出力バ
ッファ回路のインピーダンスを制御するプログラマブル
・インピーダンス制御回路とを備えた半導体装置におい
て、前記出力バッファ回路と共通にインピーダンス制御
され且つ前記出力バッファ回路と同一構成のバッファ回
路を有し、テスト時に該バッファ回路の出力ノードが高
電位レベルまたは低電位レベルに固定されるテスト用出
力バッファ回路と、前記テスト用出力バッファ回路の前
記出力ノードに接続されたテスト用出力端子とを備えた
ことを特徴とする。
ログラマブル・インピーダンス制御機能の試験を行うこ
とができる半導体装置を提供する。 【解決手段】 所定の動作を実現する内部回路部と、前
記内部回路部から出力された出力データを駆動してデー
タ出力端子へ出力する出力バッファ回路と、前記出力バ
ッファ回路のインピーダンスを制御するプログラマブル
・インピーダンス制御回路とを備えた半導体装置におい
て、前記出力バッファ回路と共通にインピーダンス制御
され且つ前記出力バッファ回路と同一構成のバッファ回
路を有し、テスト時に該バッファ回路の出力ノードが高
電位レベルまたは低電位レベルに固定されるテスト用出
力バッファ回路と、前記テスト用出力バッファ回路の前
記出力ノードに接続されたテスト用出力端子とを備えた
ことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、出力バッファ回路
のインピーダンスを制御するプログラマブル・インピー
ダンス制御回路を有する半導体装置に関する。
のインピーダンスを制御するプログラマブル・インピー
ダンス制御回路を有する半導体装置に関する。
【０００２】
【従来の技術】近年のコンピュータシステムの高速化に
より、キャッシュメモリとして使用されるＳＲＡＭのよ
うな高速デバイスでは、ＣＰＵとの間で高周波の信号伝
送が重要であり、数１００ＭＨｚもの高周波伝送には、
メモリからデータを出力する出力バッファ回路とシステ
ムボード上の伝送線とのインピーダンスを正確にマッチ
ングさせ信号の反射を抑える必要がある。
より、キャッシュメモリとして使用されるＳＲＡＭのよ
うな高速デバイスでは、ＣＰＵとの間で高周波の信号伝
送が重要であり、数１００ＭＨｚもの高周波伝送には、
メモリからデータを出力する出力バッファ回路とシステ
ムボード上の伝送線とのインピーダンスを正確にマッチ
ングさせ信号の反射を抑える必要がある。
【０００３】そこで、近年の高速ＳＲＡＭでは、電源電
圧や温度などの環境に応じてバッファサイズを調整し、
常にユーザが指定したインピーダンスに一致するように
するプログラマブル・インピーダンス制御機能を搭載し
ている（ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎ
ｉｃａｌ Ｐａｐｅｒｓ ｐｐ．１４８―１４９，Ｆｅ
ｂ，１９９６）。このようなデバイスでは、出荷時試験
としてプログラマブル・インピーダンス制御機能の試験
が重要となっている。
圧や温度などの環境に応じてバッファサイズを調整し、
常にユーザが指定したインピーダンスに一致するように
するプログラマブル・インピーダンス制御機能を搭載し
ている（ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎ
ｉｃａｌ Ｐａｐｅｒｓ ｐｐ．１４８―１４９，Ｆｅ
ｂ，１９９６）。このようなデバイスでは、出荷時試験
としてプログラマブル・インピーダンス制御機能の試験
が重要となっている。
【０００４】図８は、プログラマブル・インピーダンス
制御機能を有する従来のメモリチップと、その出荷時試
験の様子を簡略的に示した図である。
制御機能を有する従来のメモリチップと、その出荷時試
験の様子を簡略的に示した図である。
【０００５】同図に示すように、デバイス１００のＩ／
Ｏピン２０は、テスタ２００内のドライバ２０２及びコ
ンパレータ２０３に接続され、ファンクションテストが
行われる。
Ｏピン２０は、テスタ２００内のドライバ２０２及びコ
ンパレータ２０３に接続され、ファンクションテストが
行われる。
【０００６】また、プログラマブル・インピーダンス制
御機能の試験時には、切り替えスイッチ２０１によって
電流計２０４へと切り替えられ、出力バッファ回路１の
インピーダンス測定が実行される。このとき、スイッチ
２０１の切り替えの直後は、電流計２０４の浮遊容量等
により電流が安定しないため、定常状態となるまでに一
定の待ち時間を要する。
御機能の試験時には、切り替えスイッチ２０１によって
電流計２０４へと切り替えられ、出力バッファ回路１の
インピーダンス測定が実行される。このとき、スイッチ
２０１の切り替えの直後は、電流計２０４の浮遊容量等
により電流が安定しないため、定常状態となるまでに一
定の待ち時間を要する。
【０００７】かかるプログラム・インピーダンス制御機
能を有するデバイスでは、ファンクション中に、プログ
ラマブル・インピーダンス制御回路１０によって出力バ
ッファ回路１のインピーダンスが動的に調整されるた
め、従来のデバイスと異なり、各サイクルでインピーダ
ンス測定（ＩＯＨ：“Ｈ”側のインピーダンス測定、Ｉ
ＯＬ：“Ｌ”側のインピーダンス測定）を行う必要があ
る。
能を有するデバイスでは、ファンクション中に、プログ
ラマブル・インピーダンス制御回路１０によって出力バ
ッファ回路１のインピーダンスが動的に調整されるた
め、従来のデバイスと異なり、各サイクルでインピーダ
ンス測定（ＩＯＨ：“Ｈ”側のインピーダンス測定、Ｉ
ＯＬ：“Ｌ”側のインピーダンス測定）を行う必要があ
る。
【０００８】ところが、あるサイクルでのインピーダン
ス測定を行おうとした場合、従来では、図９に示すよう
にファンクションテストを一度停止してから行わなけれ
ばならない。このため、全サイクルでのインピーダンス
測定を行うには多大なテスト時間を要するという問題が
ある。
ス測定を行おうとした場合、従来では、図９に示すよう
にファンクションテストを一度停止してから行わなけれ
ばならない。このため、全サイクルでのインピーダンス
測定を行うには多大なテスト時間を要するという問題が
ある。
【０００９】また、従来のプログラマブル・インピーダ
ンス制御機能を有するメモリでは、インピーダンス測定
時にクロックを停止させなければならないため、測定時
にデバイスの消費電流が変わり、デバイス内部の電位、
温度等の状態が実際の動作時と異なってしまい、正確な
インピーダンス測定ができないという問題がある。
ンス制御機能を有するメモリでは、インピーダンス測定
時にクロックを停止させなければならないため、測定時
にデバイスの消費電流が変わり、デバイス内部の電位、
温度等の状態が実際の動作時と異なってしまい、正確な
インピーダンス測定ができないという問題がある。
【００１０】
【発明が解決しようとする課題】上記したように、従来
のプログラマブル・インピーダンス制御機能を有する半
導体装置では、プログラマブル・インピーダンス制御機
能の試験（ＩＯＨ／ＩＯＬ測定）を通常のファンクショ
ンテストと同時に行うことができないため、テスト時間
が増加するという問題があった。
のプログラマブル・インピーダンス制御機能を有する半
導体装置では、プログラマブル・インピーダンス制御機
能の試験（ＩＯＨ／ＩＯＬ測定）を通常のファンクショ
ンテストと同時に行うことができないため、テスト時間
が増加するという問題があった。
【００１１】また、測定時にファンクションを一時停止
させなければならないため、実際の動作時とチップ内部
の電位、温度等の状態が変わってしまい、正確なインピ
ーダンス測定ができないという問題があった。
させなければならないため、実際の動作時とチップ内部
の電位、温度等の状態が変わってしまい、正確なインピ
ーダンス測定ができないという問題があった。
【００１２】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、デバイスのフ
ァンクションテストと同時にプログラマブル・インピー
ダンス制御機能の試験を行うことができる半導体装置を
提供する。
するためになされたもので、その目的は、デバイスのフ
ァンクションテストと同時にプログラマブル・インピー
ダンス制御機能の試験を行うことができる半導体装置を
提供する。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明に係る半導体装置では、所定の
動作を実現する内部回路部と、前記内部回路部から出力
された出力データを駆動してデータ出力端子へ出力する
出力バッファ回路と、前記出力バッファ回路のインピー
ダンスを制御するプログラマブル・インピーダンス制御
回路とを備えた半導体装置において、前記出力バッファ
回路と共通にインピーダンス制御され且つ前記出力バッ
ファ回路と同一構造のバッファ回路を有し、テスト時に
該バッファ回路の出力ノードが高電位レベルまたは低電
位レベルに固定されるテスト用出力バッファ回路と、前
記テスト用出力バッファ回路の前記出力ノードに接続さ
れたテスト用出力端子とを備えたことを特徴とする。
に、請求項１記載の発明に係る半導体装置では、所定の
動作を実現する内部回路部と、前記内部回路部から出力
された出力データを駆動してデータ出力端子へ出力する
出力バッファ回路と、前記出力バッファ回路のインピー
ダンスを制御するプログラマブル・インピーダンス制御
回路とを備えた半導体装置において、前記出力バッファ
回路と共通にインピーダンス制御され且つ前記出力バッ
ファ回路と同一構造のバッファ回路を有し、テスト時に
該バッファ回路の出力ノードが高電位レベルまたは低電
位レベルに固定されるテスト用出力バッファ回路と、前
記テスト用出力バッファ回路の前記出力ノードに接続さ
れたテスト用出力端子とを備えたことを特徴とする。
【００１４】請求項２記載の発明に係る半導体装置で
は、請求項１記載の半導体装置において、前記テスト用
出力バッファ回路を２つ以上有し、これに対応して前記
テスト用出力端子を２つ以上設け、テスト時には前記複
数のテスト用出力端子の出力のうち、少なくとも１つは
高電位レベルに固定、少なくとも１つは低電位レベルに
固定することを特徴とする。
は、請求項１記載の半導体装置において、前記テスト用
出力バッファ回路を２つ以上有し、これに対応して前記
テスト用出力端子を２つ以上設け、テスト時には前記複
数のテスト用出力端子の出力のうち、少なくとも１つは
高電位レベルに固定、少なくとも１つは低電位レベルに
固定することを特徴とする。
【００１５】請求項３記載の発明に係る半導体装置で
は、請求項１または請求項２記載の半導体装置におい
て、前記テスト用出力端子は、前記テスト時以外は高イ
ンピーダンス状態にあることを特徴とする。
は、請求項１または請求項２記載の半導体装置におい
て、前記テスト用出力端子は、前記テスト時以外は高イ
ンピーダンス状態にあることを特徴とする。
【００１６】請求項４記載の発明に係る半導体装置で
は、請求項１乃至請求項３記載の半導体装置において、
前記テスト用出力端子は、ファンクションテスト時に使
用しない既設の端子で構成したことを特徴とする。
は、請求項１乃至請求項３記載の半導体装置において、
前記テスト用出力端子は、ファンクションテスト時に使
用しない既設の端子で構成したことを特徴とする。
【００１７】請求項５記載の発明に係る半導体装置で
は、請求項４記載の半導体装置において、前記テスト用
出力端子は、通常動作時に前記出力データに同期したク
ロック信号を出力するエコークロック端子で構成したこ
とを特徴とする。
は、請求項４記載の半導体装置において、前記テスト用
出力端子は、通常動作時に前記出力データに同期したク
ロック信号を出力するエコークロック端子で構成したこ
とを特徴とする。
【００１８】請求項６記載の発明に係る半導体装置で
は、請求項５記載の半導体装置において、前記エコーク
ロック端子に接続された出力バッファ回路の前段に、内
部クロック信号により制御される２入力マルチプレクサ
回路を接続し、前記マルチプレクサ回路の第１の入力は
高電位レベルまたは低電位レベルに固定し、その第２の
入力は、テスト時には前記第１の入力と同じレベルに固
定し、テスト時以外には前記第１の入力に対して反転し
たレベルに固定することを特徴とする。
は、請求項５記載の半導体装置において、前記エコーク
ロック端子に接続された出力バッファ回路の前段に、内
部クロック信号により制御される２入力マルチプレクサ
回路を接続し、前記マルチプレクサ回路の第１の入力は
高電位レベルまたは低電位レベルに固定し、その第２の
入力は、テスト時には前記第１の入力と同じレベルに固
定し、テスト時以外には前記第１の入力に対して反転し
たレベルに固定することを特徴とする。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
に基づいて説明する。
【００２０】［第１実施形態］図１は、本発明の第１実
施形態に係る半導体装置の構成を示すブロック図であ
る。
施形態に係る半導体装置の構成を示すブロック図であ
る。
【００２１】本実施形態の半導体装置を構成するメモリ
チップ３０では、アドレスピン３６からアドレスバッフ
ァ３７を介して入力されたアドレスデータが、ロウセレ
クタ３２とカラムセレクタ３３に供給されて、メモリア
レイ３１中の所望の書き込みセルまたは読み出しセルが
選択される。
チップ３０では、アドレスピン３６からアドレスバッフ
ァ３７を介して入力されたアドレスデータが、ロウセレ
クタ３２とカラムセレクタ３３に供給されて、メモリア
レイ３１中の所望の書き込みセルまたは読み出しセルが
選択される。
【００２２】書き込み時には、Ｉ／Ｏピン２０から入力
された書き込みデータが入力バッファ回路３８を介して
ライトバッファ３５へ与えられ、メモリアレイ３１中の
所望の書き込みセルに書き込まれる。一方、読み出し時
には、選択された読み出しセルから読み出された読み出
しデータが、センスアンプ６４を介して出力バッファ回
路１へ与えられ、該出力バッファ回路１からＩ／Ｏピン
２０を介してチップ外部へ駆動されるようになってい
る。なお、タイミングコントロール回路３９からバッフ
ァ４０を介してタイミング制御信号がロウセレクタ３
２、カラムセレクタ３３、センスアンプ３４、及びライ
トバッファ３５に供給されて、書き込み時または読み出
し時における動作タイミングのコントロールが行われ
る。
された書き込みデータが入力バッファ回路３８を介して
ライトバッファ３５へ与えられ、メモリアレイ３１中の
所望の書き込みセルに書き込まれる。一方、読み出し時
には、選択された読み出しセルから読み出された読み出
しデータが、センスアンプ６４を介して出力バッファ回
路１へ与えられ、該出力バッファ回路１からＩ／Ｏピン
２０を介してチップ外部へ駆動されるようになってい
る。なお、タイミングコントロール回路３９からバッフ
ァ４０を介してタイミング制御信号がロウセレクタ３
２、カラムセレクタ３３、センスアンプ３４、及びライ
トバッファ３５に供給されて、書き込み時または読み出
し時における動作タイミングのコントロールが行われ
る。
【００２３】また、メモリチップ３０内部には、出力バ
ッファ回路１のインピーダンスを自動調整するプログラ
マブル・インピーダンス制御回路１０が設けられてい
る。
ッファ回路１のインピーダンスを自動調整するプログラ
マブル・インピーダンス制御回路１０が設けられてい
る。
【００２４】具体的には、マッチングすべきインピーダ
ンスを指定するための外部抵抗ＲＱをＺＱ端子に接続
し、メモリチップ３０内部では、出力バッファ回路１の
インピーダンスが外部抵抗ＲＱの値（あるいはその定数
倍）になるように、出力バッファ回路１のトランジスタ
サイズが調整される。即ち、出力バッファ回路１と同様
の回路形式を持つ（あるいはサイズが定数倍）ダミーバ
ッファ回路のトランジスタサイズを変化させながら、該
ダミーバッファ回路のインピーダンスが外部抵抗ＲＱと
等しくなるようなサイズを探し、その結果を出力バッフ
ァ回路１に反映させている。
ンスを指定するための外部抵抗ＲＱをＺＱ端子に接続
し、メモリチップ３０内部では、出力バッファ回路１の
インピーダンスが外部抵抗ＲＱの値（あるいはその定数
倍）になるように、出力バッファ回路１のトランジスタ
サイズが調整される。即ち、出力バッファ回路１と同様
の回路形式を持つ（あるいはサイズが定数倍）ダミーバ
ッファ回路のトランジスタサイズを変化させながら、該
ダミーバッファ回路のインピーダンスが外部抵抗ＲＱと
等しくなるようなサイズを探し、その結果を出力バッフ
ァ回路１に反映させている。
【００２５】そして、メモリチップ３０には、通常のＩ
／Ｏピン２０と別にテスト用出力ピン２５を備える。テ
スト用出力ピン２５には、本発明の特徴を成すテスト用
出力バッファ回路１５が接続されている。
／Ｏピン２０と別にテスト用出力ピン２５を備える。テ
スト用出力ピン２５には、本発明の特徴を成すテスト用
出力バッファ回路１５が接続されている。
【００２６】図２は、図１に示した出力バッファ回路１
の回路図である。
の回路図である。
【００２７】この出力バッファ回路１は、プルアップ側
とプルダウン側の２系統のインピーダンス合わせ込みが
行われるように、プルアップ用のプログラマブル・イン
ピーダンス制御回路の制御信号Ｕ０〜Ｕ４が入力される
プルアップ用トランジスタ群と、プルダウン用のプログ
ラマブル・インピーダンス制御回路の制御信号Ｄ０〜Ｄ
４が入力されるプルダウン用トランジスタ群とで構成さ
れている。
とプルダウン側の２系統のインピーダンス合わせ込みが
行われるように、プルアップ用のプログラマブル・イン
ピーダンス制御回路の制御信号Ｕ０〜Ｕ４が入力される
プルアップ用トランジスタ群と、プルダウン用のプログ
ラマブル・インピーダンス制御回路の制御信号Ｄ０〜Ｄ
４が入力されるプルダウン用トランジスタ群とで構成さ
れている。
【００２８】プルアップ用トランジスタ群は、出力前段
ＣＭＯＳ回路１ａ−１〜１ａ−５と、出力段のＰＭＯＳ
トランジスタ１ａ−７〜１ａ−１２とで構成され、プル
ダウン用トランジスタ群は、出力前段ＣＭＯＳ回路１ｂ
−１〜１ｂ−６と、出力段のＮＭＯＳトランジスタ１ｂ
−７〜１ｂ−１２とで構成されている。
ＣＭＯＳ回路１ａ−１〜１ａ−５と、出力段のＰＭＯＳ
トランジスタ１ａ−７〜１ａ−１２とで構成され、プル
ダウン用トランジスタ群は、出力前段ＣＭＯＳ回路１ｂ
−１〜１ｂ−６と、出力段のＮＭＯＳトランジスタ１ｂ
−７〜１ｂ−１２とで構成されている。
【００２９】プルアップ側においては、出力前段ＣＭＯ
Ｓ回路１ａ−１〜１ａ−６には、チップ内部回路からの
出力データＤＯｕｔとプルアップ用のプログラマブル・
インピーダンス制御回路の制御信号Ｕ０〜Ｕ４とが入力
される。そして、出力前段ＣＭＯＳ回路１ａ−１〜１ａ
−６の出力が、出力段のＰＭＯＳトランジスタ１ａ−７
〜１ａ−１２のゲートに印加されるようになっている。
Ｓ回路１ａ−１〜１ａ−６には、チップ内部回路からの
出力データＤＯｕｔとプルアップ用のプログラマブル・
インピーダンス制御回路の制御信号Ｕ０〜Ｕ４とが入力
される。そして、出力前段ＣＭＯＳ回路１ａ−１〜１ａ
−６の出力が、出力段のＰＭＯＳトランジスタ１ａ−７
〜１ａ−１２のゲートに印加されるようになっている。
【００３０】一方、プルダウン側においては、出力前段
ＣＭＯＳ回路１ｂ−１〜１ｂ−６には、チップ内部回路
からの出力データＤＯｕｔとプルアップ用のプログラマ
ブル・インピーダンス制御回路の制御信号Ｄ０〜Ｄ４と
が入力される。そして、出力前段ＣＭＯＳ回路１ｂ−１
〜１ｂ−６の出力が、出力段のＰＭＯＳトランジスタ１
ｂ−７〜１ｂ−１２のゲートに印加されるようになって
いる。
ＣＭＯＳ回路１ｂ−１〜１ｂ−６には、チップ内部回路
からの出力データＤＯｕｔとプルアップ用のプログラマ
ブル・インピーダンス制御回路の制御信号Ｄ０〜Ｄ４と
が入力される。そして、出力前段ＣＭＯＳ回路１ｂ−１
〜１ｂ−６の出力が、出力段のＰＭＯＳトランジスタ１
ｂ−７〜１ｂ−１２のゲートに印加されるようになって
いる。
【００３１】さらに、出力段のＰＭＯＳトランジスタ１
ａ−７〜１ａ−１２及びＮＭＯＳトランジスタ１ｂ−７
〜１ｂ−１２の各ドレインがＩ／Ｏピン２０に共通接続
されている。
ａ−７〜１ａ−１２及びＮＭＯＳトランジスタ１ｂ−７
〜１ｂ−１２の各ドレインがＩ／Ｏピン２０に共通接続
されている。
【００３２】図３は、図１に示したテスト用出力バッフ
ァ回路１５の回路図である。
ァ回路１５の回路図である。
【００３３】このテスト用出力バッファ回路１５は、入
力部１５Ａと出力バッファ部１５Ｂとで構成されてい
る。出力バッファ部１５Ｂは、図１で示した通常の出力
バッファ回路１と全く同じ構成であり、プログラマブル
・インピーダンス機能を有するためプルアップ、プルダ
ウンそれぞれ５ビットの制御信号Ｕ０〜Ｕ４、Ｄ０〜Ｄ
４によってインピーダンスが可変となるようになってい
る。この５ビットの制御信号は、通常の出力バッファ回
路１の制御信号Ｕ０〜Ｕ４、Ｄ０〜Ｄ４と共通である。
力部１５Ａと出力バッファ部１５Ｂとで構成されてい
る。出力バッファ部１５Ｂは、図１で示した通常の出力
バッファ回路１と全く同じ構成であり、プログラマブル
・インピーダンス機能を有するためプルアップ、プルダ
ウンそれぞれ５ビットの制御信号Ｕ０〜Ｕ４、Ｄ０〜Ｄ
４によってインピーダンスが可変となるようになってい
る。この５ビットの制御信号は、通常の出力バッファ回
路１の制御信号Ｕ０〜Ｕ４、Ｄ０〜Ｄ４と共通である。
【００３４】入力部１５Ａは、テストイネーブル信号
（ＴＥＳＴ）と切り替え信号（ＳＥＬＥＣＴ）により制
御され、テスト時（ＴＥＳＴ＝“Ｈ”レベル）はＳＥＬ
ＥＣＴ＝“Ｈ”レベルの場合、テスト用出力ピン２５は
常に１を出力し、ＳＥＬＥＣＴ＝“Ｌ”レベルの場合は
常に０を出力するようになっている。従って、ＳＥＬＥ
ＣＴ＝“Ｈ”レベルとした場合は、ファンクションテス
トと同時に“Ｈ”側のインピーダンスＩＯＨの測定を行
うことができ（図５参照）、ＳＥＬＥＣＴ＝“Ｌ”レベ
ルとした場合はファンクションテストと同時に、“Ｌ”
側のインピーダンスＩＯＬの測定を行うことが可能とな
る（図５参照）。
（ＴＥＳＴ）と切り替え信号（ＳＥＬＥＣＴ）により制
御され、テスト時（ＴＥＳＴ＝“Ｈ”レベル）はＳＥＬ
ＥＣＴ＝“Ｈ”レベルの場合、テスト用出力ピン２５は
常に１を出力し、ＳＥＬＥＣＴ＝“Ｌ”レベルの場合は
常に０を出力するようになっている。従って、ＳＥＬＥ
ＣＴ＝“Ｈ”レベルとした場合は、ファンクションテス
トと同時に“Ｈ”側のインピーダンスＩＯＨの測定を行
うことができ（図５参照）、ＳＥＬＥＣＴ＝“Ｌ”レベ
ルとした場合はファンクションテストと同時に、“Ｌ”
側のインピーダンスＩＯＬの測定を行うことが可能とな
る（図５参照）。
【００３５】また、通常の使用時（ＴＥＳＴ＝“Ｌ”レ
ベル）には、テスト用出力ピン２５は高インピーダンス
状態となるように制御されるため、余分な電流を消費す
ることはない。
ベル）には、テスト用出力ピン２５は高インピーダンス
状態となるように制御されるため、余分な電流を消費す
ることはない。
【００３６】図４は、本実施形態に係る半導体装置の出
荷時試験の様子を簡略的に示す図である。
荷時試験の様子を簡略的に示す図である。
【００３７】メモリチップ３０は、通常のＩ／Ｏピン２
０と別にテスト用出力ピン２５を備え、テスト用出力ピ
ン２５は、インピーダンス測定専用に使用され、ファン
クションテスト中、常に電流測定系２０４と接続され
て、その電流がモニターされる。本実施形態のメモリチ
ップ３０を用いることにより、図８に示した従来のテス
タ２００におけるの切り替えスイッチ部２０１を省略す
ることができる。
０と別にテスト用出力ピン２５を備え、テスト用出力ピ
ン２５は、インピーダンス測定専用に使用され、ファン
クションテスト中、常に電流測定系２０４と接続され
て、その電流がモニターされる。本実施形態のメモリチ
ップ３０を用いることにより、図８に示した従来のテス
タ２００におけるの切り替えスイッチ部２０１を省略す
ることができる。
【００３８】以上のように、本実施形態では、Ｉ／Ｏピ
ン２０と共通にインピーダンス制御されるテスト用出力
ピン２５を有し、テスト時には前記テスト用出力ピン２
５の出力は“１”（“Ｈ”レベル）、または“０”
（“Ｌ”レベル）固定となるようにしたので、ファンク
ションテストと同時にプログラマブル・インピーダンス
試験（ＩＯＨ／ＩＯＬ測定）が実行でき、テスト時間の
短縮が可能になる。また、実際の動作中にＩＯＨ／ＩＯ
Ｌ測定を行うことができるため、正確な測定が可能であ
る。
ン２０と共通にインピーダンス制御されるテスト用出力
ピン２５を有し、テスト時には前記テスト用出力ピン２
５の出力は“１”（“Ｈ”レベル）、または“０”
（“Ｌ”レベル）固定となるようにしたので、ファンク
ションテストと同時にプログラマブル・インピーダンス
試験（ＩＯＨ／ＩＯＬ測定）が実行でき、テスト時間の
短縮が可能になる。また、実際の動作中にＩＯＨ／ＩＯ
Ｌ測定を行うことができるため、正確な測定が可能であ
る。
【００３９】［第２実施形態］上述のようなテスト用出
力ピン２５と同様の機能を、ファンクションテスト時に
使用しない既設のピンで実現することにより、ピン数の
増加を防ぐこともできる。一例として、本実施形態で
は、高速ＳＲＡＭにおけるエコークロックピンの場合に
ついて説明する。
力ピン２５と同様の機能を、ファンクションテスト時に
使用しない既設のピンで実現することにより、ピン数の
増加を防ぐこともできる。一例として、本実施形態で
は、高速ＳＲＡＭにおけるエコークロックピンの場合に
ついて説明する。
【００４０】エコークロック（ＣＱ）とは、ＳＲＡＭが
出力するクロック信号であり、ＳＲＡＭからデータを出
力するタイミングと同期したクロックである。エコーク
ロックは、ＣＰＵ側がＳＲＡＭからのデータを受信する
際のストローブ信号として使用されるもので、ＳＲＡＭ
から相補（ＣＱ／ＣＱ）で出力される。
出力するクロック信号であり、ＳＲＡＭからデータを出
力するタイミングと同期したクロックである。エコーク
ロックは、ＣＰＵ側がＳＲＡＭからのデータを受信する
際のストローブ信号として使用されるもので、ＳＲＡＭ
から相補（ＣＱ／ＣＱ）で出力される。
【００４１】図６（ａ），（ｂ）は、本発明の第２実施
形態に係るエコークロック出力部の回路構成図であり、
同図（ａ）は本実施形態の回路図、同図（ｂ）は従来回
路図である。図７（ａ），（ｂ）は、本発明の第２実施
形態に係る他のエコークロック出力部（図６（ａ），
（ｂ）の回路に対して逆相）の回路構成図であり、同図
（ａ）は本実施形態の回路図、同図（ｂ）は従来回路図
である。
形態に係るエコークロック出力部の回路構成図であり、
同図（ａ）は本実施形態の回路図、同図（ｂ）は従来回
路図である。図７（ａ），（ｂ）は、本発明の第２実施
形態に係る他のエコークロック出力部（図６（ａ），
（ｂ）の回路に対して逆相）の回路構成図であり、同図
（ａ）は本実施形態の回路図、同図（ｂ）は従来回路図
である。
【００４２】図６（ｂ）及び図７（ｂ）に示す従来のエ
コークロック出力部は、図２に示した通常の出力バッフ
ァ回路１と、その入力側に接続されたマルチプレクサ１
１０または１２０とで構成され、マルチプレクサ１１
０，１２０の各２入力が“Ｈ”レベルと“Ｌ”レベルに
固定されている。
コークロック出力部は、図２に示した通常の出力バッフ
ァ回路１と、その入力側に接続されたマルチプレクサ１
１０または１２０とで構成され、マルチプレクサ１１
０，１２０の各２入力が“Ｈ”レベルと“Ｌ”レベルに
固定されている。
【００４３】これに対して、図６（ａ），図７（ａ）に
示す本実施形態のエコークロック出力部は、上記従来の
エコークロック出力部に、本発明のテスト用出力ピン２
５と同様の機能を持たせたものである。マルチプレクサ
６０，７０の入力をＴＥＳＴ信号により制御しており、
この図６（ａ），図６（ｂ）に示す例では、ＴＥＳＴ＝
“Ｈ”レベルの場合に、ＣＱ＝“Ｈ”レベル、／ＣＱ＝
“Ｌ”レベル固定となり、それぞれＩＯＨ／ＩＯＬ測定
用ピンとして使用することが可能となる。通常使用時
（ＴＥＳＴ＝“Ｌ”レベル）は通常のエコークロックピ
ンとして動作し、またこのようなテスト制御を追加した
ことによる特性悪化は全くない。
示す本実施形態のエコークロック出力部は、上記従来の
エコークロック出力部に、本発明のテスト用出力ピン２
５と同様の機能を持たせたものである。マルチプレクサ
６０，７０の入力をＴＥＳＴ信号により制御しており、
この図６（ａ），図６（ｂ）に示す例では、ＴＥＳＴ＝
“Ｈ”レベルの場合に、ＣＱ＝“Ｈ”レベル、／ＣＱ＝
“Ｌ”レベル固定となり、それぞれＩＯＨ／ＩＯＬ測定
用ピンとして使用することが可能となる。通常使用時
（ＴＥＳＴ＝“Ｌ”レベル）は通常のエコークロックピ
ンとして動作し、またこのようなテスト制御を追加した
ことによる特性悪化は全くない。
【００４４】なお、本発明は図示の実施形態に限定され
ず種々の変形が可能である。例えばその変形例として、
テスト用出力バッファ回路１５を２つ以上有し、これに
対応してテスト用出力ピン２５を２つ以上設け、テスト
時にはこの複数のテスト用出力ピン２５の出力のうち、
少なくとも１つは“Ｈ”レベルに固定し、さらに少なく
とも１つは“Ｌ”レベルに固定するようにしてもよい。
このような構成により、ＩＯＨ測定とＩＯＬ測定とを同
時に実施することが可能になる。
ず種々の変形が可能である。例えばその変形例として、
テスト用出力バッファ回路１５を２つ以上有し、これに
対応してテスト用出力ピン２５を２つ以上設け、テスト
時にはこの複数のテスト用出力ピン２５の出力のうち、
少なくとも１つは“Ｈ”レベルに固定し、さらに少なく
とも１つは“Ｌ”レベルに固定するようにしてもよい。
このような構成により、ＩＯＨ測定とＩＯＬ測定とを同
時に実施することが可能になる。
【００４５】
【発明の効果】以上詳細に説明したように、本発明によ
れば、デバイスのファンクションテストと同時にプログ
ラマブル・インピーダンス制御機能の試験を可能とした
半導体装置を提供することができる。
れば、デバイスのファンクションテストと同時にプログ
ラマブル・インピーダンス制御機能の試験を可能とした
半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の構成
を示すブロック図である。
を示すブロック図である。
【図２】図１に示した出力バッファ回路１の回路図であ
る。
る。
【図３】図１に示したテスト用出力バッファ回路１５の
回路図である。
回路図である。
【図４】実施形態に係る半導体装置の出荷時試験の様子
を簡略的に示す図である。
を簡略的に示す図である。
【図５】実施形態に係る半導体装置の出荷時試験の動作
波形図である。
波形図である。
【図６】本発明の第２実施形態に係るエコークロック出
力部の回路構成図である。
力部の回路構成図である。
【図７】本発明の第２実施形態に係る他のエコークロッ
ク出力部の回路構成図である。
ク出力部の回路構成図である。
【図８】プログラマブル・インピーダンス制御機能を有
する従来のメモリチップと、その出荷時試験の様子を簡
略的に示した図である。
する従来のメモリチップと、その出荷時試験の様子を簡
略的に示した図である。
【図９】従来の半導体装置の出荷時試験の動作波形図で
ある。
ある。
１ 出力バッファ回路 １０ プログラマブル・インピーダンス制御回路 １５ テスト用出力バッファ回路 ２０ Ｉ／Ｏピン ２５ テスト用出力ピン ３０ メモリチップ ３１ メモリアレイ ３２ ロウセレクタ ３３ カラムセレクタ ３５ ライトバッファ ３６ アドレスピン ３７ アドレスバッファ ３８ 入力バッファ回路 ３９ タイミングコントロール回路 ６４ センスアンプ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｇ１１Ｃ 11/34 ３４１Ｄ 21/822 Ｈ０１Ｌ 27/04 Ｔ Ｆターム(参考） 2G032 AA07 AB01 AK15 AL00 5B015 HH01 JJ21 JJ35 KB33 KB82 PP02 QQ02 RR06 5B018 GA03 JA30 NA01 QA13 5F038 AV18 BE05 DF05 DT02 DT04 DT15 EZ20 5L106 AA02 DD12 EE03 GG02 GG07
Claims (6)
- 【請求項１】 所定の動作を実現する内部回路部と、前
記内部回路部から出力された出力データを駆動してデー
タ出力端子へ出力する出力バッファ回路と、前記出力バ
ッファ回路のインピーダンスを制御するプログラマブル
・インピーダンス制御回路とを備えた半導体装置におい
て、 前記出力バッファ回路と共通にインピーダンス制御され
且つ前記出力バッファ回路と同一構成のバッファ回路を
有し、テスト時に該バッファ回路の出力ノードが高電位
レベルまたは低電位レベルに固定されるテスト用出力バ
ッファ回路と、 前記テスト用出力バッファ回路の前記出力ノードに接続
されたテスト用出力端子とを備えたことを特徴とする半
導体装置。 - 【請求項２】 前記テスト用出力バッファ回路を２つ以
上有し、これに対応して前記テスト用出力端子を２つ以
上設け、 テスト時には前記複数のテスト用出力端子の出力のう
ち、少なくとも１つは高電位レベルに固定、少なくとも
１つは低電位レベルに固定することを特徴とする請求項
１記載の半導体装置。 - 【請求項３】 前記テスト用出力端子は、前記テスト時
以外は高インピーダンス状態にあることを特徴とする請
求項１または請求項２記載の半導体装置。 - 【請求項４】 前記テスト用出力端子は、ファンクショ
ンテスト時に使用しない既設の端子で構成したことを特
徴とする請求項１乃至請求項３記載の半導体装置。 - 【請求項５】 前記テスト用出力端子は、通常動作時に
前記出力データに同期したクロック信号を出力するエコ
ークロック端子で構成したことを特徴とする請求項４記
載の半導体装置。 - 【請求項６】 前記エコークロック端子に接続された出
力バッファ回路の前段に、内部クロック信号により制御
される２入力マルチプレクサ回路を接続し、 前記マルチプレクサ回路の第１の入力は高電位レベルま
たは低電位レベルに固定し、その第２の入力は、テスト
時には前記第１の入力と同じレベルに固定し、テスト時
以外には前記第１の入力に対して反転したレベルに固定
することを特徴とする請求項５記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000287213A JP2002093198A (ja) | 2000-09-21 | 2000-09-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000287213A JP2002093198A (ja) | 2000-09-21 | 2000-09-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002093198A true JP2002093198A (ja) | 2002-03-29 |
Family
ID=18771001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000287213A Pending JP2002093198A (ja) | 2000-09-21 | 2000-09-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002093198A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007265502A (ja) * | 2006-03-28 | 2007-10-11 | Elpida Memory Inc | 半導体集積回路装置及びその試験方法 |
| JP2009276174A (ja) * | 2008-05-14 | 2009-11-26 | Fujitsu Microelectronics Ltd | 測定方法、測定プログラムおよび測定装置 |
-
2000
- 2000-09-21 JP JP2000287213A patent/JP2002093198A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007265502A (ja) * | 2006-03-28 | 2007-10-11 | Elpida Memory Inc | 半導体集積回路装置及びその試験方法 |
| JP2009276174A (ja) * | 2008-05-14 | 2009-11-26 | Fujitsu Microelectronics Ltd | 測定方法、測定プログラムおよび測定装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5783958A (en) | Switching master slave circuit | |
| US5864696A (en) | Circuit and method for setting the time duration of a write to a memory cell | |
| US6310816B2 (en) | Method and system for accessing rows in multiple memory banks within an integrated circuit | |
| KR100365386B1 (ko) | 반도체메모리시스템과그동작방법및최대지연시간측정방법 | |
| US6536004B2 (en) | On-chip circuit and method for testing memory devices | |
| US5737587A (en) | Resynchronization circuit for circuit module architecture | |
| KR100284986B1 (ko) | 버스트 액세스 메모리를 위해 분배된 기록 데이타 드라이버 | |
| US7414914B2 (en) | Semiconductor memory device | |
| US5784331A (en) | Multiple access memory device | |
| US7525339B2 (en) | Semiconductor memory device testing on/off state of on-die-termination circuit during data read mode, and test method of the state of on-die-termination circuit | |
| US5928373A (en) | High speed test circuit for a semiconductor memory device | |
| EP1097455A1 (en) | Method and apparatus for controlling the data rate of a clocking circuit | |
| US7047461B2 (en) | Semiconductor integrated circuit device with test data output nodes for parallel test results output | |
| CN111316359A (zh) | 数据选通门控 | |
| US6615391B2 (en) | Current controlled multi-state parallel test for semiconductor device | |
| US5485428A (en) | Memory device with page select capability | |
| US5805523A (en) | Burst counter circuit and method of operation thereof | |
| US5892777A (en) | Apparatus and method for observing the mode of a memory device | |
| US7664908B2 (en) | Semiconductor memory device and operating method of the same | |
| US6961883B2 (en) | Tester built-in semiconductor integrated circuit device | |
| US6546510B1 (en) | Burn-in mode detect circuit for semiconductor device | |
| US6301678B1 (en) | Test circuit for reducing test time in semiconductor memory device having multiple data input/output terminals | |
| KR19980079132A (ko) | 반도체장치 및 방법 | |
| JP2002093198A (ja) | 半導体装置 | |
| US5982188A (en) | Test mode control circuit of an integrated circuit device |