JP2001509297A - 欠陥圧縮を用いたメモリ試験システム - Google Patents

Abstract

(57)【要約】 試験結果を圧縮することにより、メモリ試験システムおよび分析システムの多量の欠陥捕捉メモリの条件についての条件を減少させるか、なくすシステム。本発明の圧縮システムは、試験システムまたはワークステーションまたはこれらの両方の故障捕捉メモリを減少させるかまたは置換し、一方、その後に、アプリケーションにとって重要でない或る特徴の損失をもつ（または損失をもたない）試験結果の再生を行う。

Description

【発明の詳細な説明】 欠陥圧縮を用いたメモリ試験システム 本発明は、欠陥（deffective）メモリセルのロケーションに関する情報を記憶 するシステムおよび方法に関し、より詳しくは、ロケーションの記憶に必要なメ モリのサイズを小さくできるように、メモリ試験システムから受ける欠陥メモリ セルのロケーションを記憶するシステムおよび方法に関する。 メモリ製造工業では、メモリデバイス（例えば、半導体メモリ）のメモリセル は、デバイスの製造後に試験される。 慣用的に、メモリデバイスは、多数のメモリセルからなる主メモリと、該主メ モリの任意の欠陥メモリセルと置換される少数の冗長メモリセル構造とを有して いる。試験プロセスにおいて、主メモリの欠陥セルのロケーションは冗長割当て プロセスを介して識別され、これらの冗長メモリセル構造が主メモリの欠陥セル と置換されるように構成される。 メモリ試験の他のアプリケーションとして、エンジニアリングまたは品質制御 の目的、またはメモリの作動確認のための、メモリの電気的または機能的パラメ ータの試験がある。 メモリデバイスの試験に使用される試験システムは、新たに製造される各メモ リデバイスを、新デバイスの最高速度で試験できなくてはならない。また、試験 システムは、多数のロケーションを記録できなくてはならない。これらのファク タが結合されて、試験システムに大型で高価なメモリ（故障捕捉メモリ（fault capture memory）またはエラーキャッチＲＡＭと呼ばれる）に対する要求が生じ る。なぜならば、故障捕捉メモリは、試験されるメモリデバイスと同サイズでな くてはならずかつ同速度で作動しなければならないからである。或るシステムで はＦＩＦＯを用いてＲＡＭの個数を低減させているが、これでも依然として、欠 陥データを処理しまたは表示するため にテスタが連結される制御システムに大型メモリが必要になる。 最新世代のメモリデバイスが製造されると、これらの新メモリデバイスを試験 できる試験システムを入手できなくてはならないが、これらの試験システムは、 前世代のメモリデバイスを用いて製造しなければならない。試験システムが有効 に作動できるようにするためには、欠陥セルのロケーションを記憶する条件は、 これら（前世代）のデバイスで利用できる最高速タイミング特性を有する小さい （前世代の）配列を用いて、試験すべき新メモリデバイスの故障発生容量（fau- lt generating capacity）をエミュレートすることにより満たされる。 例えば、１６個の２５６Mbit容量のメモリデバイス（各デバイスは１６Ｍ×16 bitとして編成されている）を試験する２５６ピンを備えた試験システムは、シ ングルビット解像度（resolution）を得るのに４Gbit（２５６ピン×１６Mb）の 高速故障捕捉メモリを必要とする。或いは、２つの最下位アドレスビットを無視 できる場合には、４×４セル解像度を得るのに１Gbitの高速メモリが必要になる 。1024ピンテスタは、同じ欠陥解像度（４×４セル）で４Gbitの高速故障捕捉メ モリを必要とするが、これは６４個の２５６Mbit容量のメモリデバイスを試験す るものである。 この高速故障捕捉メモリ（欠陥記憶メモリ(defect store memory)とも呼ばれ る）は、通常、スタティックＲＡＭ（ＳＲＡＭ）からなり、試験システムの全ハ ードウェアコストの３０％を占める。従って、必要とされる故障捕捉メモリの個 数を低減できることは非常に好ましいことである。 提案されている１つの解決方法（この方法は、幾つかの試験システムに使用さ れている）は、全マップ（当該セルが作動しているかまたは欠陥を有しているか を、各セルについて表示する）ではなく、欠陥のリストを維持することである。 しかしながら、このリストは、試験システムが同時に多数のメモリデバイスを験 する場合で、かつこれらの１つ以上のメモリデバイスが多数の欠陥を含んでいる ときにはオーバーフローする。リストがオーバーフローすると、試験シーケンス を中断するか、幾つかの欠陥データを廃棄しなければならない。また、テスタが 取り付けられるコントローラは 依然として多数のメモリを必要とし、かつコントローラへのデータの転送は低速 である。 従来技術の他の解決方法は、テスタから１：１ビットマップを捕捉し（これに は、テスタおよびこれにリンクされるコンピュータに大きな記憶容量が必要にな る）、次に、デジタル信号処理技術を適用してデータをフィルタすることである 。この方法は、システムに負の損失を与える。すなわち、この方法は元のデータ の幾つかを損失し、そのアプリケーションを制限する。この解決方法は、包含さ れるデータのボリュームのため、非常に高速で作動するテスタとコンピュータと の通信チャンネルを用いても低速である。 本発明の目的は、上記システムの少なくとも１つの欠点を無くすか、軽減する ことにある。 これは、欠陥データに作用するデータ復元に関する正の損失特性に対しゼロ定 値をもつ圧縮器を使用して、元のデータの圧縮形態である表現を創出することに より達成される。これにより、アプリケーションおよび圧縮器に対し選択された 正確な実施に必要とされる、元のデータの無損失復元、または付加欠陥が明らか である元のデータの損失の多い再構成を可能にする。 これは、テスタまたはコントローラおよび／またはワークステーションにおけ るメモリ試験システムの故障捕捉メモリのサイズを縮小させるか、故障捕捉メモ リを不要にする。これにより、試験ハードウェアのコスト低減、より高速の試験 結果ダウンロード、圧縮欠陥データにアクセスするワークステーションまたはコ ンピュータにおける高速ブラウジング能力のサポート、および圧縮欠陥データを 用いるデータベースからの選択的な高速検索が行なえるという大きな長所が得ら れる。 圧縮は、欠陥メモリセルが、メモリデバイスの行および列に沿って圧倒的に多 く分布しているという事実を用いて行なわれる。かくして、故障が行または列の １つのセルに生じている場合には、同じ行または列の他のセルにおける機能不全 として他の故障の兆候が生じる蓋然性が極めて高い。多くの好ましい実施形態の データ圧縮器は、 この現象を用いて欠陥のある行または列を記録し、場合によっては、影響を受け るロケーションの圧縮形態と一緒にタイル（tile）を記録する。 本願明細書の全開示に基づいて述べる、請求の範囲の必須要件項および実施態 様項の記載の要旨に関する種々の記述は、本願に援用する。 本発明のより良い理解のためおよび本発明をいかに実施するかを示すため、添 付図面を参照して本発明の実施形態を以下に説明する。 第１図は、本発明の一実施形態によるメモリ試験システムを示すブロック図で ある。 第２図は、第１図の圧縮器の一実施形態のＶＨＤＬ記述を示す図面である。 第３図は、第１図の圧縮器を用いて圧縮された欠陥の欠陥マップを再構成する 手順を示す図面である。 第１図は、アドレス／パターンジェネレータ１０が、ピン・エレクトロニック ス１４を介して、試験を受けるメモリデバイス（ＤＵＴ）１２に接続されている メモリ試験システムを示すブロック図であり、それぞれパターンジェネレータお よびピン・エレクトロニックスからのアドレスストローブおよび故障ストローブ が、アプリケーションに基づくハードウェアまたはソフトウェアを介して、一般 にパーソナルコンピュータまたはワークステーションにより実施される制御シス テム１８により制御される欠陥圧縮器(defect compressor)１６にリンクされて いる。アドレス／パターンジェネレータ１０は、セルアドレスを、バス２０を介 してドライバ回路１４に搬送することにより、どのメモリセルをピン・エレクト ロニックス１４で試験するかを決定する。 標準のメモリ試験システムは、データ圧縮器１８の代わりに故障捕捉メモリを 使用しているが、本発明のこの実施形態では、故障捕捉メモリがデータ圧縮器１ ８に置換されている。 アドレス／パターンジェネレータ１０とピン・エレクトロニックス１４との組 合せが、信号を、読取りサイクルに続く一連の書込みサイクルとして、試験を受 けるデバイス１２に供給することにより、デバイス１２のメモリセルを試験する 。このとき、 読み取られたデータは、一般にアドレスおよびパターンが発生される時点で、ピ ン・エレクトロニックスに送られる基準データ組と比較される。記憶された基準 データが、メモリデバイスから読み取られたデータとは異なっている場合には、 故障ストローブが発生される。故障ストローブは、ビットマップのビットをピン ・エレクトロニックスヘッド１４にセッティングするか、アドレスその他の情報 を、一般にピン・エレクトロニックス試験ヘッド内に配置されるFIFO（明瞭化の ため図示せず）のようなシフトレジスタにラッチさせることにより、欠陥のロケ ーションを記憶させる。この実施形態では、ビットマップまたはFIFOの深さ(dep th)は、圧縮システムの速度に基づいて、故障捕捉メモリとして通常使用される レジスタの代わりに、１つのレジスタに縮小される。より遅い圧縮器、例えば本 発明で説明するプロセスのソフトウェアエミュレーションを用いる無損失圧縮に よれば、ピン・エレクトロニックスヘッドは大きなＦＩＦＯまたは多量のビット マップ記憶を必要とするが、本発明は、その後に制御システムで必要とされる記 憶量を減少させる。 故障ストローブのアサート(assertion)により欠陥が検出されると、アドレス ／パターンジェネレータは、アドレスバス２２を介して、セルアドレスをデータ 圧縮器１６に供給する。メモリセルが試験に合格しない場合には、ピン・エレク トロニックス１４は、制御バス２４を介して故障信号を圧縮器１６に供給する。 別の構成として、アドレスデータは、論理１が不合格を表しかつ論理０が合格を 表すとき（逆も同様）のピン・エレクトロニックスのデバイスの各クロックサイ クルで発行されるビットマップデータのストリームのオフセットとして利用でき る。 データ圧縮器(data compressor)１６は、ピン・エレクトロニックス１４から 故障信号を受けかつ欠陥セルに対応するアドレス／パターンジェネレータ１０か らアドレスを受ける。 圧縮器１６は、受け取ったデータの表現（representation;この表現は、元の データの圧縮形態である）を創成する。元のデータの圧縮形態への変換プロセス は、元のデータの無損失復元、または圧縮器により創成された曖昧性の結果とし て復元プロセ ス中に現れる付加欠陥の形態をなす損失を有する復元を可能にする。無損失ある いは損失のある圧縮の選択は、アプリケーションにより決定される。たとえば、 無損失システムは、損失のあるシステムより実行が遅く、再構築されたビットマ ップのエンジニアリング解析を要求するアプリケーションにむいている。損失の 大きいシステムはリアルタイムで作動し、再構成データ（スペア要素が、試験を 受けているメモリデバイスの欠陥分布に基づいて欠陥領域を置換するように構成 されている冗長割当てのように、完全にまたは部分的に再構成された再構成デー タ）の自動処理を含むアプリケーションに適している。 圧縮器１６は、圧縮データを、制御システム１８、記憶システムまたはディス プレイシステム２６に送る。制御システムは、圧縮解除(decompression)・ソフ トウェア（圧縮解除・ソフトウェアの一例は後述する）を実行して、データの全 てまたは一部を圧縮解除し、試験されたメモリの欠陥マップまたは再構成ビット マップを作る。 制御システム１８は、これと一体のユーザインターフェースを介して、ユーザ が、記憶された情報を見ること、評価すること、または処理することを可能にす る。また、制御システムには、冗長構造プログラマに連結するインターフェース を設けて、試験を受けるデバイス１２の冗長メモリセル構造のプログラミングが できるように構成することもできる。 圧縮器１６の機能および作動を、第２図のＶＨＤＬを用いて説明する。 第２図に示すＶＨＤＬ記述(Very high speed integtrated circuit Hardware Description Language)は、電子論理回路を説明する工業的に広範囲の記述方法 を採用している。ＶＨＤＬは、回路の機能および構造を表現する電子ハードウェ アの設計者により一般的に使用されているＩＥＥＥ規格のハードウェア記述言語 である。ＶＨＤＬ記述は、製造のための任意の商業的ＡＳＩＣハウスについての 機能および充分な実施情報の両方を表す明確な含蓄アーキテクチャ（definiteim plied architecture）を有している（IEEE Standard VHDL Language Referen-ce Manual Std.第1076〜1987頁、IEEE、New York 1988年;IEEE Standard VHDL Lan guage Reference Manual Std．第1076〜1993頁、IEEE、New York 1994年;およびHunter RおよびJo hnson T著"Introduction to VHDL"、Chapman & Hall、London 1996年、ISBN 0-4 12-73130-4および付録１に掲示する他の参考文献を参照されたい）。 ＶＨＤＬリストにより記述されるデバイスは、商業的に入手できる広範囲の任 意の標準パッケージ（例えば、Synopsis Inc．社、Cadence and Compass Desig- n Automation社、並びにこれらの会社の独占的なシリコン製品に使用する事実上 全てのシリコン販売業者により提供されるパッケージ）を用いて、論理合成によ り製造される。論理合成とは、ＶＨＤＬ記述から最適なゲート−レベル表現を創 出するための自動化されたメカニズムである。 ＶＨＤＬは、シミュレーションまたはエミュレーションツールにより、直接使 用できる。ＶＨＤＬにより記述される機能は、この技術分野で働くあらゆる技術 者にとって明白である。ＶＨＤＬは、少なくともこの１０年間、殆どの技術者お よび世界中の大学過程でのコンピュータ学生に教えられてきた。 第２図にＶＨＤＬで説明される圧縮器１６の機能および作動は、今では、容易 に理解できる分かりやすい教科書でも説明されている。 圧縮手順への入力は、欠陥ストローブをもつアドレスにより信号を受ける欠陥 ロケーション（Ｘ−Ｙ対）のストリームである。 圧縮器１６は、ＤＵＴ ＤＱ平面の矩形領域上で作動する（理想的には、１領 域が１つのメモリタイルである）。タイルへの平面のこの副分割が細かいほど、 元の欠陥マップの復元精度は高くなるが、使用しなければならないデータ構造が 大きくなる。 タイルのどの行および列についても、３つの数字が記憶される。すなわち、最 小故障アドレス、最大故障アドレス、およびこれらの２つの端点間に入る故障の カウントである。このデータ構造はスパンと呼ばれる。各タイルについて、２つ のスパン配列（一方のスパン配列は行のためのもの、他方のスパン配列は列のた めのもの）が使用される。 行または列が多数の故障を有する場合でも、これらの全ての故障は３つのみの 数字 で表され、これにより、生欠陥マップ（raw defect map）に比べて非常に高い圧 縮比になる。 圧縮手順に含まれる段階は次の通りである。 １．故障データを受ける前に、全ての記憶要素を初期化しなければならない。各 スパンの最小アドレスは、タイルの行／列の長さマイナス１にセットされ、一方 、最大アドレスおよび故障カウントはゼロにセットされる。かくして、第１故障 のアドレスは、常に、最初の最小アドレスより小さく、最大アドレスは、常に、 最初の最大アドレスより大きく、これにより第１故障が正しく取り扱われること が確保される。 ２．入力されるＸアドレスおよびＹアドレスが、タイルと、このタイル内の２つ のスパン（行および列）を見出すべく復号化される。 ３．故障が行数字Ｙおよび列数字Ｘをヒットすると、Ｘの値が、行スパンに既に 記憶されたＸＭＩＮ値およびＸＭＡＸ値と比較される。これらの機能はスライス と呼ばれる構造内で行なわれ、これは、ＶＨＤＬのＸ記憶配列およびＹ記憶配列 の１つのレジスタブロックである。可能性のあるスライス状態およびこの結果と しての更新アクションが下記表に示されている。 表 １． スライス更新機能 列アドレスＹについても同様なアクションが同時に遂行される。 例示の実施形態では、スライスカウンタ値は、行／列長さの１／４のレベルに 制限される。この特定圧縮器が最適化される割当て冗長アプリケーションにおい て、この数字を超えると、行または列は、冗長割当て中に、とにかくマッピング されなくてはならない。スライスカウンタは回転しないが、リセットされるまで その最大値を維持する。 更に明瞭化するために、ＶＨＤＬと同じ圧縮手順を実施するＣソースのフラグ メントを以下に示す。 このフラグメントは、ＰＡＳＣＡＬ、ＡＰＬ、ＦＯＲＴＲＡＮまたはSmalltal k等の他の任意の適当なプログラミング言語で書くことができることが理解され よう。この手順の出力は、記号状態（symbolic state）での欠陥に関する情報を 含んでいるので、記号マップ（Symbolic Map）と呼ばれるスパンの配列である。 スパンロケーションは、そのシリアルナンバで記号マップに符号化される。非ゼ ロ故障カウントをもつ有効スパン（significant span）のみがホストに伝達され る場合には、このシリアルナンバは、第４フィールドとしてスパンデータに付加 されなくてはならない。 実際には、記号マップは、損失の大きいフォーマットから、スパース（sparse ）・ビットマトリックス（マトリックス自体は圧縮の一形態をなしている）に圧 縮解除さ れ、１：１ビットマップとして完全に再構成されることはない。しかしながら、 この例示実施形態での圧縮器からの圧縮データの圧縮解除手順の理解を容易にす るため、本発明者は、１：１ビットマップは記号マップから再構成すべきである と仮定する。 各タイルの記号マップは再構成手順により独立的に処理される。この実施形態 での手順は幾つかのパスのシーケンスからなり、各パスは、欠陥を、復元された 欠陥リストに増分的に付加する。圧縮解除中に、記号マップが上書きされる。パス １ 単一点（１に等しい故障カウントをもつスパン）をマークする。３つのケース が可能であり、２つの直角方向へのスパンの長さおよび位置により区別される。 １．孤立点−両方向においてカウンタは： １．この点は欠陥リストに付加され、カウンタに０を割り当てることにより、両 スパンがスパンリストから削除される。 ２．この点は直角スパンの一端であり、故障カウントは２に等しいか、２より大 きい。この点は欠陥リストに付加される。現在のスパンは削除される。直角スパ ンには何も行なわれない。 ３．この点は直角スパンの中間に位置する。この点は欠陥リストに付加され、現 在のスパンは削除され、直角スパンのカウンタは減分(decrement)される。 パスは最初に行スパンについて行なわれ、次に列スパンについて行なわれる。パス ２ スパンを、２に等しいカウンタで処理する。この場合にも、スパンの各端につ いて ３つのケースが可能である。 １．垂直方向にはスパンをもたない（長さ１のスパンが存在したが、パス１の間 に削除された）。この点は既に欠陥リストにあるので、何も行なわない。 ２．この点は直角スパンの一端であり、カウントは２に等しいか、２より大きい 。この点は欠陥リストに付加される。直角スパンには何も行なわれない。 ３．この点は直角スパンの中間に位置する。この点は欠陥リストに付加され、直 角スパンのカウンタは減分される。 全てのケースにおいて、現在のスパンは削除される（スパン欠陥カウンタには０ が割り当てられる。 パスは最初に行スパンについて行なわれ、次に列スパンについて行なわれるか もしれない。 パス２の後、ケース３の結果として、カウンタ＝２をもつ新しいスパンが現れる 。このようなスパンが存在しなくなるまで、パス２の幾つかの反復（iterati-on ）を行なわなくてはならない。パス ３ ここでは、スパンカウンタ＞＝３をもつスパンのみが残される。パス３で行な われる唯一のアクションは、これらの端部を欠陥リストに付加することである。パス ４ 残りの全てのスパンの交点（inter section）が欠陥リストに付加される。 圧縮手順および回復手順を説明するため、種々の簡単な例を以下に示す。例 １ 列数字Ｘおよび行数宇Ｙ上の単一点 この欠陥は２つのスパンにコード化される。行スパンは（Ｘ、Ｘ、１）を含 み、列スパンは（Ｙ、Ｙ、１）を含む。 このケースでは、回復手順のパス１の間に、元の欠陥が見出される。例 ２ Ｘ方向の連続スパン 圧縮の結果は、（Ｘ１、Ｘ２、Ｘ２−Ｘ１）を含む１つの行スパンおよびＸ２ −Ｘ１列スパン（各列スパンは（Ｙ、Ｙ、１）を含む）である。全ての列スパン は１に等しいスパンカウンタを有しているので、パス１の間に全ての欠陥が見出 される。スパン内に作動セルが存在する場合（すなわち、手順が連続的でない場 合）でも、この手順は、余分なことを全く行なうことなく、元の欠陥を１００％ 復元させる。例 ３ ２つの交差スパンを形成する５つの欠陥 記号マップは、３つの行スパンおよび３つの列スパンを含んでいる。端点は、 パス１の間に見出される。交線上の点は、パス４の間にマークされる。 パス１の間に全ての点がマークされ、行スパンのカウンタが３から２に減分さ れる。次に、パス２の間に両スパンカ梢リ除される。交線上には、余分な点は全 くマークされない。 例示の実施形態の圧縮手順を用いたとき、記憶された情報から、必ずしも各欠 陥セルの正確なロケーションを決定できるとは限らない。この場合には、欠陥セ ルのロケーションの検索は、行または列における欠陥の数、および欠陥が生じる かもしれない別の位置のリストに制限される。冗長割当てを含む多くのアプリケ ーションでは、多数の欠陥セルをもつ任意の行または列が置換されるため、この ことは重要なことではない。 圧縮システムの他の実施形態は、メモリ全体に亘って延びている行および列で はなく、各タイルの行および列の欠陥の圧縮を行なうものである。この他の実施 形態では、冗長メモリセル構造が、各タイルの各群の行および列に割り当てられ る。タイルの数が冗長メモリセル構造のセットの数より多い場合には、タイルは 、大きな損失、すなわち或る欠陥の正確なロケーションに関する付加的曖昧性を もつタイルのクラスタに適用される階層群およびハードウェアであると考えるこ とができる。 ここにおよび以前に説明した実施形態については、本発明の範囲を逸脱するこ となく種々の変更を施すことができる。例えば、他の実施形態では、故障信号は 、ピン・ エレクトロニックス１４ではなくアドレス／パターンジェネレータ１０により発 生させることができる。また、最大故障アドレスと最小故障アドレスとの間の欠 陥セルのカウントを使用するのではなく、この代わりにスパース（sparse）・ビ ットマトリツクスまたはコーナ・スティッチ構造(corner stitched structure) を使用して無損失圧縮を行なうこともできる。圧縮器が低速で作動する場合には 、何らかの故障捕捉メモリまたはＦＩＦＯを保持する必要がある。この場合には 、欠陥圧縮器は、ビットマップのための検索時間またはディスプレイ時間を短縮 することができる。これらの場合、既存の試験システムに欠陥圧縮器を追加する ことができる。 また、ＶＨＤＬを用いる例示実施形態は、Verilogまたは回路図への自動翻訳 により表わすこともできる。Verilogは、全半導体工業に亘ってＶＨＤＬの代わ りに広く使用されている事実上の標準であり、特定アプリケーションに対しては 幾つかの長所を有している（付録１）。 主実施形態および他の実施形態において、圧縮解除器は、圧縮器にマッチする ものである。本願明細書で使用される用語「連結」は、直接連結または関節連結 、およびハードウェア、ソフトウェアまたはこれらの組合せに関するあらゆる連 結を意味するものである。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１０年６月４日（１９９８．６．４） 【補正内容】 欠陥ロケーションの記憶に必要なメモリを減少させる種々の試みがなされてい る。例えば米国特許第5,317,573号には、故障ビットマップ・ストリームからデ ータを抽出することにより冗長情報を記録するシステムが開示されている。しか しながら、このシステムは、実際には故障ビットマップデータを圧縮せず、単に 冗長データの幾つかを抽出して、残りの情報を廃棄するに過ぎない。 冗長データからは、故障ビットマップまたはこれから派生される他のあらゆる情 報（例えばビットマップディスプレイ）を再創出することはできない。この米国 特許第5,317,573号における「圧縮(compression)」は、故障ビットマップデータ ・ストリームが、該米国特許の好ましい実施形態で説明されている冗長方法に必 要とされるよりも非常に多い情報を含んでいることから、もっぱら冗長情報に関 するものである。このため、望まないデータの廃棄によって、少量のデータが冗 長割当てアルゴリズムに適用され、このアルゴリズムは、ストリームが圧縮され ているが、実際には、元のストリームからのデータの部分集合の選択がなされて いるものとみなしてしまう。この既知のシステムの他の制限は、この米国特許明 細書に詳述された方法が適用された後に利用できる冗長分析の形式が、最も簡単 なＭＯＳＴ形式のアルゴリズムに限定され、このため、故障データのモデルを必 要とする最近のいかなる冗長アルゴリズムもサポートできないことである。この 既知のシステムは、ＭＯＳＴまたはＭＵＳＴ形式の修復に必要なパラメータを抽 出するいかなる故障ビットマップをも用いず作動するものである。 本発明の目的は、上記システムの少なくとも１つの欠点を無くすか、軽減する ことにある。 これは、欠陥データに作用するデータ復元に関する正の損失特性に対しゼロ定 値をもつ圧縮器を使用して、元のデータの圧縮形態である故障ビットマップデー タの表現を創出することにより達成される。これにより、アプリケーションおよ び圧縮器に対 し選択された正確な実施に必要とされる、元のデータの無損失復元、または付加 欠陥が明らかである元のデータの損失の多い再構成を可能にする。 標準のメモリ試験システムは、データ圧縮器１８の代わりに故障補足メモリを使 用しているが、本発明のこの実施形態では、故障捕捉メモリがデータ圧縮器１６ に置換されている。 【手続補正書】特許法第１８４条の８第１項 【提出日】平成１０年１０月１３日（１９９８．１０．１３） 【補正内容】 請求の範囲 １．メモリの欠陥メモリセルのロケーションに関する情報を記憶するシステムに おいて、 ａ）前記欠陥メモリセルのロケーションに対応するアドレスを受けるためのア ドレス受入れ手段と、 ｂ）該アドレス受入れ手段に連結される圧縮手段とを有し、該圧縮手段はアド レスを受けた後に受領データの表現を創出し、元のデータの圧縮形態である前記 表現は、元のデータの無損失再構成、または復元中に創出される付加欠陥の形態 をなす損失をもつ元のデータの復元を可能にすることを特徴とするシステム。 ２．前記圧縮データを受けかつ元のデータの再構成を行なうための、圧縮手段に 連結される圧縮解除手段を有することを特徴とする請求の範囲第１項に記載のシ ステム。 ３．前記圧縮解除手段は、前記プロセスデータを選択的に検索しかつブラウザ、 処理プログラムまたはデータベースへの選択的な圧縮解除を行なうことを特徴と する請求の範囲第２項に記載のシステム。 ４．前記アドレス受入れ手段は、ハードウェアまたはソフトウェアにおいて実施 されることを特徴とする請求の範囲第１項〜第３項のいずれか１項に記載のシス テム。 ５．前記圧縮手段は、ハードウェアまたはソフトウェアにおいて実施されること を特徴とする請求の範囲第１項〜第４項のいずれか１項に記載のシステム。 ６．前記圧縮解除手段は、ハードウェアまたはソフトウェアにおいて実施される ことを特徴とする請求の範囲第１項〜第５項のいずれか１項に記載のシステム。 ７．前記メモリが試験を受けているときに前記メモリからの情報を記憶すること を特徴とする請求の範囲第１項〜第６項のいずれか１項に記載のシステム。 ８．試験が行なわれた後に前記メモリからの情報を記憶することを特徴とする請 求の範囲第１項〜第６項のいずれか１項に記載のシステム。 ９．前記圧縮手段は、ハードウェアまたはソフトウェアを介してアドレス受入れ 手段に連結されることを特徴とする請求の範囲第１項〜第８項のいずれか１項に 記載のシステム。 10．前記圧縮解除手段は、ハードウェアまたはソフトウェアを介して圧縮器に連 結されることを特徴とする請求の範囲第２項〜第９項のいずれか１項に記載のシ ステム。 11．前記圧縮手段は、スパース・ビットマトリックスとして元のデータの出力表 現を行なうように構成されていることを特徴とする請求の範囲第１項〜第１０項 のいずれか１項に記載のシステム。 12．前記圧縮手段は、コーナ・スティッチ構造元のデータの出力表現を行なうよ うに構成されていることを特徴とする請求の範囲第１項〜第１０項のいずれか１ 項に記載のシステム。 13．ハードウェア欠陥圧縮手段により全体的または部分的に置換された故障捕捉 メモリまたは欠陥レジスタを備えたソリッドステートメモリ試験システム。 14．前記ハードウェア圧縮手段は、部分的または全体的に冗長割当てを達成する 手段 を有する、または該手段と組み合わされることを特徴とする請求の範囲第１３項 に記載のシステム。 15．圧縮手段が、試験を受けているメモリの各タイルについての１組のハードウ ェア資源として割り当てられることを特徴とする請求の範囲第１３項または第１ ４項に記載のシステム。 16．前記ハードウェア圧縮手段は、元の欠陥マップまたは該欠陥マップの派生物 を再生させるソフトウェアツールによりサポートされることを特徴とする請求の 範囲第１３項、第１４項または第１５項のいずれか１項に記載のシステム。 17．前記圧縮手段は、欠陥セルアドレスを、１組の整数で定められるスパンの形 態で表現するように構成されていることを特徴とする請求の範囲第１項〜第１６ 項のいずれか１項に記載のシステム。 18．前記１組の整数は、少なくとも３つの数字を含むことを特徴とする請求の範 囲第１７項に記載のシステム。 19．前記メモリはタイルまたはセグメントに分割されており、前記３つの数字は 、タイルまたはセグメントの全ての行および列について、最小故障アドレス、最 大故障アドレス、およびこれらの２つの端点間に入る故障のカウントを含んでい ることを特徴とする請求の範囲第１７項または第１８項に記載のシステム。 20．一方は行についてのおよび他方は列についての前記２つのスパン配列は、各 メモリタイルまたはセグメントに使用されることを特徴とする請求の範囲第１７ 項〜第１９項のいずれか１項に記載のシステム。 21．ａ）欠陥メモリセルのロケーションに対応するアドレスを受ける段階と、 ｂ）元のデータを圧縮された表現に圧縮することにより、受入れデータの表現 を創出する段階と、 ｃ）圧縮された表現またはその派生物を、元のデータの無損失再構成、または 明らかな付加欠陥の形態に表現された情報の文脈条件の損失をもつ元のデータの 復元を可能にするフォーマットの形態に記憶する段階とを有することを特徴とす るメモリセル試験データの処理方法。 22．前記圧縮された表現は、欠陥セルアドレスを、１組の整数で定められるスパ ンの形態で表現することにより創出されることを特徴とする請求の範囲第２１項 に記載の方法。 23．前記１組の整数は、少なくとも３つの数字を含むことを特徴とする請求の範 囲第２２項に記載の方法。 24．前記３つの数字は、タイルまたはセグメントの全ての行および列について、 最小故障アドレス、最大故障アドレス、およびこれらの２つの端点間に入る故障 のカウントを含んでいることを特徴とする請求の範囲第２２項または第２３項に 記載の方法。 25．一方は行についてのおよび他方は列についての前記２つのスパン配列は、各 メモリタイルまたはセグメントに使用されることを特徴とする請求の範囲第２２ 項〜第２４項のいずれか１項に記載の方法。 26．前記元のデータの再構成を行なう圧縮解除の段階を更に有することを特徴と する請求の範囲第２１項〜第２５項のいずれか１項に記載の方法。 27．電気的に読取り可能な媒体に記憶されるとき、請求の範囲第１項〜第２０項 のいずれか１項に記載のシステムのハードウェア機能を実施し、エミュレートし 、またはシミュレートすることを特徴とするコンピュータプログラム。 28．請求の範囲第２１項に記載の方法を実施し、または請求の範囲第２７項に記 載のコンピュータプログラムを使用する請求の範囲第１項に記載のシステムを有 することを特徴とするメモリ試験システム。 29．請求の範囲第２１項に記載の方法を実施し、または請求の範囲第２７項に記 載のコンピュータプログラムを使用する請求の範囲第１項に記載のシステムを有 することを特徴とする、欠陥メモリセルのロケーションに関する情報を得るため のメモリの試験方法。 この現象を用いて欠陥のある行または列を記録し、場合によっては、影響を受け るロケーションの圧縮形態と一緒にタイル（tile）を記録する。 本発明のより良い理解のためおよび本発明をいかに実施するかを示すため、添 付図面を参照して本発明の実施形態を以下に説明する。 第１図は、本発明の一実施形態によるメモリ試験システムを示すブロック図で ある。 第２図は、第１図の圧縮器の一実施形態のＶＨＤＬ記述を示す図面である。 第３図は、第１図の圧縮器を用いて圧縮された欠陥の欠陥マップを再構成する 手順を示す図面である。 第１図は、アドレス／パターンジエネレータ１０が、ピン・エレクトロニック ス１４を介して、試験を受けるメモリデバイス（ＤＵＴ）１２に接続されている メモリ試験システムを示すブロック図であり、それぞれパターンジェネレータお よびピン・エレクトロニックスからのアドレスストローブおよび故障ストローブ が、アプリケーションに基づくハードウェアまたはソフトウェアを介して、一般 にパーソナルコンピュータまたはワークステーションにより実施される制御シス テム１８により制御される欠陥圧縮器(defect compressor)１６にリンクされて いる。アドレス／パターンジェネレータ１０は、セルアドレスを、バス２０を介 してドライバ回路１４に搬送することにより、どのメモリセルをピン・エレクト ロニックス１４で試験するかを決定する。 標準のメモリ試験システムは、データ圧縮器１８の代わりに故障捕捉メモリを 使用しているが、本発明のこの実施形態では、故障捕捉メモリがデータ圧縮器１ ８に置換されている。 アドレス／パターンジェネレータ１０とピン・エレクトロニックス１４との組 合せが、信号を、読取りサイクルに続く一連の書込みサイクルとして、試験を受 けるデバイス１２に供給することにより、デバイス１２のメモリセルを試験する 。このとき、

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，Ｓ Ｄ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ， ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，Ｆ Ｉ，ＧＢ，ＧＥ，ＧＨ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ， ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，Ｍ Ｗ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ， ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＷ

Claims (1)

1. 【特許請求の範囲】 １．メモリの欠陥メモリセルのロケーションに関する情報を記憶するシステムに おいて、 ａ）前記欠陥メモリセルのロケーションに対応するアドレスを受けるためのア ドレス受入れ手段と、 ｂ）該アドレス受入れ手段に連結される圧縮器とを有し、圧縮器はアドレスを 受けた後に受領データの表現を創出し、元のデータの圧縮形態である前記表現は 、元のデータの無損失再構成、または復元中に創出される付加欠陥の形態をなす 損失をもつ元のデータの復元を可能にすることを特徴とするシステム。 ２．前記圧縮データを受けかつ元のデータの再構成を行なうための、圧縮器に連 結される圧縮解除器を有することを特徴とする請求の範囲第１項に記載のシステ ム。 ３．前記圧縮解除器は、前記プロセスデータを選択的に検索しかつブラウザ、処 理プログラムまたはデータベースへの選択的な圧縮解除を行なうことを特徴とす る請求の範囲第２項に記載のシステム。 ４．前記アドレス受入れ手段は、ハードウェアまたはソフトウェアにおいて実施 されることを特徴とする請求の範囲第１項〜第３項のいずれか１項に記載のシス テム。 ５．前記圧縮器は、ハードウェアまたはソフトウェアにおいて実施されることを 特徴とする請求の範囲第１項〜第４項のいずれか１項に記載のシステム。 ６．前記圧縮解除器は、ハードウェアまたはソフトウェアにおいて実施されるこ とを特徴とする請求の範囲第１項〜第５項のいずれか１項に記載のシステム。 ７．前記メモリが試験を受けているときに前記メモリからの情報を記憶すること を特徴とする請求の範囲第１項〜第６項のいずれか１項に記載のシステム。 ８．試験が行なわれた後に前記メモリからの情報を記憶することを特徴とする請 求の範囲第１項〜第６項のいずれか１項に記載のシステム。 ９．前記圧縮器は、ハードウェアまたはソフトウェアを介してアドレス受入れ手 段に連結されることを特徴とする請求の範囲第１項〜第８項のいずれか１項に記 載のシステム。 10．前記圧縮解除器は、ハードウェアまたはソフトウェアを介して圧縮器に連結 されることを特徴とする請求の範囲第２項〜第９項のいずれか１項に記載のシス テム。 11．前記圧縮器は、スパース・ビットマトリックスとして元のデータの出力表現 を行なうように構成されていることを特徴とする請求の範囲第１項〜第１０項の いずれか１項に記載のシステム。 12．前記圧縮器は、コーナ・スティッチ構造元のデータの出力表現を行なうよう に構成されていることを特徴とする請求の範囲第１項〜第１０項のいずれか１項 に記載のシステム。 13．ハードウェア欠陥圧縮手段により全体的または部分的に置換された故障捕捉 メモリまたは欠陥レジスタを備えたソリッドステートメモリ試験システム。 14．前記ハードウェア圧縮手段は、部分的または全体的に冗長割当てを達成する 手段 を有する、または該手段と組み合わされることを特徴とする請求の範囲第１３項 に記載のシステム。 15．圧縮手段が、試験を受けているメモリの各タイルについての１組のハードウ ェア資源として割り当てられることを特徴とする請求の範囲第１３項または第１ ４項に記載のシステム。 16．前記ハードウェア圧縮手段は、元の欠陥マップまたは該欠陥マップの派生物 を再生させるソフトウェアツールによりサポートされることを特徴とする請求の 範囲第１３項、第１４項または第１５項のいずれか１項に記載のシステム。 17．ａ）欠陥メモリセルのロケーションに対応するアドレスを受ける段階と、 ｂ）元のデータを圧縮された表現に圧縮することにより、受入れデータの表現 を創出する段階と、 ｃ）圧縮された表現またはその派生物を、元のデータの無損失再構成、または 明らかな付加欠陥の形態に表現された情報の文脈条件の損失をもつ元のデータの 復元を可能にするフォーマットの形態に記憶する段階とを有することを特徴とす るメモリセル試験データの処理方法。 18．電気的に読取り可能な媒体に記憶されるとき、請求の範囲第１項に記載のシ ステムのハードウェア機能を実施し、エミュレートし、またはシミュレートする ことを特徴とするコンピュータプログラム。 19．少なくとも請求の範囲第１項、第１７項または第１８項のいずれか１項に記 載のシステム、方法またはコンピュータを使用することを特徴とするメモリ試験 システム。 20．請求の範囲第１項、第１７項または第１８項のいずれか１項に記載のシステ ム、方法またはコンピュータを使用するときに、欠陥メモリセルのロケーション の位置に関する情報を得るメモリを試験することを特徴とする方法。