JPH10133965A - 並直列インタフェース及びインタフェースシステム内のメモリを試験する方法 - Google Patents

Abstract

(57)【要約】 【課題】 インタフェースに要求される入力／出力ピン
の数を増加することなく、また試験目的のため入力／出
力ピンを再定義することなく、並列ホストバスを直列バ
スへ結合するインタフェース内のメモリの試験をする。 【解決手段】 インタフェース０は、並列ホストバス３
０か直列バス２０かいずれかから受けるデータを一時的
に記憶するための複数の記憶場所を持つ単一ポート・ク
ロックドＲＡＭ７０及び試験ユニット６０を含む。試験
ユニット６０は、並列ホストバス３０から受ける制御信
号に基づいてＲＡＭ７０の制御を選択的に獲得し、ＲＡ
Ｍ７０内の各記憶場所に対するアドレスを内部的に発生
し、内部的に発生したアドレスに関連した各記憶場所か
らの並列データが試験のため並列ホストバス３０へ送信
されるのを制御し、またＲＡＭ７０の制御を選択的に放
棄して直列バス２０と並列ホストバス３０の間のデータ
の送信を許す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の分野
に関し、より詳しくは、並直列インタフェース及びイン
タフェースシステム内のメモリを試験する方法に関す
る。

【０００２】

【従来の技術】単一ポート・クロックド（クロックを受
ける）ＲＡＭは、従来からＩＥＥＥ１３９４直列バスと
並列ホストバスとの間のインタフェースにおける先入れ
先出し（ＦＩＦＯ）メモリとして使用されている。この
ＲＡＭは、ＩＥＥＥ１３９４直列バスへの送信のため又
は並列ホストバスによる受信のためデータを一時的に記
憶するため使用される。このＲＡＭは、論理的に送信Ｆ
ＩＦＯＲＡＭと受信ＦＩＦＯＲＡＭとに分割される。送
信ＦＩＦＯＲＡＭは、ＩＥＥＥ１３９４直列バスへの送
信のため、並列ホストバスにより提供されるデータを一
時的に記憶する。受信ＦＩＦＯＲＡＭは、並列ホストバ
スへの送信のため、ＩＥＥＥ１３９４直列バスにより提
供されるデータを一時的に記憶する。

【０００３】ＩＥＥＥ１３９４直列バスと並列ホストバ
スとの間のインタフェースにおいて使用されるＲＡＭを
完全に試験することは困難である。従来のＩＥＥＥ１３
９４直列バスと並列ホストバスとの間のインタフェース
においては、ＲＡＭ内の特定の場所は、ＩＥＥＥ１３９
４直列バスによっても、ホストバスによってもアドレス
指定されない。むしろこのＲＡＭは、先入れ先出しメモ
リとして使用され、データはＲＡＭ内の次に利用できる
場所に書込まれ又はこの場所から読出される。従って、
従来は、ＲＡＭ内の特定の場所は、メモリを試験するた
め、ここから読出され又はここへ書込まれることはでき
ない。加えて、ＩＥＥＥ１３９４直列バスと並列ホスト
バスとの間のインタフェースに使用されるＦＩＦＯＲＡ
Ｍは、論理的に送信ＦＩＦＯＲＡＭと受信ＦＩＦＯＲＡ
Ｍとに分割されているので、全体のＲＡＭの一部分だけ
が、ホストバスかＩＥＥＥ１３９４直列バスかどちらか
を通じてアクセスされることができる。並列ホストバス
は、データを送信ＦＩＦＯＲＡＭだけに供給し、データ
を受信ＦＩＦＯＲＡＭだけから受けることができる。Ｉ
ＥＥＥ１３９４直列バスは、データを受信ＦＩＦＯＲＡ
Ｍだけに供給し、データを送信ＦＩＦＯＲＡＭだけから
受けることができる。従って、たとえＲＡＭ内の特定の
場所が並列ホストバスかＩＥＥＥ１３９４直列バスかど
ちらかを通じてアドレス指定できたとしても、各記憶場
所からの読出し及びここへの書込みには、ＩＥＥＥ１３
９４直列バスと並列ホストバスの両方を通じてデータを
読出しかつ書込むことが必要であろう。これに加えて、
並列から直列へ及び直列から並列への変換が必要であろ
う。並列から直列へ及び直列から並列への変換は、ＲＡ
Ｍを完全に試験するのに要する時間を増加する。

【０００４】従来のＩＥＥＥ１３９４仕様書は、いかな
るデータのパケットも見出しサイクル冗長検査（ＣＲ
Ｃ）を含まなければならないことを規定する。ＩＥＥＥ
１３９４直列バスと並列ホストバスの間のインタフェー
スにおけるＲＡＭは、従来はこの様な見出しサイクル冗
長検査の使用を通じて検査される。典型的には、データ
がＩＥＥＥ１３９４直列バスと並列ホストバスとの間で
送信されると、情報もまたそれと共に送信され、ＲＡＭ
は予期される見出しＣＲＣを発生できる。この予期され
る見出しＣＲＣは、送信された見出しＣＲＣと比較され
る。もし送信された見出しＣＲＣと予期される見出しＣ
ＲＣがマッチせずに誤り状態に相当すると、並列ホスト
バスはデータを読出すことは許されない。

【０００５】ＩＥＥＥ１３９４直列バスと並列ホストバ
スの間のインタフェースにおけるＲＡＭの完全性を評価
するためＣＲＣを使用すると、幾つかの不利益がある。
データパケットに対する特定のＩＥＥＥ１３９４様式に
従わなければならないので、ＲＡＭ内の総てのビットは
必ずしもトグルされない。ＲＡＭ内の総てのビットをト
グルすることが、ＲＡＭ全体の完全性を十分に評価する
ために一般に要求される。加えて、並列バスがデータを
読出すことができないと、デバッグ目的のためいかなる
誤りの原因も決定することは困難である。典型的には、
決定できる総てのことは、両方の見出しＣＲＣがマッチ
しないことである。更に、ＩＥＥＥ１３９４直列バスと
並列バスの間のデータの送信には、直列から並列へ及び
並列から直列への変換が必要である。これらの変換を行
うと試験に要する時間を増加する。

【０００６】ＲＡＭの内容を直接読出しできる、内部Ｒ
ＡＭ試験の他の方法には、走査チェーン及び並列モジュ
ール試験（ＰＭＴ）が含まれる。走査チェーンでは、デ
ータを直列様式でメモリへ及びメモリから送信する。Ｐ
ＭＴでは、データは並列様式でメモリへ及びメモリから
転送される。

【０００７】走査チェーン試験には数個の外部信号が必
要であり、これらは走査入り、走査出、試験モード制御
信号及び走査クロックである。それは総ての必要なアド
レス、入力データ、及びチップ制御信号を直列様式で内
部ＲＡＭの中へシフトする。走査チェーン試験の使用
は、ＩＥＥＥ１３９４直列バスと並列バスの間のインタ
フェース内で使用されるＲＡＭを試験するには適当でな
いかも知れない。例えば、データは直列様式で送信され
るので、試験は遅い。加えて、ＲＡＭの送信ＦＩＦＯＲ
ＡＭと受信ＦＩＦＯＲＡＭへの論理的分割に起因して、
ＲＡＭ内の全部の記憶場所が並列ホストバスからアドレ
スされるとは限らない。更に、ＲＡＭ内の特別のアドレ
スは、ホストバスかＩＥＥＥ１３９４直列バスのいずれ
を通じても外部源により特定されることはできない。む
しろ、インタフェースは、先入れ、先出しに基づいての
みＲＡＭからの書込み及び読出しを許す。

【０００８】ＲＡＭのＰＭＴ型式の試験では、総ての内
部ＲＡＭ信号は、多重論理で外部入力／出力ピンヘ接続
される。試験中は、これら入力／出力ピンは再定義され
る。試験は、入力／出力ピンからＲＡＭ信号へ直接アク
セスすることにより並列様式で行われる。もし内部ＲＡ
Ｍが、利用できる入力／出力ピンより多くの信号を持っ
ていれば、ＰＭＴは使用できない。例えば、典型的な５
１２ｘ３２クロックドＳＲＡＭは、アドレスの９ビッ
ト、データ入力の３２ビット、データ出力の３２ビッ
ト、３本の制御ライン、及び１個のクロックを持ち、こ
れらは７７個の入力／出力ピンを必要とする。これに加
えて、ＰＭＴは、一般に製造中のみ使用できる。最終利
用者にとって、彼等のアプリケションにおけるＲＡＭの
試験にＰＭＴを使用することは実際的ではないが、それ
は、入力／出力ピンの定義は製造後は再定義できないか
らである。従って、最終利用者は、装置の電力増加中は
ＩＥＥＥ１３９４直列バスと並列ホストバスの間のイン
タフェースを利用してＲＡＭを試験するためにＰＭＴを
使用することはできない。

【０００９】

【発明が解決しようとする課題】従って、従来の装置及
び方法に関連する不利益及び問題点を本質的に除去又は
削減するメモリを試験する方法及びシステムに対する要
求が生じている。

【００１０】本発明は、並列ホストバスを直列バスに結
合するインタフェースシステムにおけるメモリを試験す
る方法及びシステムを含む。この方法は、インタフェー
スシステム内で、試験制御信号をホストバスから受け、
この制御信号に基づいてメモリの制御を選択的に獲得す
ることを含む。この方法は更に、複数の並列データ値を
複数のホストバスから受け、インタフェース内で内部的
に各並列データ値に対する書込みアドレスを発生するこ
とを含む。各並列データ値は、その並列データ値に関連
した書込みアドレスに関連したメモリ内の場所に書込ま
れる。各並列データ値は、メモリの正しい動作をベリフ
ァイするため、書込まれた並列データ値と比較するため
メモリから読出される。この方法は更に、メモリの制御
を選択的に放棄することを含む。メモリは、インタフェ
ースが並列ホストバスと直列バスの両方に結合されてい
る間に試験のため選択的にアクセスされ、並列ホストバ
スと直列バスの間のデータの送信を許すためにメモリの
制御は選択的に放棄される。

【００１１】本発明の別の実施例によれば、並列ホスト
バスをＩＥＥＥ１３９４直列バスに接続するための並列
から直列へのインタフェースは、並列ホストバスかＩＥ
ＥＥ１３９４直列バスかいずれかから受けたデータを一
時的に記憶するための複数の記憶場所をもつランダムア
クセスメモリを含み、このランダムアクセスメモリは、
送信メモリ部分と受信メモリ部分とに論理的に分割され
ている。このインタフェースはまた、並列ホストバスか
ら直列バスへのデータの送信を制御する為に動作する送
信制御ユニットを含み、この送信制御ユニットは、更に
ランダムアクセスメモリの送信メモリ部分にアクセスす
るため動作できる。インタフェースはまた、ＩＥＥＥ１
３９４直列バスからの並列バスによるデータの受信を制
御するため動作できる受信制御ユニットを含み、受信制
御ユニットは、更にランダムアクセスメモリの受信メモ
リ部分にアクセスするため動作できる。インタフェース
は更に、並列ホストバスから受信した制御信号に基づい
てランダムアクセスメモリの制御を選択的に獲得するた
め動作する試験ユニットを含み、この試験ユニットは、
またランダムアクセスメモリ内の各記憶場所に対するア
ドレスを内部的に発生し、内部的に発生したアドレスに
関連した各記憶場所からの並列データを検査のため並列
ホストバスへ送信するのを制御し、また直列バスと並列
バスとの間のデータの送信を許すためランダムアクセス
メモリの制御を選択的に放棄するため動作する。

【００１２】本発明は、種々の技術的な利点を提供す
る。例えば、一つの技術的な利点は、メモリは、インタ
フェースに要求される入力／出力ピンの数を増加するこ
となく、かつ試験目的のために入力／出力ピンを再定義
することなくメモリが直接読み出される得ることであ
る。別の技術的な利点は、本発明は、データが並列様式
で書込みと読出しの両方がされるため、メモリを迅速に
試験する方法を提供することである。別の技術的な利点
は、最終利用者は、メモリにおける各場所へ直接書き込
みかつこれから読出すことによりメモリの試験を行うこ
とができ、従って、ＲＡＭの完全な検証ができる。別の
技術的な利点は、最終利用者は、メモリを組み込んだ装
置の電力増強中にメモリの試験を行うことができること
である。

【００１３】

【発明の実施の形態】本発明の実施例及びその利点は、
図１から図５を参照することにより最も良く理解でき、
種々の図面において同様な部品及び対応する部品には同
様な参照符号が用いられる。図１は、本発明の教示によ
る一例であるインタフェース１０をブロック図型式で示
す。インタフェース１０は、ＩＥＥＥ１３９４直列バス
２０と並列ホストバス３０との間のデータの送信及び受
信を調整する。インタフェース１０は、単一の集積回路
を用いて形成してもよい。

【００１４】並列ホストバス３０は、データ及び制御信
号を並列型式で供給しかつ受信する。ＩＥＥＥ１３９４
直列バス２０は、データ及び制御信号をＩＥＥＥ１３９
４仕様書に従い直列型式で供給しかつ受信する。インタ
フェース１０は、ＩＥＥＥ１３９４直列バス２０か並列
ホストバス３０かどちらかから受けたデータを一時的に
記憶するための単一ポート・クロックド（クロックを受
ける）ＲＡＭ７０を含む。単一ポート・クロックドＲＡ
Ｍ７０は、並列ホストバス３０からＩＥＥＥ１３９４直
列バス２０へ送信されているデータを一時的に記憶する
ための送信先入れ先出し（ＦＩＦＯ）メモリとＩＥＥＥ
１３９４直列バス２０から並列ホストバス３０により受
信されているデータを一時的に記憶するための受信ＦＩ
ＦＯメモリとに論理的に分割されている。送信ＦＩＦＯ
メモリは、送信ＦＩＦＯ制御ユニット４０を通じてアク
セスできる。受信ＦＩＦＯメモリは、受信ＦＩＦＯ制御
ユニット５０を通じてアクセスできる。

【００１５】送信ＦＩＦＯ制御ユニット４０は、並列ホ
ストバス３０から単一ポート・クロックドＲＡＭ７０へ
与えられるデータの送信を制御するため制御論理を提供
する。送信ＦＩＦＯ制御ユニット４０は、また単一ポー
ト・クロックドＲＡＭ７０に記憶されているデータの送
信データバッファ９０を経てＩＥＥＥ１３９４直列バス
２０への移動を制御できる。一つの実施例においては、
送信データバッファ９０は、単一ポート・クロックドＲ
ＡＭ７０から３２ビットデータを並列様式で受け、それ
を直列様式でＩＥＥＥ１３９４直列バス２０へ送信す
る。

【００１６】受信ＦＩＦＯ制御ユニット５０は、ＩＥＥ
Ｅ１３９４直列バス２０から受信データバッファ８０を
経て単一ポート・クロックドＲＡＭ７０の中へ送信され
るデータを制御する。一つの実施例においては、受信デ
ータバッファ８０は直列データを直列バス２０から受
け、そのデータを、受信データバッファ８０が充満して
いる時は並列様式で送信する。同じ実施例において受信
データバッファ８０は、それが３２ビットデータを含む
時は充満している。ホストデータ出力バッファ１００
は、並列データを単一ポート・クロックドＲＡＭ７０か
ら受け、そのデータを並列様式で並列ホストバス３０へ
送信する。連合制御回路１６０は、インタフェース１０
において使用される追加の回路を含む。

【００１７】ＲＡＭ試験制御ユニット６０は、インタフ
ェース１０の様なインタフェース内のメモリをベリファ
イし、試験する。ＲＡＭ試験制御ユニット６０は、単一
ポート・クロックドＲＡＭ７０の制御を獲得し、単一ポ
ート・クロックドＲＡＭ７０の総ての記憶場所から及び
ここへのデータの読出し及び書込みを制御し、また並列
ホストバス３０から与えられるデータの書込み又は読出
しのため場所を特定するためのアドレスを内部的に発生
する様に動作する。このＲＡＭ試験制御ユニット６０
が、単一ポート・クロックドＲＡＭ７０の制御を獲得す
ると、送信ＦＩＦＯ制御ユニット４０及び受信ＦＩＦＯ
制御ユニット５０は不能にされる。送信ＦＩＦＯ制御ユ
ニット４０及び受信ＦＩＦＯ制御ユニット５０が不能に
なると、データは、並列ホストバス３０により単一ポー
ト・クロックドＲＡＭ７０内の全部の場所へ供給される
ことができ、またデータは、単一ポート・クロックドＲ
ＡＭ７０内の全部の場所から並列ホストバス３０により
受信されることができる。ＲＡＭ試験制御ユニット６０
は、単一ポート・クロックドＲＡＭ７０内へデータを書
込み又は読出すための場所を特定するアドレスを内部的
に発生する。アドレスは内部的にインタフェース１０内
で発生されるので、データは単一ポート・クロックドＲ
ＡＭ７０内の特定の場所へ書込み、ここから読出すこと
ができる。データは、単一ポート・クロックドＲＡＭ７
０内の特定の場所へ書込み、ここから読出すことができ
るので、単一ポート・クロックドＲＡＭ７０内の特定の
場所へ書込まれたデータの値は、単一ポート・クロック
ドＲＡＭ７０内の特定の同じ場所から読出されたデータ
の値と比較できる。単一ポート・クロックドＲＡＭ７０
内の同じ場所に書込まれ、かつここから読出されたこれ
らのデータの値を比較して、単一ポート・クロックドＲ
ＡＭ７０の完全性を評価できる。データは、並列ホスト
バス３０により並列様式で書込まれ又は受信できるの
で、迅速な試験が行われる。

【００１８】単一ポート・クロックドＲＡＭ７０内の特
定の場所へのデータの書込み及びここからの読出しは、
ＩＥＥＥ１３９４直列バスと並列ホストバスの間のイン
タフェースの従来の使用及び試験とは異なる。例えば、
ＩＥＥＥ１３９４直列バスと並列ホストバスの間の従来
のインタフェースは、並列ホストバスかＩＥＥＥ１３９
４直列バスかいずれかからアドレスをＲＡＭへ送信する
方法を包含していない。むしろ、ＲＡＭは、並列ホスト
バスとＩＥＥＥ１３９４直列バスとの間で送信されるデ
ータを単に一時的に記憶するために使用されるので、従
来はデータは先入れ、先出し様式で一つのバスにより書
込まれ、かつ他のバスにより読出される。従って、従来
は、メモリ内の特別の場所はデータの読出し又は書込み
のために特定されず、従って、インタフェース上のどの
ピンもアドレスを受けるために割り当てられない。メモ
リ内の特別の場所は特定されることができないので、メ
モリ内の特別の場所に書込まれるデータの値は、同じ場
所から読出されるデータの値と比較することはできな
い。従って、従来は、ＩＥＥＥ１３９４直列バスと並列
ホストバスの間のインタフェース内のメモリの完全性は
十分に試験することはできない。

【００１９】図２には、インタフェース１０の例示的実
施例の追加の詳細が示される。単一ポート・クロックド
ＲＡＭ７０は、データの記憶又は検索において使用され
るべき記憶場所を受信するためのアドレス入力ポート７
２を含む。より詳細に以下に論じる様に、アドレス入力
ポート７２は、送信ＦＩＦＯ制御ユニット４０か受信Ｆ
ＩＦＯ制御ユニット５０かＲＡＭ試験制御ユニット６０
かいずれかから信号を受ける。単一ポート・クロックド
ＲＡＭ７０は、また並列ホストバス３０かＩＥＥＥ１３
９４直列バス２０かいずれかからデータを受けるデータ
入力ポート７４を含む。単一ポート・クロックドＲＡＭ
７０の読出し書込み入力ポート７６は、単一ポート・ク
ロックドＲＡＭ７０がデータを読出す又は書込むかを決
定する。読出し書込み入力ポート７６は、また送信ＦＩ
ＦＯ制御ユニット４０か受信ＦＩＦＯ制御ユニット５０
かＲＡＭ試験制御ユニット６０かいずれかにより制御さ
れる。単一ポート・クロックドＲＡＭ７０のデータ出力
ポート７７は、アドレス入力ポート７２で単一ポート・
クロックドＲＡＭ７０に特定された記憶場所からのデー
タをＩＥＥＥ１３９４直列バス２０か並列ホストバス３
０かいずれかに供給する。このデータは、先ず送信デー
タバッファ９０かホストデータバッファ１００かいずれ
かを通過する。単一ポート・クロックドＲＡＭ７０は、
またシステムクロック（明白には示されず）からクロッ
ク信号２０６を受けるためのクロック入力７８を含む。

【００２０】データ入力ポート７４は、３２ビット並列
データを受けるための３２個の入力端子を含むが、どの
様な他の適当な数の入力端子も使用できる。データ出力
ポート７７は、データを３２ビット並列型式で送信デー
タバッファ９０に与える。送信データバッファ９０は、
並列データを直列様式でＩＥＥＥ１３９４直列バス２０
へ送信する。データ出力ポート７７は、また３２ビット
並列データをホストデータバッファ１００に与える。ホ
ストデータバッファ１００は、データを並列にホストバ
ス３０へ送信する。データ入力ポート７４は、並列ホス
トバス３０かＩＥＥＥ１３９４直列バス２０かいずれか
から発信されるデータを受ける。もしデータがＩＥＥＥ
１３９４直列バス２０から受けられると、それは先ず受
信データバッファ８０を経て通過し、次に並列型式でデ
ータ入力ポート７４へ与えられる。

【００２１】並列ホストバス３０からの並列データのＩ
ＥＥＥ１３９４直列バス２０への送信は、送信ＦＩＦＯ
制御ユニット４０により制御される。送信ＦＩＦＯ制御
ユニット４０は、並列ホストバス３０からの並列データ
の単一ポート・クロックドＲＡＭ７０のデータ入力ポー
ト７４への送信を制御する。送信ＦＩＦＯ制御ユニット
４０は、加えて、単一ポート・クロックドＲＡＭ７０に
記憶されているデータのデータ出力ポート７７から送信
データバッファ９０への書込みを制御する。送信ＦＩＦ
Ｏ制御ユニット４０は、アドレス出力信号４２、読出し
書込み出力信号４４、及び要求出力信号４６を発生す
る。これらの出力信号は、並列ホストバス３０及びＩＥ
ＥＥ１３９４直列バス２０により与えられる制御信号に
基づいて従来の技術で送信ＦＩＦＯ制御ユニット４０に
より発生される。アドレス出力信号４２は、先入れ先出
しに基づいて単一ポート・クロックドＲＡＭ７０の送信
ＦＩＦＯ部分内のアドレスを特定する。従って、送信Ｆ
ＩＦＯ制御ユニット４０は、単一ポート・クロックドＲ
ＡＭ７０の送信ＦＩＦＯ部分内の次に使用できる記憶場
所のアドレスを特定するアドレス出力信号４２を生成す
る。

【００２２】送信ＦＩＦＯ制御ユニット４０のアドレス
出力信号４２は、マルチプレクサ１２０に供給される。
マルチプレクサ１２０の出力は、アドレスを単一ポート
・クロックドＲＡＭ７０のアドレス入力ポート７２に与
える。この送信ＦＩＦＯ制御ユニット４０の読出し書込
み出力信号４４は、マルチプレクサ１４０に供給され
る。マルチプレクサ１４０の出力は、データが単一ポー
ト・クロックドＲＡＭ７０から読出されるか又はここに
書込まれるかを特定するため単一ポート・クロックドＲ
ＡＭ７０の読出し書込み入力ポート７６に供給される。
要求出力信号４６は、アービタ１１０に与えられる。ア
クティブである時、要求出力信号４６は、送信ＦＩＦＯ
制御ユニット４０が単一ポート・クロックドＲＡＭ７０
を制御することは許されるべきであると要求する。アー
ビタ１１０は、送信ＦＩＦＯ制御ユニット４０が単一ポ
ート・クロックドＲＡＭ７０を制御することは許される
かを決定する。アービタ１１０については、以下に詳細
に述べる。

【００２３】受信ＦＩＦＯ制御ユニット５０は、ＩＥＥ
Ｅ１３９４直列バス２０からのデータの単一ポート・ク
ロックドＲＡＭ７０による受信を制御し、更に並列ホス
トバス３０による受信のため単一ポート・クロックドＲ
ＡＭ７０からのデータの読出しを制御する。受信ＦＩＦ
Ｏ制御ユニット５０は、本質的に送信ＦＩＦＯ制御ユニ
ット４０と同様なやり方で動作する。受信ＦＩＦＯ制御
ユニット５０は、アドレス出力信号５２、読出し書込み
出力信号５４、及び要求出力信号５６を含む。これらの
出力信号は、並列ホストバス３０及びＩＥＥＥ１３９４
直列バス２０により与えられる制御信号に基づいて従来
の技術で受信ＦＩＦＯ制御ユニット５０により発生す
る。アドレス出力信号５２は、先入れ先出しに基づいて
単一ポート・クロックドＲＡＭ７０の受信ＦＩＦＯ部分
内のアドレスを特定する。従って、受信ＦＩＦＯ制御ユ
ニット５０は、単一ポート・クロックドＲＡＭ７０の受
信ＦＩＦＯ部分内の次に使用できる記憶場所のアドレス
を特定するアドレス出力信号５２を生成する。

【００２４】受信ＦＩＦＯ制御ユニット５０のアドレス
出力信号５２は、マルチプレクサ１２０に与えられる。
マルチプレクサ１２０の出力は、単一ポート・クロック
ドＲＡＭ７０のアドレス入力ポート７２へアドレスを供
給する。受信ＦＩＦＯ制御ユニット５０の読出し書込み
出力信号５４は、マルチプレクサ１４０に与えられる。
マルチプレクサ１４０の出力は、データが単一ポート・
クロックドＲＡＭ７０から読出され又は書込まれるかを
特定するため単一ポート・クロックドＲＡＭ７０の読出
し書込み入力７６へ与えられる。要求出力信号５６は、
アービタ１１０に与えられる。要求出力信号５６は、受
信ＦＩＦＯ制御ユニット５０が単一ポート・クロックド
ＲＡＭ７０を制御することは許されるべきであると要求
する。アービタ１１０は、受信ＦＩＦＯ制御ユニット５
０が単一ポート・クロックドＲＡＭ７０を制御すること
は許されるかを決定する。アービタ１１０については、
以下に詳細に述べる。

【００２５】ＲＡＭ試験制御ユニット６０は、単一ポー
ト・クロックドＲＡＭ７０のメモリの試験中に単一ポー
ト・クロックドＲＡＭ７０からの読出し及びこれへの書
込みを制御する。ＲＡＭ試験制御ユニット６０は、デー
タを読出し又は書込むための単一ポート・クロックドＲ
ＡＭ７０におけるアドレスを特定するアドレス出力信号
６２を発生する。アドレス出力信号６２はマルチプレク
サ１２０により受けられる。マルチプレクサ１２０の出
力は、アドレス入力ポート７２へ供給される。ＲＡＭ試
験制御ユニット６０は、またデータが単一ポート・クロ
ックドＲＡＭ７０から読出され又は書込まれるかを特定
するための読出し書込み出力信号６４を発生する。読出
し書込み出力信号６４は、マルチプレクサ１４０により
受けられる。マルチプレクサ１４０の出力は、単一ポー
ト・クロックドＲＡＭ７０の読出し書込み入力７６へ与
えられる。ＲＡＭ試験制御ユニット６０は、また要求出
力信号６６を発生する。要求出力信号６６は、単一ポー
ト・クロックドＲＡＭ７０の制御のためＲＡＭ試験制御
ユニット６０からの要求をアービタ１１０へ伝達する。

【００２６】アービタ１１０は、従来の優先順位エンコ
ーダを含んでもよく、単一ポート・クロックドＲＡＭ７
０の制御に対する要求の管理と優先順位付けを行う。そ
れぞれの要求は、送信ＦＩＦＯ制御ユニット４０、受信
ＦＩＦＯ制御ユニット５０及びＲＡＭ試験制御ユニット
６０の要求信号４６、５６、及び６６によりそれぞれ伝
達される。アービタ１１０は、ＲＡＭ試験制御ユニット
６０からの要求を最初に、受信ＦＩＦＯ制御ユニット５
０からの要求を第２に、送信ＦＩＦＯ制御ユニット４０
からの要求を最後に処理する。従って、もし送信ＦＩＦ
Ｏ制御ユニット４０、受信ＦＩＦＯ制御ユニット５０、
及びＲＡＭ試験制御ユニット６０が全部同じクロックサ
イクル中に単一ポート・クロックドＲＡＭ７０の制御を
要求すると、制御はＲＡＭ試験制御ユニット６０に許さ
れるであろう。もし制御が受信ＦＩＦＯ制御ユニット５
０及び送信ＦＩＦＯ制御ユニット４０により同じクロッ
クサイクル中に要求されると、制御は受信ＦＩＦＯ制御
ユニット５０に許されるであろう。

【００２７】アービタ１１０は、３つの出力信号１１
２、１１４、及び１１６を含む。アービタ出力１１２、
１１４、及び１１６の各々は、マルチプレクサに対する
セレクタである。選択アドレス出力信号１１２は、マル
チプレクサ１２０へ与えられる。マルチプレクサ１２０
は、アドレス信号を、送信ＦＩＦＯ制御ユニット４０か
受信ＦＩＦＯ制御ユニット５０かＲＡＭ試験制御ユニッ
ト６０かいずれかから選択する。選択読出し書込み出力
信号１１４は、マルチプレクサ１４０へ与えられる。マ
ルチプレクサ１４０は、読出し書込み信号を、送信ＦＩ
ＦＯ制御ユニット４０か受信ＦＩＦＯ制御ユニット５０
かＲＡＭ試験制御ユニット６０かいずれかから選択す
る。選択データ出力信号１１６は、マルチプレクサ１３
０へ与えられる。マルチプレクサ１３０は、データが並
列ホストバス３０から又はＩＥＥＥ１３９４直列バス２
０から受信されたかを決定する。もしＲＡＭ試験制御ユ
ニット６０か送信ＦＩＦＯ制御ユニット４０かいずれか
が単一ポート・クロックドＲＡＭ７０の制御を要求する
と、アービタ１１０は、データ入力ポート７４により受
けるため並列ホストバス３０により供給されるデータを
選択する。もし受信ＦＩＦＯ制御ユニット５０が、単一
ポート・クロックドＲＡＭ７０の制御を要求すると、ア
ービタ１１０は、データ入力ポート７４により受けるた
めＩＥＥＥ１３９４直列バス２０からのデータを選択す
る。

【００２８】従って、ＲＡＭ試験制御ユニット６０は、
要求信号をアービタ１１０へ送ることにより単一ポート
・クロックドＲＡＭ７０の制御を獲得できる。ＲＡＭ試
験制御ユニット６０は、単一ポート・クロックドＲＡＭ
７０の制御を獲得できるので、データは、ＲＡＭ試験制
御ユニット６０により特定される単一ポート・クロック
ドＲＡＭ７０内の場所へ書込まれ、かつここから読出さ
れる。受信ＦＩＦＯ制御ユニット５０及び送信ＦＩＦＯ
制御ユニット４０とは対照的に、ＲＡＭ試験制御ユニッ
ト６０は、単一ポート・クロックドＲＡＭ７０の受信Ｆ
ＩＦＯ部分又は単一ポート・クロックドＲＡＭ７０の送
信ＦＩＦＯ部分の様な、単一ポート・クロックドＲＡＭ
７０の一部分だけの記憶場所へのアクセスの制御に限定
されない。ＲＡＭ試験制御ユニット６０は、単一ポート
・クロックドＲＡＭ７０内のいかなる場所への書込み及
びここからの読出しも制御できる。ＲＡＭ試験制御ユニ
ット６０は、単一ポート・クロックドＲＡＭ７０内のい
かなる場所への書込み及びここからの読出しも制御でき
るので、単一ポート・クロックドＲＡＭ７０の全体の完
全性をベリファイすることができる。

【００２９】図３には、ＲＡＭ試験制御ユニット６０の
入力及び出力信号が示される。ＲＡＭ試験制御ユニット
６０の入力及び出力信号は、ＲＡＭ試験制御ユニット６
０で使用される情報を、単一ポート・クロックドＲＡＭ
７０の試験を開始し、完了するため伝達するのに使用さ
れる。ＲＡＭ試験制御ユニット６０は、データを読出し
又は書込むため単一ポート・クロックドＲＡＭ７０内の
場所を特定するためアドレス出力信号６２を生成する。
ＲＡＭ試験制御ユニット６０は、またデータが、単一ポ
ート・クロックドＲＡＭ７０から読出され又はここに書
込まれるかを特定するため読出し書込み信号６４を生成
する。図１から図５に示す実施例において、読出し書込
み信号６４は、単一ポート・クロックドＲＡＭ７０へ書
込み時は低にセットされ、単一ポート・クロックドＲＡ
Ｍ７０から読出し時は高にセットされる。ＲＡＭ試験制
御ユニット６０は、また要求信号６６を生成する。要求
信号６６は、単一ポート・クロックドＲＡＭ７０の制御
のための要求を伝達するためアービタ１１０に与えられ
る。

【００３０】単一ポート・クロックドＲＡＭ７０は、並
列ホストバス３０から種々の制御信号を受ける。インタ
フェース１０の実施例に対して、これら信号の幾つか
は、インタフェース１０へピンを追加する必要を回避す
るため従来の技術によりインタフェース１０上のレジス
タを経て並列ホストバス３０から間接的に受けてもよ
い。ＲＡＭ試験信号２１２は、ＲＡＭ試験制御ユニット
６０へ、単一ポート・クロックドＲＡＭ７０の試験に対
する要求を伝達する。ＲＡＭ試験信号２１２は、メモリ
の試験が望まれる時は高にセットされる。クリアアドレ
ス信号２１０は、また並列ホストバス３０により、ＲＡ
Ｍ試験制御ユニット６０へ与えられる。一つの実施例に
おいて、クリアアドレス信号２１０が高の時は、ＲＡＭ
試験制御ユニット６０内のアドレスカウンタは零にセッ
トされる。ＲＡＭアクション信号２０４は、ＲＡＭ試験
制御ユニット６０により並列ホストバス３０から受けら
れる。ＲＡＭアクション信号２０４は、書込みが要求さ
れた時は低にセットされ、読出しが要求された時は高に
セットされる。ＲＡＭアクセス要求信号２０２は、並列
ホストバス３０から与えられ、ＲＡＭ試験制御ユニット
６０により受けられる。一つの実施例において、ＲＡＭ
アクセス信号要求２０２は、試験目的のため単一ポート
・クロックドＲＡＭ７０にアクセスするためトグルされ
る。例えば、最初のアクセスのため、ＲＡＭアクセス要
求信号２０２は高にセットされる。第２のアクセスのた
め、ＲＡＭアクセス要求信号２０２は低にセットされ
る。ＲＡＭ試験制御ユニット６０は、また、システムク
ロック信号２０６及びリセット信号２０８を受ける。リ
セット信号２０８が低の時は、以下により詳細に述べる
様に、ＲＡＭ試験制御ユニット６０内の内部フリップフ
ロップは零に初期化される。並列ホストバス３０とＩＥ
ＥＥ１３９４直列バス２０の間のインタフェースは、並
列ホストバス３０とＩＥＥＥ１３９４直列バス２０の間
に送信されているデータを一時的に記憶するためＲＡＭ
内の特別の場所を特定するアドレスを従来から受信しな
いので、ＲＡＭ内の特別の場所を特定するアドレスを受
信するためインタフェース上で入力ピンは利用出来な
い。従って、並列ホストバス３０は、データを書込み又
は読出すための単一ポート・クロックドＲＡＭ７０内の
場所を特定する特別のアドレスを提供することはできな
い。むしろ、単一ポート・クロックドＲＡＭ７０内の特
定の場所へデータを書込み又はここから読出すため、Ｒ
ＡＭ試験制御ユニット６０は、データを読出しここに書
込むため単一ポート・クロックドＲＡＭ７０内の特別の
場所を特定するためのアドレス出力信号６２を内部的に
発生する。メモリ内の特別の場所を特定するアドレスの
内部的な発生は、図４と共により詳細に述べる。

【００３１】図４を参照すると、ＲＡＭ試験制御ユニッ
ト６０の例示的な実施例が示される。図４に示す実施例
によると、ＲＡＭ試験制御ユニット６０は、読出し書込
み回路４２０、ハンドシェーキング回路４３０、及び内
部アドレス指定回路４４０を含む。読出し書込み回路４
２０、ハンドシェーキング回路４３０、及び内部アドレ
ス指定回路４４０は、インタフェース１０の様なインタ
フェース内のメモリをベリファイし、試験するために動
作する。読出し書込み回路４２０は、単一ポート・クロ
ックドＲＡＭ７０の制御を獲得するためハンドシェーキ
ング回路４３０と共に動作し、単一ポート・クロックド
ＲＡＭ７０の全部の場所からのデータの読出し及びここ
への書込みを制御する。内部アドレス指定回路４４０
は、データを書込みここから読出すため単一ポート・ク
ロックドＲＡＭ７０内の特別の場所を特定するためのア
ドレスを供給する。単一ポート・クロックドＲＡＭ７０
の全部の場所からのデータの読出し及びここへの書込み
ことにより、書込まれたデータの値を読出されたデータ
の値と比較することにより単一ポート・クロックドＲＡ
Ｍ７０の試験ができる。

【００３２】データを書込み又は読出すため単一ポート
・クロックドＲＡＭ７０内の特別の場所を特定するため
に内部アドレス指定回路４４０は、アドレス信号２２４
をラッチするため多重ビットフリップフロップ３１８を
使用する。多重ビットフリップフロップ３１８は、デー
タを書込み又は読出すため単一ポート・クロックドＲＡ
Ｍ７０内の特別の場所を特定するためアドレス出力信号
６２を生成する。多重ビットフリップフロップ３１８
は、入力端子２２５でアドレス信号２２４を受け、クロ
ック入力信号２０６の立ち上がり縁の後、出力端子２２
７でアドレス信号２２４をアドレス出力信号６２へコピ
ーする。クロック入力信号２０６は、システムクロック
から受ける。アドレス信号２２４とアドレス出力信号６
２は多重ビットを含んでもよい。

【００３３】アドレス信号２２４とアドレス出力信号６
２の新しい値は、アドレス出力信号６２の前の値に基づ
いて発生される。この機能は、マルチプレクサ３１６及
びインクリメンタ３１４により遂行される。もし要求信
号６６が高であれば、インクリメンタ３１４の出力は、
次のクロックサイクルのためのアドレス信号２２４とし
て、マルチプレクサ３１６により与えられる。もし要求
信号６６が低であれば、アドレス出力信号６２及びアド
レス信号２２４の前の値は、次のクロックサイクルの間
中維持される。要求信号６６の特性は、以下に詳細に述
べる。図４に示す実施例において、インクリメンタ３１
４は、その入力の値に１を加算する。インクリメンタ３
１４への入力は、アドレス出力信号６２である。従っ
て、インクリメンタ３１４、マルチプレクサ３１６、及
び多重ビットフリップフロップ３１８の使用により、メ
モリの順次の場所からデータを読出し又はここへ書込む
ためにアドレス出力信号６２が与えられることができ
る。アドレスは、インタフェース内で内部的に発生され
るので、単一ポート・クロックドＲＡＭ７０の様なメモ
リは、並列ホストバス３０かＩＥＥＥ１３９４直列バス
２０のいずれからもアドレスを外部的に受けることなく
試験されることができ、アドレスを外部的に受けるには
追加のピンが必要であろう。加えて、試験制御ユニット
６０は、単一ポート・クロックドＲＡＭ７０の制御を獲
得するために動作可能であるので、単一ポート・クロッ
クドＲＡＭ７０の全部の場所は一部分だけでなくアクセ
スされることができる。送信ＦＩＦＯ制御ユニット４０
及び受信ＦＩＦＯ制御ユニット５０の各々は、単一ポー
ト・クロックドＲＡＭ７０の一部分にアクセスできるに
過ぎない。

【００３４】アドレス出力信号６２を零にリセットする
ため、多重ビットフリップフロップ３１８は、クリア入
力信号２１８を受ける。クリア入力信号２１８は、ＡＮ
Ｄゲート３１２から受ける。ＡＮＤゲート３１２は、入
力として、リセット信号２０８及びインバータ３１０か
ら供給されるアドレスクリア信号２１０の補数を受け
る。多重ビットフリップフロップ３１８は、クリア入力
信号２１８が低の時リセットする。従って、多重ビット
フリップフロップ３１８は、クリア入力信号２１８が低
の時又はアドレスクリア信号２１０が高の時リセットす
る。

【００３５】要求信号６６の特性は、一部は読出し書込
み回路４２０により制御される。読出し書込み回路４２
０は、ＲＡＭ試験信号２１２を受ける。ＲＡＭ試験信号
２１２が低の時、ＲＡＭ試験制御ユニット６０は、単一
ポート・クロックドＲＡＭ７０の制御を要求しない。も
し、ＲＡＭ試験信号２１２が高であれば、単一ポート・
クロックドＲＡＭ７０の制御が要求され、要求信号６６
の状態は、ＲＡＭアクセス要求信号２０２及びＲＡＭア
クセス応答信号２１４により決定される。ＲＡＭアクセ
ス要求信号２０２及びＲＡＭアクセス応答信号２１４
は、排他的論理和ゲート３０２への入力である。ＲＡＭ
試験信号２１２が高の場合、もし、ＲＡＭアクセス要求
信号２０２及びＲＡＭアクセス応答信号２１４が、両方
が高か両方が低のいずれかであれば、要求信号６６は低
であろう。しかし、もし、ＲＡＭアクセス要求信号２０
２かＲＡＭアクセス応答信号２１４かいずれかが低で、
これに対し他方が高であれば、要求信号６６は高であろ
う。ＲＡＭアクセス応答信号２１４の特性は以下に述べ
る。

【００３６】ＲＡＭアクセス応答信号２１４は、ハンド
シェイク回路４３０により制御される。図４に示される
ハンドシエイク回路４３０は、単一ビットフリップフロ
ップ３０８を含む。単一ビットフリップフロップ３０８
は、クロック信号２０６の立ち上がり縁の後、その出
力、ＲＡＭアクセス応答信号２１４を、その入力、単一
ビットフリップフロップ入力信号２２０に等しくセット
する。ＲＡＭアクセス応答信号２１４は、一つの入力を
マルチプレクサ３０６に与える。マルチプレクサの他方
の入力はＲＡＭアクセス要求信号２０２である。マルチ
プレクサ３０６は、要求信号６６により選択される。要
求信号６６が高の時は、ＲＡＭアクセス要求信号２０２
が選択される。要求信号６６が低の時は、ＲＡＭアクセ
ス応答信号２１４が選択される。従って、ハンドシェイ
ク回路４３０は、要求信号６６が高の時、ＲＡＭアクセ
ス要求信号２０２の値をＲＡＭアクセス応答信号２１４
へコピーする。単一ビットフリップフロップ３０８は、
また単一ビットフリップフロップ３０８をリセットする
ためのクリア入力信号２０８を受ける。

【００３７】従って、読出し書込み回路４２０、ハンド
シェイク回路４３０、及び内部アドレス指定回路４４０
の使用により、ＲＡＭ試験制御ユニット６０は、単一ポ
ート・クロックドＲＡＭ７０の制御を獲得するため動作
可能であり、また単一ポート・クロックドＲＡＭ７０の
全部の記憶場所からのデータの読出し及びここへの書込
みを制御するため動作可能である。加えて、単一ポート
・クロックドＲＡＭ７０の試験のため使用されるデータ
は、並列ホストバス３０により与えられ、かつ受信され
るので、データは並列様式で書込まれ、かつ読出される
ことができる。データは並列様式で書込まれ、かつ読出
されることができるので、試験は迅速に行われる。

【００３８】図５は、図４に示すＲＡＭ試験制御ユニッ
ト６０の一部に関連するタイミング図である。図は、ク
ロック信号２０６、ＲＡＭ試験信号２１２、ＲＡＭアク
セス要求信号２０２、要求信号６６、及びＲＡＭアクセ
ス応答信号２１４の波形の例を示す。

【００３９】図１から図５を参照して、本発明の一つの
実施例の動作を説明する。単一ポート・クロックドＲＡ
Ｍ７０の試験を希望する時は、適当な制御信号が、並列
ホストバス３０を経てＲＡＭ試験制御ユニット６０へ供
給される。試験は、ＲＡＭ試験信号２１２を高にセット
することにより可能となる。ＲＡＭ試験信号２１２が高
の元で、ＲＡＭアクセス要求信号２０２とＲＡＭアクセ
ス応答信号２１４が、図５に示す様に、異なる値を持つ
と、要求信号６６は高になる。もし、ＲＡＭアクセス要
求信号２０２とＲＡＭアクセス応答信号２１４が異なる
値を持つと、ＲＡＭ試験制御ユニット６０は、単一ポー
ト・クロックドＲＡＭ７０を制御するようにアービタ１
１０により選択され、送信ＦＩＦＯ制御ユニット４０及
び受信ＦＩＦＯ制御ユニット４０からのアクションは阻
止される。ＲＡＭアクセス要求信号２０２の値をトグル
すると、以下に述べる様に、要求信号６６は低から高に
変化する。

【００４０】立上がると、ＲＡＭアクセス要求信号２０
２とＲＡＭアクセス応答信号２１４は低である。加え
て、ＲＡＭ試験制御ユニット６０が単一ポート・クロッ
クドＲＡＭ７０へのアクセスを完了した後、ＲＡＭアク
セス要求信号２０２の値はＲＡＭアクセス応答信号２１
４へコピーされる。従って、ＲＡＭアクセス要求信号２
０２がトグルされるまでは、ＲＡＭアクセス要求信号２
０２とＲＡＭアクセス応答信号２１４は、両方共同じ値
を持つであろう。ＲＡＭアクセス要求信号２０２とＲＡ
Ｍアクセス応答信号２１４が同じ値を持つ時は、又はＲ
ＡＭ試験信号２１２が低である時は、要求信号６６は低
で、ＲＡＭ試験制御ユニット６０は単一ポート・クロッ
クドＲＡＭ７０の制御を持たないであろう。しかし、Ｒ
ＡＭ試験信号２１２が高である条件の元では、一旦ＲＡ
Ｍアクセス要求信号２０２がトグルされると、ＲＡＭア
クセス要求信号２０２とＲＡＭアクセス応答信号２１４
の値は異なり、排他的論理和ゲート３０２の出力は高と
なり、要求信号６６を高にセットするであろう。要求信
号６６が高になると、ＲＡＭ試験制御ユニット６０は単
一ポート・クロックドＲＡＭ７０からの読出し及びここ
への書込みを制御できる。

【００４１】データのアドレス指定は次の様にして達成
できる。アドレス出力信号６２は、クリアアドレス信号
２１０を高にセットすることにより零にセットされる。
アドレス出力信号６２が零にセットされると、並列ホス
トバス３０からのデータは、アクション信号２０４を高
にセットすることにより書込まれ、読出し書込み信号６
４を低にさせる。読出し書込み信号６４が低になると、
並列ホストバス３０を経て供給されるデータは、単一ポ
ート・クロックドＲＡＭ７０に書込まれることができ
る。読出し書込み信号６４が高になると、データは、単
一ポート・クロックドＲＡＭ７０から読出されることが
できる。アドレス出力信号６２が零にセットされると、
データは最初に場所零に書込まれる。

【００４２】図４と共に上に述べた様に、要求信号６６
が高であると、インクリメンタ３１４は、１をアドレス
出力信号６２へ加算する。従って、ＲＡＭアクセス応答
信号２１４は、ＲＡＭ試験制御ユニット６０が書込みを
終了した後トグルされており、またアドレス出力信号６
２は、次の書込み動作のため１だけインクリメントされ
た。書込みが完了すると、ＲＡＭアクセス要求信号２０
２の値はＲＡＭアクセス応答信号２１４の値へコピーさ
れ、要求信号６６を高から低へ変化させる。２回目に書
込むため、ＲＡＭアクセス要求信号２０２はトグルさ
れ、要求信号６６を高へ変化させて書込みを可能にす
る。データは、そこで、アドレス出力信号６２が１だけ
インクリメントされていたので、場所１に書込まれる。
これらのステップは、単一ポート・クロックドＲＡＭ７
０が、並列ホストバス３０により供給されるデータで充
満されるまで反復してもよい。

【００４３】単一ポート・クロックドＲＡＭ７０がデー
タで充満した後、このデータは、並列ホストバス３０を
経て読み戻され、単一ポート・クロックドＲＡＭ７０の
完全性をベリファイするため、予期されたデータと比較
される。この手順は次の様にして達成される。

【００４４】クリアアドレス信号２１０は、アドレス出
力信号６２を零にリセットするため、高にセットされ
る。アクシヨン信号２０４は低にセットされ、単一ポー
ト・クロックドＲＡＭ７０からの読出しを指定するため
読出し書込み信号６４を高にさせる。ＲＡＭアクセス要
求信号２０２は、そこでトグルされ、要求信号６６を高
へセットし、場所零でのデータの読出しを可能にする。
要求信号６６を高へセットすることは、またアドレス信
号２２４をインクリメントする。アドレス信号２２４
は、クロック入力２０６の立ち上がり縁の後に、出力端
子２２７で、アドレス出力信号６２へコピーされる。従
って、アドレス出力信号６２は、次の読出しのため、１
だけインクリメントされる。読出されたデータは、次
に、単一ポート・クロックドＲＡＭ７０の完全性を確認
するため予期されたデータと比較される。読出しが完了
すると、ＲＡＭアクセス要求信号２０２の値はＲＡＭア
クセス応答信号２１４の値へコピーされ、要求信号６６
を高から低へ変化させる。メモリの次の場所から読出す
ため、ＲＡＭアクセス要求信号２０２はトグルされ、要
求信号６６を高へ変え読出しを可能にする。データはそ
こで場所１から読出される。これらのステップは、全部
のデータ場所が検査されるまで反復してもよい。

【００４５】単一ポート・クロックドＲＡＭ７０の完全
性をベリファイするための上述のプロセスは、そのビッ
トの全部がトグルされるまで反復してもよい。図１から
図５に記載された単一ポート・クロックドＲＡＭ７０に
おける全ビットのトグルを達成する一つの方法は、３つ
の組のデータの書込みと読出しを含む。書込まれるデー
タは、（１）単一ポート・クロックドＲＡＭ７０が正し
くアドレス指定されているのを保証するためアドレスの
値をアドレス場所へ書込み、（２）各記憶場所へＡＡＡ
ＡＡＡＡＡＨを書込み、そして（３）各記憶場所へ５５
５５５５５５Ｈを書込む。単一ポート・クロックドＲＡ
Ｍ７０内の特別の場所に関連するアドレスは、試験制御
ユニット６０により特定できるので、アドレスの値は、
そのアドレスにより特定される記憶場所へ書込むことが
できる。従って、単一ポート・クロックドＲＡＭ７０の
完全な試験が遂行できる。

【００４６】ＲＡＭ試験制御ユニット６０は、単一ポー
ト・クロックドＲＡＭ７０の内容を検査するため使用し
てもよい。単一ポート・クロックドＲＡＭ７０の内容を
検査することは、デバッグ目的に対して有益である。こ
の手順は、並列ホストバス３０により与えられるデータ
を書込み、その後でそれを読出す代わりに、並列ホスト
バス３０かＩＥＥＥ１３９４直列バス２０かいずれかへ
の送信のため一時的に記憶されたデータは直接読出され
ることを除いては、上述の単一ポート・クロックドＲＡ
Ｍ７０の試験と本質的に同様である。単一ポート・クロ
ックドＲＡＭ７０からのデータの読出しは、ＲＡＭ試験
信号２１２を高にセットし、クリアアドレス信号２１０
を高にセットし、そしてアクシヨン信号２０４を低にセ
ットして、データは単一ポート・クロックドＲＡＭ７０
から読出されることを示すことにより達成される。ＲＡ
Ｍアクセス要求信号２０２は次にトグルされ、要求信号
６６を高へセットして単一ポート・クロックドＲＡＭ７
０からのデータの読出しを可能にする。場所零から読出
した後、アドレス出力信号６２はインクリメントされ、
かつＲＡＭアクセス要求信号２０２の値はＲＡＭアクセ
ス応答信号２１４の値へコピーされ、要求信号６６を高
から低へ変化させる。データを２回目に読出すため、Ｒ
ＡＭアクセス要求信号２０２はトグルされ、要求信号６
６を高へ変える。データは、そこで場所１から読出され
る。これらのステップは、全部のデータ場所が読出され
るまで反復してもよい。

【００４７】従って、ＲＡＭ試験制御ユニット６０は、
単一ポート・クロックドＲＡＭ７０の制御を獲得し、単
一ポート・クロックドＲＡＭ７０の全部の記憶場所から
のデータの読出し及びここへの書込みを制御し、そして
並列ホストバス３０から与えられるデータの書込み又は
読出しのための場所を特定するアドレスを内部的に発生
することにより単一ポート・クロックドＲＡＭ７０の試
験を可能にするように動作する。従って、従来の技術で
可能な試験よりも、より完全で迅速な単一ポート・クロ
ックドＲＡＭ７０の試験が行われる。加えて、本発明の
教示によれば、単一ポート・クロックドＲＡＭ７０内の
全部の記憶場所の内容が検査できる。

【００４８】本発明は、上述の詳細な記載により特別に
示され、説明されたが、型式及び細部における種々の変
更が、本発明の精神及び、特許請求の範囲に定義される
本発明の範囲を逸脱することなくなされ得ることは当業
者により理解されるであろう。

【００４９】以上の説明に関して更に以下の項を開示す
る。 （１）並列ホストバスをＩＥＥＥ１３９４直列バスに接
続するための並直列インタフェースであって、該インタ
フェースは、並列ホストバスかＩＥＥＥ１３９４直列バ
スかどちらかから受けたデータを一時的に記憶する複数
の記憶場所を持ち、論理的に送信メモリ部分と受信メモ
リ部分に分割されているランダムアクセスメモリと、並
列ホストバスから直列バスへのデータの送信を制御する
為に動作し、さらにランダムアクセスメモリの送信メモ
リ部分にアクセスする為に動作する送信制御ユニット
と、並列ホストバスによる、ＩＥＥＥ１３９４直列バス
からのデータの受信を制御する為に動作し、さらにラン
ダムアクセスメモリの受信メモリ部分にアクセスする為
に動作する受信制御ユニットと、試験ユニットとからな
り、該試験ユニットは、並列ホストバスから受ける制御
信号に基づいてランダムアクセスメモリの制御を選択的
に獲得し、ランダムアクセスメモリ内の各記憶場所に対
するアドレスを内部的に発生し、内部的に発生されるア
ドレスに関連する各記憶場所から、検査のため並列ホス
トバスへの並列データの送信を制御し、またＩＥＥＥ１
３９４直列バスと並列ホストバスの間のデータの送信を
許すためランダムアクセスメモリの制御を選択的に放棄
する為に動作する、並直列インタフェース。

【００５０】（２）並列ホストバスを直列バスへ結合す
るインタフェースシステム内のメモリを試験する方法で
あって、ホストバスから試験制御信号をインタフェース
システム内で受ける段階と、制御信号に基づいてメモリ
の制御を選択的に獲得する段階と、並列ホストバスから
複数の並列データ値を受ける段階と、各並列データ値に
対する書込みアドレスをインタフェース内で内部的に発
生する段階と、並列データ値に関連する書込みアドレス
に関連するメモリ内の場所へ各並列データ値を書込む段
階と、メモリの正しい動作をベリファイするため書込ま
れた並列データ値と比較するため各並列データ値をメモ
リから読出す段階と、メモリの制御を選択的に放棄する
段階とからなり、該メモリは、インタフェースが並列ホ
ストバスと直列バスの両方に結合されている間試験の為
に選択的にアクセスされ、またメモリの制御は、ホスト
バスと直列バスの間でデータの送信−を可能にするため
選択的に放棄される、インタフェースシステム内のメモ
リを試験する方法。

【００５１】（３）第１項記載のインタフェースにおい
て、試験ユニットは、更に並列ホストバスから内部的に
発生されるアドレスに関連した各記憶場所への並列デー
タの送信を制御するため動作可能である。 （４）第１項記載のインタフェースにおいて、試験ユニ
ットは、ランダムアクセスメモリ内の各記憶場所のため
のアドレスを発生するカウンタを含む。 （５）第４項記載のインタフェースにおいて、試験ユニ
ットは、更にカウンタをリセットするため動作するクリ
アアドレス信号を受けるため動作可能である。 （６）第１項記載のインタフェースにおいて、試験ユニ
ットは、更にランダムアクセスメモリから並列ホストバ
スへの並列データの送信を開始するように動作するメモ
リアクセス要求信号を受けるため動作可能である。 （７）第１項記載のインタフェースにおいて、送信制御
ユニットは、更にランダムアクセスメモリの送信メモリ
部分へ先入れ先出し方法でアクセスするため動作可能で
あり、また受信制御ユニットは、更にランダムアクセス
メモリの受信メモリ部分へ先入れ先出し方法でアクセス
するため動作可能である。 （８）第１項記載のインタフェースにおいて、試験制御
ユニットは、更に、メモリ試験信号を受け、メモリアク
セス要求信号を受け、またメモリの制御を獲得するため
動作可能なメモリ制御信号を、メモリ試験信号とメモリ
アクセス要求信号との値に基づいて発生するため動作可
能である。

【００５２】（９）並列ホストバスを直列バスに接続す
るための並直列インタフェースであって、該インタフェ
ースは、並列ホストバスかＩＥＥＥ１３９４直列バスか
いずれかから受けたデータを一時的に記憶するための複
数の記憶場所をもつランダムアクセスメモリと、制御ユ
ニットであって、並列ホストバスからＩＥＥＥ１３９４
直列バスのデータの送信を制御し、ＩＥＥＥ１３９４直
列バスから並列ホストバスによるデータの受信を制御す
るために動作可能な制御ユニットと、テストユニットで
あって、並列ホストバスから制御信号を受け、並列ホス
トバスから受けた制御信号に基づいてランダムアクセス
メモリの制御を選択的に獲得し、ランダムアクセルメモ
リ内の各記憶場所に対するアドレスを内部的に発生し、
内部的に発生されたアドレスに関連する各記憶場所への
ホストバスからの並列データの送信を制御し、内部的に
発生されたアドレスに関連する各記憶場所へホストバス
から送信される並列データと比較するため内部的に発生
されたアドレスに関連する各記憶場所からホストバスへ
の並列データの送信を制御するために動作可能なテスト
ユニットとからなる。

【００５３】（１０）第９項記載のインタフェースにお
いて、試験ユニットは、ランダムアクセスメモリ内の各
記憶場所のためのアドレスを発生するカウンタを含む。 （１１）第１０項記載のインタフェースにおいて、試験
ユニットは、更にカウンタをリセットするため動作する
クリアアドレス信号を受けるため動作可能である。 （１２）第９項記載のインタフェースにおいて、試験ユ
ニットは、更にランダムアクセスメモリから並列ホスト
バスへの並列データの送信を開始するように動作するメ
モリアクセス要求信号を並列ホストバスから受けるため
動作可能である。 （１３）第９項記載のインタフェースにおいて、試験制
御ユニットは、更に、メモリ試験信号を受け、メモリア
クセス要求信号を受け、またメモリの制御を獲得するた
め動作可能なメモリ制御信号を、メモリ試験信号とメモ
リアクセス要求信号との値に基づいて発生するため動作
可能である。 （１４）第９項記載のインタフェースにおいて、制御ユ
ニットは、ホストバスから直列バスへの並列データの送
信を制御するため動作可能な送信制御ユニットと、ＩＥ
ＥＥ１３９４直列バスからホストバスによるデータの受
信を制御するため動作可能な受信制御ユニットとを含
む。

【００５４】（１５）第２項記載の方法において、イン
タフェース内で内部的に各並列データ値に対する書込み
アドレスを発生する段階は、インタフェース内のカウン
タのカウントをインクリメントすることを含む。 （１６）第２項記載の方法において、インタフェース内
で内部的に各並列データ値に対する書込みアドレスを発
生する段階は、インタフェース内で並列ホストバスから
クリア信号を受け、インタフェース内でクリア信号に基
づいてカウンタのカウントをクリアし、カウンタのカウ
ントを第１の書込みアドレスとして供給し、インクリメ
ントされたカウントを生成するためカウンタをインクリ
メントし、カウンタのインクリメントされたカウントを
第１の書込みアドレスとして供給することを含む。 （１７）第２項記載の方法において、メモリの制御を獲
得する段階は、インタフェース内でメモリ試験信号を受
け、インタフェース内でメモリアクセス要求信号を受
け、そしてメモリ試験信号とメモリアクセス要求信号の
値に基づいてメモリの制御を獲得するため動作可能なメ
モリ制御信号をインタフェース内で発生することを含
む。 （１８）第２項記載の方法において、各並列データ値
を、並列データ値に関連した書込みアドレスに関連した
メモリ内の場所へ書込む段階は、メモリアクセス要求信
号をトグルすることを含む。 （１９）第２項記載の方法において、メモリの制御を選
択的に獲得する段階は、インタフェースにより先入れ先
出しメモリとして使用されている単一ポート・クロック
ド・ランダムアクセスメモリの制御を選択的に獲得する
ことを含む。 （２０）第２項記載の方法において、データがメモリか
ら読出され又はここに書込まれるかどうかを特定する読
出し書込み信号を発生する段階を更に含む。

【００５５】（２１）本発明は、並列ホストバス３０を
直列バス２０へ結合するインタフェースシステムにおけ
るメモリを試験するための方法及びシステムを含む。こ
のシステムは、並列ホストバス３０かＩＥＥＥ１３９４
直列バス２０かいずれかから受けるデータを一時的に記
憶する複数の記憶場所を持つランダムアクセスメモリ７
０を含み、このランダムアクセスメモリ７０は、論理的
に送信メモリ部分と受信メモリ部分に分割されている。
インタフェースは、また並列ホストバス３０からＩＥＥ
Ｅ１３９４直列バス２０へのデータの送信を制御するた
め動作可能な送信制御ユニット４０を含む。送信制御ユ
ニット４０は、更にランダムアクセスメモリ７０の送信
メモリ部分にアクセスするため動作可能である。インタ
フェースは、また直列バス２０から並列バス３０による
データの受信を制御するため動作可能な受信制御ユニッ
ト５０を含む。受信制御ユニット５０は、更にランダム
アクセスメモリ７０の受信メモリ部分にアクセスするた
め動作可能である。インタフェースは、更に並列ホスト
バス３０から受ける制御信号に基づいてランダムアクセ
スメモリ７０の制御を選択的に獲得するため動作可能な
試験ユニット６０を含み、この試験ユニット６０は、ラ
ンダムアクセスメモリ７０内の各記憶場所に対するアド
レスを内部的に発生し、また内部的に発生されたアドレ
スに関連する各記憶場所から並列ホストバス３０へ検査
のための並列データの送信を制御し、またＩＥＥＥ１３
９４直列バス２０と並列ホストバス３０の間のデータの
送信を許すためランダムアクセスメモリ７０の制御を選
択的に放棄するため動作可能である。

【図面の簡単な説明】

【図１】本発明により構成される並直列インタフェース
の一例のブロック図。

【図２】図１のインタフェースのサブユニット間の接続
をより詳細に示すブロック図。

【図３】図１及び２に示すＲＡＭ試験制御ユニットの一
例のブロック図。

【図４】図３に示すＲＡＭ試験制御ユニットの追加の細
部を示すブロック図。

【図５】図４に示すＲＡＭ試験制御ユニットの一部に関
連したタイミング図。

【符号の説明】

１０ インタフェース ２０ ＩＥＥＥ１３９４直列バス ３０ 並列ホストバス ４０ 送信制御ユニット ５０ 受信制御ユニット ６０ ＲＡＭ試験制御ユニット ７０ ランダムアクセスメモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ボブ グゲル アメリカ合衆国テキサス州ダラス，オー − フェラン レーン 810

Claims (2)

【特許請求の範囲】
1. 【請求項１】 並列ホストバスをＩＥＥＥ１３９４直列
   バスに接続するための並直列インタフェースであって、
   該インタフェースは、 並列ホストバスかＩＥＥＥ１３９４直列バスかどちらか
   から受けたデータを一時的に記憶する複数の記憶場所を
   持ち、論理的に送信メモリ部分と受信メモリ部分に分割
   されているランダムアクセスメモリと、 並列ホストバスから直列バスへのデータの送信を制御す
   る為に動作し、さらにランダムアクセスメモリの送信メ
   モリ部分にアクセスする為に動作する送信制御ユニット
   と、 並列ホストバスによるＩＥＥＥ１３９４直列バスからの
   データの受信を制御する為に動作し、さらにランダムア
   クセスメモリの受信メモリ部分にアクセスする為に動作
   する受信制御ユニットと、 試験ユニットとからなり、該試験ユニットは、 並列ホストバスから受ける制御信号に基づいてランダム
   アクセスメモリの制御を選択的に獲得し、 ランダムアクセスメモリ内の各記憶場所に対するアドレ
   スを内部的に発生し、 内部的に発生されるアドレスに関連する各記憶場所か
   ら、検査のため並列ホストバスへの並列データの送信を
   制御し、またＩＥＥＥ１３９４直列バスと並列ホストバ
   スとの間のデータの送信を許すためランダムアクセスメ
   モリの制御を選択的に放棄する為に動作する、並直列イ
   ンタフェース。
2. 【請求項２】 並列ホストバスを直列バスへ結合するイ
   ンタフェースシステム内のメモリを試験する方法であっ
   て、 ホストバスから試験制御信号をインタフェースシステム
   内で受ける段階と、 制御信号に基づいてメモリの制御を選択的に獲得する段
   階と、 並列ホストバスから複数の並列データ値を受ける段階
   と、 各並列データ値に対する書込みアドレスをインタフェー
   ス内で内部的に発生する段階と、 並列データ値に関連する書込みアドレスに関連するメモ
   リ内の場所へ各並列データ値を書込む段階と、 メモリの正しい動作をベリファイするため書込まれた並
   列データ値と比較するため各並列データ値をメモリから
   読出す段階と、 メモリの制御を選択的に放棄する段階とからなり、 該メモリは、インタフェースが並列ホストバスと直列バ
   スの両方に結合されている間試験の為に選択的にアクセ
   スされ、またメモリの制御は、ホストバスと直列バスの
   間でデータの送信を許すため選択的に放棄される、イン
   タフェースシステム内のメモリを試験する方法。