JP4630514B2 - メモリ組込自己試験を備えた外部メモリを運用するための方法および装置 - Google Patents
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Description
【発明の分野】
この発明はネットワーク通信の分野に関し、より特定的には、ネットワークインターフェイス制御装置の外部システムメモリの試験に関する。
【0002】
【発明の背景】
ローカルエリアネットワークでは、ネットワークケーブルまたは他の媒体を用いてネットワーク上のステーションをリンクする。各ローカルエリアネットワークアーキテクチャは、各ステーションでのネットワークインターフェイスカードが媒体へのアクセスの共有を可能にする、メディアアクセス制御装置(MAC)を用いる。
【0003】
従来のローカルエリアネットワークアーキテクチャでは、10BASE−Tなどの所定のネットワーク媒体を用いる半二重または全二重のイーサネット(R)(ANSI/IEEE規格802.3)プロトコルに従って動作するメディアアクセス制御装置を用いる。より新しいオペレーティングシステムでは、ネットワークステーションがネットワークの存在を検出できることが必須である。イーサネット(R)10BASE−T環境において、ネットワークは物理層(PHY)送受信機によるリンクパルスの伝送によって検出される。10BASE−T媒体上の周期的リンクパルスはPHY受信機によって検出され、PHY受信機は、ネットワーク媒体上で伝送を行なっている別のネットワークステーションの存在を、周期的リンクパルスの検出に基づき判定する。したがって、ステーションAのPHY送受信機は、データパケットを送受信することなしに、10BASE−T媒体上のリンクパルスをステーションBのPHY送信機から受信することにより、ステーションBの存在を検出する。
【0004】
10BASE−Tなどの確立したローカルエリアネットワーク媒体の代わりに従来の撚り対電話回線を用いて、コンピュータ同士をリンクすることを可能にするアーキテクチャが開発されてきた。ホームネットワーク環境とここで呼ぶそのような構成には、ホームネットワーク環境を実現するために、家庭にある既存の電話配線を用い得るという利点がある。しかしながら、電話回線はたとえば調光スイッチ、家電製品の変圧器などの、家庭にある電気機器により引き起こされるスプリアス雑音のために、本来的に雑音が多い。これに加え、撚り対電話回線は、標準的なPOTS電話からのオンフックおよびオフフックならびに雑音パルスからの、さらに暖房システムおよび空調システムなどの電気システムからの、ターンオン過渡を被る。
【0005】
したがって、ネットワーク上の状況をMACがいつ何時にも把握しておくことが重要であり、このことは特にホームネットワークアーキテクチャに当てはまる。通常、状態情報は外部メモリのネットワーク制御装置によって記憶される。状態情報に加え、外部メモリはまた、フレームデータおよび制御情報を記憶する。外部メモリは、PCボードトレースおよび接続、ならびにネットワーク制御装置内のロジックのある部分とともに、メモリサブシステムを構成する。メモリサブシステムの故障は、システムのいずれかの要素の電気的または機械的故障、および/または、過度の負荷もしくはトレース長さなどの、PCボードの設計上の欠陥の結果であり得る。
【0006】
多くのネットワーク製品および他の製品では、埋込み型のメモリ組込自己試験(MBIST)回路を用いて、内部の静的ランダムアクセスメモリ(SRAMs)を高速で試験する。MBISTは通常、アクセスごとに1つのメモリロケーションの読出または書込を行なう単純な回路である。最近、現代のネットワークでの応用で必要とされる大量のデータを記憶するために、外部RAMが用いられている。バーストモード機能を可能にする数々の異なるタイプの外部メモリが採用されている。これらには、パイプラインバーストSRAM、ノーバスレイテンシ(No Bus Latency)(NoBL)SRAMおよびゼロバイトターンアラウンド(Zero Byte Turnaround)(ZBT)SRAMが含まれる。
【0007】
ハードウェアを最小化するために、内部SRAMの試験に用いられる同じMBISTを、外部SRAMの試験にも用いることができる。しかしながら、異なるタイプのSRAMを試験する際に或る問題が生じる。この原因は、試験での故障が報告されるたびに、スキャンアウトアドレスロケーションは常に同じでないからである。なぜなら、異なるタイプのSRAMを試験すると、MBISTアドレスカウンタの増分が異なるからである。たとえば、連続読出アクセス動作を行なう際にパイプラインバーストSRAMに必要なレイテンシが原因で、MBISTカウンタが常に増分するとは限らない。しかしながら、そのようなレイテンシ制約がないZBT−SRAMにこのことは当てはまらない。この結果、異なるタイプの外部SRAMに関して、故障したメモリロケーションの正確なロケーションを突きとめることは非常に困難である。
【0008】
【発明の概要】
制御装置に結合された異なるタイプの外部メモリで、標準的なMBISTを実行することを可能にし、こうして故障したメモリロケーションの正確なロケーションを特定することを可能にする、ネットワークインターフェイス制御装置の構成が必要とされている。
【0009】
これらおよび他の要求は、異なるタイプの外部メモリに結合されるよう構成された外部メモリインターフェイスを含むネットワークインターフェイス制御装置を提供する、この発明の実施例により満たされる。メモリタイプレジスタが、外部メモリインターフェイスに結合された外部メモリのタイプを記憶するよう構成される。制御装置はまた、外部メモリインターフェイスに結合された外部メモリの組込自己試験を行なうよう構成されたメモリ組込自己試験(MBIST)ロジックを含む。MBISTロジックは、組込自己試験の結果を、メモリタイプレジスタに記憶された外部メモリのタイプに応じて、異なって解釈するよう構成された、適応ロジックを含む。
【0010】
この発明において採用する適応ロジックは、ネットワークインターフェイス制御装置の外部メモリインターフェイスに接続され得る異なるタイプの外部メモリを勘案したものである。特定的に、同じMBISTを用いて異なるタイプの外部メモリを試験することができ、故障アドレスは正確に判定されるが、これはネットワークインターフェイスに結合された特定の外部メモリのレイテンシを考慮に入れるからである。
【0011】
先に記した要求はまた、ネットワークインターフェイス制御装置に結合された外部メモリのタイプを判定するステップと、ネットワークインターフェイス制御装置の外部メモリインターフェイスを通じて外部メモリインターフェイスのMBISTを実行するステップとを含む、ネットワークインターフェイス制御装置に結合された外部メモリの試験方法を提供する、この発明の別の実施例によって満たされる。外部メモリのタイプにかかわらず、同じMBISTが実行される。MBISTの結果は、外部メモリの判定されたタイプに応じて、異なって解釈される。
【0012】
前述および他の、この発明の特徴点、局面および利点は、この発明の以下の詳細な説明および添付の図面から、より明らかとなるであろう。
【0013】
【詳細な説明】
この発明は、外部メモリが異なるタイプのメモリの1つであり得る場合に、ネットワークインターフェイス制御装置に結合された外部メモリの正確な動作を検証するという問題に対処する。この事柄に対処するために、この発明の或る実施例では、すべての異なるタイプのメモリに関して同じMBISTを採用し、かつネットワークインターフェイス制御装置では適応ロジックを用いて、MBISTの結果を、ネットワークインターフェイス制御装置に結合された外部メモリのタイプに応じて異なって解釈する。これにより、或るネットワークインターフェイス制御装置との使用に好適なさまざまなタイプの外部メモリの動作における、たとえばレイテンシの差を勘案することができる。
【0014】
図1は、この発明の一実施例に従い構成されたネットワークインターフェイス制御装置の例示の一実施例のブロック図である。ネットワークインターフェイス制御装置は、確立されたメディアアクセス制御(MAC)と物理層(PHY)プロトコルとを用いて、システムメモリとネットワーク媒体との間でデータパケットを送受信するように構成された、IEEE802.3準拠のネットワークインターフェイスとの関連で説明される。
【0015】
ネットワークインターフェイス10は好ましくは、シングルチップの32ビットイーサネット(R)制御装置であり、たとえばPCI(peripheral component interconnect)ローカルバスなどの、コンピュータのローカルバス12と、イーサネット(R)ベースの媒体50との間のインターフェイスを提供する。参照番号50は、実際のネットワーク媒体か、またはこれの代わりに、ネットワーク媒体に結合された物理層送受信機への単一経路(たとえばメディア独立インターフェイス(MII))かのいずれかを表わす。
【0016】
ネットワークインターフェイス10は、PCIバスインターフェイスユニット16と、メモリ制御ユニット18と、ネットワークインターフェイス部20と、記述子管理ユニット22と、レジスタ制御および状態ユニット24とを含む。ネットワークインターフェイス部20は、IEEE802.3準拠および全二重可能のメディアアクセス制御(MAC)コア26と、秒速10メガビット、秒速100メガビットまたは秒速1000メガビットの外部送受信機を接続するためのメディア独立インターフェイス(MII)ポート28と、外部アドレス検出インターフェイス(EADI)ポート30と、ネットワークポートマネージャユニット32とを含む。ネットワークインターフェイス10はまた、外部EEPROMから読出しかつこれへと書込むためのEEPROMインターフェイス34と、LED制御36と、IEEE1149.1準拠のJTAG境界走査試験アクセスポートインターフェイス38と、クロック発生ユニット40と、拡張バス42とを含む。拡張バスインターフェイスユニット42は、フレームデータ記憶、制御データ記憶および状態データ記憶のため、外部データメモリ60へとインターフェイスする。拡張バスインターフェイスユニット42はまた、立上げ中に用いられる起動ROMのための不揮発性(たとえばEEPROMまたはフラッシュメモリなどの)記憶装置とインターフェイスする。
【0017】
PCIローカルバス仕様(改訂版2.2)準拠のPCIバスインターフェイスユニット16は、PCIバス12を通じてホストコンピュータメモリからデータフレームを受信する。PCIバスインターフェイスユニット16は、記述子管理ユニット22の制御下で、PCIバス12を通じてホストコンピュータからの転送を受信する。たとえば、PCIバスインターフェイスユニット16から受信された送信データはメモリ制御ユニット18に渡されて、これによりデータメモリに記憶される。その後、メモリ制御ユニット18は送信データをデータメモリから検索し、来たるべきネットワークへの送信のためにMAC26へと渡す。同様に、ネットワーク50から受信されたデータはMAC26により処理され、メモリ制御ユニット18へと渡されてデータメモリ60で記憶される。その後、メモリ制御ユニット18はデータをデータメモリ60から受信し、これをPCIバスインターフェイスユニット16へと渡し、こうしてデータはPCIバス12を通じてホストコンピュータ62へと転送される。
【0018】
記述子管理ユニット22は、PCIバスインターフェイスユニット16を介する、ホストコンピュータ62への、およびこれからのデータ転送を管理する。ホストコンピュータ62のメモリに含まれるデータ構造は、状態情報のさまざまな制御とともにデータバッファのサイズおよびロケーションを特定する。記述子管理ユニット22は、メモリ制御ユニット18とインターフェイスして、送信されたデータストリームに制御情報を挿入し、かつ受信されたデータストリームから状態情報を検索する。ネットワークインターフェイス部20は、リンクの相手(たとえば中央ハブ、リピータ、ワークステーションまたはスイッチ)の対応する自動折衝ユニットと媒体50を通じ通信を行なって、自動折衝機能を実行するネットワークポートマネージャ32を含む。
【0019】
ネットワークインターフェイス10はさらに、Magic Packet技術およびPCIバス電力管理インターフェイス仕様プロトコルへの準拠も含めて、Microsoft On NowおよびACPI仕様に従い、媒体50上の予め定められたパターンを検出することによって、ネットワーク媒体50を介してホストコンピュータ62の遠隔作動(すなわちターンオン)を可能にする、電力管理ユニット44を含む。
【0020】
ネットワークインターフェイス10はさらに、フレーム送受信に関するMAC26からの情報を除外し、ネットワーク管理に必要な統計を維持する、MIBカウンタユニット46をも含む。統計は、ホストコンピュータ62によってPCIバスインターフェイスユニット16を介してアクセスされる。
【0021】
図2は、ネットワークインターフェイス制御装置および外部メモリ60を示す。以下の説明のために、ネットワークインターフェイス制御装置10の或る要素のみを示す。
【0022】
ネットワークインターフェイス制御装置10は、状態を送受信するのに外部メモリ60を用いる。好ましい実施例において、メモリのサイズは最大4メガバイト、メモリの構成は1Mx32ビットであり得る。メモリサイズは、この発明の他の実施例ではさらに大きくなる。メモリ60のサイズは、外部メモリサイズレジスタ66の内容によって示される。外部メモリサイズは、EEPROMインターフェイス34から外部メモリサイズレジスタ66へとロードされる。
【0023】
外部メモリ60は、512バイトページの単位でプログラムされる。外部メモリ60がどれだけ送信に割当てられるか、かつどれだけ受信に割当てられるかを特定するために、ユーザは受信バッファが始まるページ境界を境界レジスタ(図示せず)にプログラムする必要があるだろう。境界レジスタもまた、512バイトページの単位でプログラムされる。送信バッファスペースは境界レジスタにおける第1のアドレスで始まる。送信または受信のためにメモリを分けるかどうかは、ユーザまたはソフトウェアドライバに依り、好ましい実施例ではデフォルト値はない。好ましい実施例で必要な最小メモリサイズは、送信および受信待ち行列の各々につき512バイトページであり、これはメモリサイズを少なくとも4Kバイトに限定する。
【0024】
ネットワークインターフェイス制御装置10は、ソフトウェアによる外部メモリ60の診断アクセスを許さない。しかしながら、ネットワークインターフェイス制御装置10は、外部メモリ60と、メモリ60のための内部アクセスロジック18と、PCボード相互接続とに対して、大規模な高速試験を実行する内部メモリ組込自己試験(MBIST)制御装置(すなわち制御ロジック)68への、ソフトウェアによるアクセスを提供する。
【0025】
拡張バスインターフェイス42(外部メモリインターフェイス)は、外部メモリ60と外部ブートROMデバイスとにアドレスを与える外部メモリアドレスピン[19:0]を含む。これらの出力[19:0]のすべては一定のレベルへと強制され、外部メモリバス上のいかなるアクセスも実行されていない間電力を節約する。ERD[31:0]ピンは、外部メモリ60のアクセスにデータビット[31:0]を与える。これらの信号は一定のレベルへと強制され、外部メモリバス上のいかなるアクセスも実行されていない間電力を節約する。ブートROMアクセスのためには、ERD[7:0]ピンは、ブートROMアクセスにデータビット[7:0]を与える。
【0026】
/ERCEは、外部メモリ60のためのチップイネーブル信号となる。これは、ERA[19:0]ピン上の外部メモリアドレスが有効であればローにアサートされる。
【0027】
/FLCSは、ブートデバイスのためのチップ選択となる。これは、ブートROMアドレスおよびERA[19:0]ピンが有効であればローにアサートされる。
【0028】
/EROEは外部メモリ出力イネーブル信号であり、これは外部メモリデバイス読出動作中にアクティブローにアサートされ、こうして外部メモリ60はERD[31:0]データバスを駆動できる。この信号は、他のときは常にデアサートされる。
【0029】
/ERWEは外部メモリバイトイネーブルであり、これは、フラッシュ(ブートROM)デバイスにある外部メモリ60への書込アクセスのための書込イネーブルを与える。
【0030】
/ERADSPは外部メモリアドレスストローブ信号であり、これは、アドレスを外部メモリ60へとロードするアドレスストローブ信号を与える。
【0031】
/ERADVは、外部メモリ60にアドレスアドバンス信号を与える、外部メモリアドレスアドバンスを用いる。この信号は、バーストアクセス中にローにアサートされて、外部メモリ60にあるアドレスカウンタを増分する。
【0032】
ERCLKは、すべての同期メモリアクセスのための基準クロックである。
図2を参照すると、この発明のネットワークインターフェイス制御装置10は、MBIST手順を制御する制御ロジック68を用いて、外部メモリ60のサイズを判定し、かつこれの正確な動作を検証する。異なる外部メモリを受け入れるための、この発明の適応的な特徴点を説明する前に、この発明の実施例に従うMBIST自体を説明する。制御ロジック68はメモリ制御装置18の一部をなしても、またはこの制御装置から論理的に別個のものであってもよい。制御ロジック68は、MBIST手順を用いてメモリのサブシステムを運用する。メモリサブシステムは、外部メモリ60と、入力/出力ロジック(拡張バスインターフェイス42)と、外部メモリ60にあるボードトレースとを含む。この試験は通常のメモリ動作速度で実行され、通常の、および/または最悪の場合のアクセスパターンを試験することができる。
【0033】
MBISTは、外部メモリ60へデータを書込むことと、外部メモリ60からこのデータを読出すことと、これを期待されるデータと比較することとを含む、パターン発生試験である。典型的に、このようなMBISTは、製造上の誤りに関して試験を行なう緊密に結合されたMBISTにおいて見出される。「緊密に結合された」という用語は、ロジックが物理的にRAMブロック内に位置することと、これがRAMチップの端にあるピンを通じては通常アクセスできない内部RAM信号へのアクセスを有することとを意味する。これに対してこの発明は、MBISTロジックを、外部メモリ60に接続するネットワークインターフェイス制御装置10上に提供し、よって緊密に結合されてはいない。これにより、ユーザの要求に応じて異なるサイズの外部メモリ60を用いることができる。
【0034】
制御装置ロジック68は、MBISTレジスタ64およびSRAMサイズレジスタ66を用いて、サイズの判定を行ないかつ外部メモリ60の動作を検証する。これらのレジスタは、レジスタ制御および状態ユニット24の一部を形成し得る。MBISTレジスタ64の概略図が図3で与えられる。好ましい実施例においてMBISTレジスタ64は、64ビットのレジスタである。レジスタにおけるビットフィールドを次に説明する。
【0035】
ビット63は、MBISTが行なわれたかどうかを表示するDM_DONEビットである。このビットは、試験が完了したかまたは誤りが検出されたかのいずれかのために自動メモリ試験が止まると、1にセットされる。これは、DM_STARTまたはDM_RESUMEのいずれかがセットされると、0にクリアされる。DM_DONEビットは読出専用である。
【0036】
ビット62はDM_ERRORビットであり、MBIST誤り標識として動作する。このビットは、メモリ試験ロジックがメモリ誤りを検出すると、1にセットされる。これは、DM_STARTかDM_RESUMEかのいずれかがセットされると、0にクリアされる。このビットもまた読出専用である。
【0037】
DM_STARTは、MBIST開始ビットである。このビットが1にセットされると、DM_ERRORおよびDM_TEST_FAILビットも含めてMBISTロジックがリセットされ、メモリ試験プロセスが開始する。DM_STARTは、DM_RESUMEビットがセットされるのと同時にセットしてはならない。メモリ試験が停止すると、DM_STARTビットは自動的にクリアされる。このビットは読出/書込である。
【0038】
DM_RESUMEビットはビット60であり、MBISTを再開するよう動作する。このビットを1にセットすると、メモリ試験シーケンスは最後に停止した点で再開する。このビットをセットするとDM_ERRORビットがクリアされるが、DM_TEST_FAILビットはクリアされない。このビットは、DM_STARTビットがセットされるのと同時にセットしてはならない。DM_RESUMEビットは、メモリ試験が停止すると自動的にクリアされる。このビットは読出/書込である。
【0039】
DM_FAIL_STOPビットはビット59であり、故障制御に際してMBIST停止を行なう。このビットが1にセットされると、メモリ試験は、誤りが検出されるたびに停止することになる。このビットが0にクリアされると、メモリ試験は、検出された誤りの数に関わりなく完了まで実行されることになる。このビットは読出/書込である。
【0040】
ビット番号58は、MBIST試験故障標識として動作するDM_TEST_FAILビットである。このビットは、メモリ試験誤りが検出されるとセットされる。また、DM_STARTが1にセットされるとリセットされる。また、DM_RESUMEが1にセットされるとクリアされない。このビットは読出専用である。
【0041】
ビット番号57は未使用で、0として書込まれ、未定義として読出される。
DM_DIRビット(ビット56)はMBIST試験方向である。このビットは、試験停止時にMBISTメモリポインタが下方向に数えていれば、1にセットされる。また、試験停止時にMBISTメモリポインタが上方向に数えていれば、0にクリアされる。このビットは読出専用である。
【0042】
ビット55−54はDM_FAIL_STATEビットを表わし、MBIST誤りオフセット標識として動作する。このフィールドは、DM_ADDRフィールドの値に対する最後のメモリ試験誤りのロケーションのオフセットを示す。このフィールドの解釈は、誤り検出時にアドレスポインタが上方向に数えていたか、または下方向に数えていたかを表示するDM_DIRフィールドの値に依存する。このフィールドは読出専用である。DM_DIRビットとDM_FAIL_STATEビットとの関数としての誤りロケーションの例示の割当が下で与えられる。
【0043】
【表1】
【0044】
DM_BACKGビット53−52は、MBISTバックグラウンドビットを形成する。このフィールドは、試験停止時にメモリ試験ロジックが用いていたバックグラウンドパターンを含む。このフィールドは読出専用である。
【0045】
ビット51−32はDM_ADDRビットであり、MBISTアドレスを形成する。このフィールドは、試験停止時のMBISTアドレスポインタの内容を含む。外部メモリ60のパイプライン性のために、この値がメモリ誤りのロケーションでないこともあり得る。実際の誤りロケーションは、上述のようにDM_FAIL_STATEフィールドの内容を加算または減算することにより得られる。このフィールドは読出専用である。
【0046】
DM_DATAビットはビット31−0である。このフィールドは、外部メモリ60からメモリ試験ロジックが読出した最後のデータを含む。もしDM_ERRおよびDM_FAIL_STOPビットが両方とも1にセットされていれば、このフィールドの内容は誤りを含んでいる。このフィールドは読出専用である。
【0047】
MBISTレジスタにおける特定の割当ビットを図3および上の説明で与えたが、このビット割当は例示的なものにすぎず、MBISTレジスタ64は、異なって構成されかつ他の点においてこの発明の記述と一致することができる。レジスタの内容は、リセットピンがアサートされると0にクリアされる。
【0048】
図4は、この発明の或る実施例に従う制御ロジック68を用いて、外部メモリ60の動作およびこれのサイズを検証する方法の、或る例示の実施例の流れ図である。ネットワークインターフェイス制御装置10が始動した後、外部メモリ(SRAM)サイズは、SRAM_SIZEレジスタ66で、最小許容値4にプログラムされる。このステップが完了すると、手順はステップ72へ続き、ここでMBISTレジスタ64におけるDM_STARTおよびDM_FAIL_STOPビットが書込まれる。たとえば、ビット63:56は0x28によって書込まれる。MBISTレジスタ64の残余は、書込を無視するので、任意のデータを書込んでも、または全く書込まなくてもよい。この動作によって、制御ロジック68によるメモリ試験プロセスが開始する。
【0049】
制御ロジック68は、DM_DONEビット63が1にセットされるまで、DM_DONEビット(ビット63)およびDM_ERRORビット(ビット62)を読出す。これを図4のステップ74および76として示す。ステップ76で判定されるように、DM_DONEビットが一旦セットされると、次にステップ78で、DM_ERRORビットがセットされているかどうかが判定される。もしDM_ERRORビットがセットされていれば、外部メモリ60には欠陥があると見なされ、誤りをステップ80で報告し、メモリ試験プロセスを出る。
【0050】
ステップ76で判定されるようにDM_DONEビットがセットされており、かつステップ78で判定されるようにDM_ERRORビットがセットされていなければ、SRAM_SIZEレジスタ66は、ステップ82で示すように、0x8000の最大値に再プログラムされる。次にステップ74および76がステップ84および86として再実行される。換言すれば、DM_STARTおよびDM_FAIL_STOPビットが、制御ロジック68によって、MBISTレジスタ64に書込まれる。メモリ試験は次に、DM_DONEビットがセットされるまで再び実行され、制御ロジック68はDM_DONEおよびDM_ERRORビットを読出す。このプロセスは、ステップ86で判定されるようにDM_DONEビットがセットされていなければ、ステップ84へとループして戻る。
【0051】
ステップ86で判定されるDM_DONEのセットによって示されるようにメモリ試験が完了すると、DM_ERRORビットがセットされているかどうかが再び判定される。DM_ERRORが0であれば、SRAM_SIZEレジスタ66での現在の値が、外部メモリのサイズとしてCPU62へと報告される(ステップ92)。次にこのプロセスを出る。DM_ERRORビットがセットされていない(すなわち、0と等しくない)場合、SRAM_SIZEレジスタ66は最大の1/2(0x4000)へとプログラムされ、ステップ84−86が繰返される。DM_ERRORビットが0になるまで、SRAM−SIZEを再プログラムしかつメモリ試験を実行するこのプロセスは、外部メモリ60のサイズが判定されるまで二分探索アルゴリズムを用いて繰返される。
【0052】
MBIST制御装置68が提供する上記のMBISTは、外部メモリインターフェイス42に結合された外部メモリ60のタイプに関わりなく用いられる。この発明では、MBIST制御装置68における適応ロジック69を用いて、外部メモリのタイプに独立してMBISTの実際の故障アドレスを判定する。
【0053】
異なるタイプの外部メモリと、単一のMBISTによるこれらのメモリの試験とに関する問題は、適応ロジック69が用いる故障状態標識を設けてMBIST故障のメモリロケーションを正確に判定することで解決される。図5は、パイプラインバーストSRAMの外部メモリの連続バースト読出アクセスを表わし、図6は、ゼロバイトターンアラウンドSRAMの連続バースト読出アクセスを表わす。
【0054】
図5および6の例示のタイミング図を比較することによって、単一のMBISTを異なる外部メモリのタイプに対して用いることに関する問題が明らかになる。連続動作をパイプラインバーストSRAMで行なう際に必要なレイテンシのために、MBISTカウンタはたとえばクロック6で増分しない(図5)。これに対し、ゼロバイトターンアラウンドSRAMにはそのようなレイテンシ制約(図6)がない。したがって、MBIST制御装置68は、同じMBISTを異なるメモリのタイプに対して行なう際に、故障メモリロケーションの正確なロケーションを特定することが困難となる。
【0055】
図5で見られるように、連続バースト読出アクセス動作が実行される。パイプラインバーストSRAMにおいて、メモリロケーション0002が試験すべきロケーションであると仮定する。データはクロック5においてのみ利用可能となる。読出されたデータが誤っている場合、MBIST制御装置68はクロック6で誤りをフラグ表示する。図5でわかるように、クロック6でのMBISTのアドレスカウンタはアドレス0004によってレジスタ記録される。しかしながらこのアドレス(0004)は、故障の実際のメモリロケーションではない。実際のメモリロケーションは0002、またはMBISTアドレスカウンタによってレジスタ記録されたものよりも2ロケーション分少ないものである。
【0056】
別の例として、同じ図5を用いて、故障のメモリロケーションが0001であれば、誤りはクロック5でフラグ表示される。MBISTアドレスカウンタは、先の例においてはクロック6で行なわれたように、クロック5でやはりメモリロケーション0004によってレジスタ記録されることになる。ただしこの場合、故障の実際のメモリロケーションは0001であり、これはMBISTアドレスカウンタによってレジスタ記録されたものよりも3ロケーション分少ない。
【0057】
これらの例は、パイプラインバーストSRAMの1クロックレイテンシのために、連続動作を行なう際にMBIST制御装置68が実際の故障ロケーションの判定に関して困難を抱えることを示しているが、これは実際の故障ロケーションが故障のフラグ表示時にMBISTアドレスカウンタでレジスタ記録されたロケーションから一貫してオフセットしていないからである。ゼロバイトターンアラウンドSRAMなどの異なるタイプのSRAMが用いられると、レイテンシの問題も変わるであろう。たとえば図6では、連続動作においてレイテンシの問題はない。したがって、ロケーション0002における誤りはクロック6で報告され、メモリロケーション5でレジスタ記録される。報告されたメモリロケーションのオフセットおよび実際の故障メモリロケーションは、連続バースト読出アクセスの間、3(0005−0002)のままである。MBIST制御装置68はしたがって、ネットワークインターフェイス制御装置10の外部メモリインターフェイス42に結合された外部メモリ60のタイプを承知している必要がある。MBIST制御装置68は、外部メモリのタイプを一旦適切に把握すると、外部メモリの各タイプに対して同じMBISTを用い、かつ異なるタイプの異なるレイテンシを考慮に入れることにより実際の故障メモリロケーションを正確に判定することができる。
【0058】
この発明では、誤りが発生するとMBIST制御状態マシンの状態を表示する故障状態標識を用いて、実際の故障メモリロケーションを判定する。故障状態標識(DM_FAIL_STATE)は、先に説明したように、MBIST64に記憶される。MBISTレジスタ64にはまた、アドレス方向(DM_DIR)と、MBIST停止時のアドレスロケーション(DM_ADDR)と、MBIST制御装置68が外部メモリ60から読出す最後のデータ(DM_DATA)とが記憶される。期待されるデータはデータバックグラウンド(DM_BACKG)から構築される。これらは2つのビット(00、01、10、11)であり、好ましい実施例では、複製されてMBIST中の外部メモリへの入力を形成する。たとえば8ビットデータバスでは、期待されるデータは、2つのデータバックグラウンドビットを用いて、ビットを4度複製することにより構築され得る。これにより、00000000、01010101、10101010または11111111の期待されるデータが得られる。データバックグラウンドビットを複製するこの方式により、MBISTが必要とするレジスタの数が減らされる。
【0059】
この発明の好ましい実施例では、アドレス方向および故障状態標識がMBIST制御装置68で用いられて実際の故障メモリロケーションを計算する。MBIST制御装置68は次に、この故障メモリロケーションをユーザに報告する。MBISTの間に、MBISTレジスタ64におけるDM_FAIL_STATEの値は、外部メモリ60のタイプとメモリ動作の現在の状態とに応じてMBIST制御状態マシンにより変えられる。たとえば、或る構成レジスタでのSRAM_TYPEフィールドを検査することにより、MBIST制御装置68は、外部メモリが(このようなメモリが外部メモリインターフェイス42に結合されると仮定すれば)パイプラインバーストSRAMであることに気付く。バースト間の1クロックレイテンシ(図5のクロック5および6)の間に、MBIST制御状態マシンはMBISTレジスタ64におけるDM_FAIL_STATEの値を‘11’から‘10’へと変える。こうして、図5で示すように、誤りのフラグ表示時に読出されているメモリのアドレスから実際の故障メモリロケーションを判定するためのオフセットが3から2へと変わったことが示される。こうして、図5の例において、ロケーション0002における誤りはクロック6でフラグ表示され、アドレス0004でレジスタ記録される。したがってDM_ADDRの値は0004に等しい。アドレス方向(DM_DIR)は‘0’にセットされ、MBIST制御状態マシンが上方向に数えていることを表示する。このときのDM_FAIL_STATEの値は‘10’にセットされ、DM_DIRが‘0’の値を有するので−2のオフセットを示す(DM_DIRが‘1’にセットされると、オフセットは+2となる)。
【0060】
図4の例示の方法に関して先に論じたように、MBISTが停止し誤りが検出されると、MBIST制御装置はMBISTレジスタ64を検査する。オフセットはDM_FAIL_STATEおよびDM_DIR値から得られ、次に実際の故障メモリロケーションは、MBIST制御装置68によって、判定されたオフセット値でDM_ADDRの値をオフセットすることにより計算される。
【0061】
ゼロバイトターンアラウンドSRAMなどの異なるタイプの外部メモリの例では、レイテンシの問題がパイプラインバーストSRAMにおけるのと同じではないために、DM_FAIL_STATEの値がMBISTの間に変わらないこともあり得る。しかしながらこの発明は、異なるタイプの外部メモリに対して、これらの異なるメモリのタイプの異なるレイテンシを考慮に入れるので、同じMBISTを用いる柔軟性をもたらす。したがってこの発明は、ネットワークインターフェイス制御装置に結合するための例示の外部メモリとして上で説明した外部メモリのタイプの2つの異なるタイプに限定されず、むしろこれを他のタイプの外部メモリに対して用いてもよい。MBIST制御状態マシンはこの場合、故障状態標識の値を適切にセットする必要があるだろう。
【0062】
この発明の2ビット故障状態標識の実現例は、既存のMBIST状態マシンへと容易に組込まれ得る。この実現例のバーストアクセスモードを示す以下の部分的なVerilog HDLコードでこれを示す。状態BR1、BR2、BR3およびBR4はそれぞれ、第1、第2、第3および第4のメモリロケーションのバースト読出を表わす。データが2クロック後に読出されることが可能であるため、故障状態信号は(たとえばD型フリップフロップによって)2度ラッチされ、この後にMBISTレジスタ64におけるスキャンアウト情報を更新する。
【0063】
【数1】
【0064】
図7および8は、ネットワークインターフェイス制御装置10の内部SRAMの単一のメモリロケーションアクセスの例示のタイミング図である。この内部SRAMは、メモリ制御ユニット18の一部をなしても、これから論理的に別個のものであってもよい。図7において、アドレスは単一のメモリロケーションアクセス中に上昇し、図8でアドレスは下降する。アドレスが上昇する(DM_DIR=‘0’)図7の例において、実際の故障メモリロケーションは0001−1=0と計算され、ここで0001はDM_ADDRの値であり、‘0’は実際の故障メモリロケーションである。‘−1’のオフセットは、1のオフセットを表わすDM_FAIL_STATE(‘01’)の値と、オフセットをDM_ADDRの値から減算すべきであることを表わすDM_DIR(‘0’)とから判定される。
【0065】
図8では、アドレスは下降し、こうしてDM_DIRの値は‘1’となる。図8における誤りに関するDM_ADDRの値はFFFEである。アドレスが下降している(図8のADDを参照)ので、1のアドレスオフセット(DM_FAIL_STATE=‘01’)はDM_ADDRの値に加算され、こうして実際の故障メモリロケーションが得られる。この例においては、実際の故障メモリロケーションはFFFE+1=FFFFとなる。この値は、MBIST制御装置68によってユーザに報告される。
【0066】
こうして、この発明を用いて、内部メモリおよび異なるタイプの外部メモリに関し、実際の故障メモリロケーションを判定することができる。これにより、単一のMBISTを用いてオンチップ要件を減少させることが可能となる。
【0067】
この発明を詳細に説明および例示したが、これは単に例示としてであって限定と取るべきではなく、この発明の範囲は前掲の特許請求の範囲の文言によってのみ限定されるものと明確に理解すべきである。
【図面の簡単な説明】
【図1】 ネットワークインターフェイス制御装置がCPUおよび外部メモリに結合された、この発明の一実施例に従って構成されたネットワークインターフェイス制御装置のブロック図である。
【図2】 この発明の或る特徴を強調するために、ネットワークインターフェイス制御装置および外部メモリの或る要素をブロック図の形で示すブロック図である。
【図3】 この発明の一実施例に従う、MBISTレジスタの概略図である。
【図4】 この発明の一実施例に従う、MBISTを実行する例示の方法の流れ図である。
【図5】 この発明の或る実施例に従う、MBIST中のパイプラインバーストRAMの連続バースト読出アクセスの例示のタイミング図である。
【図6】 この発明の或る実施例に従う、MBIST中のゼロバイトターンアラウンドRAMの連続バースト読出アクセスの例示のタイミング図である。
【図7】 この発明の或る実施例に従う、アドレスが上昇している間のネットワークインターフェイス制御装置内のメモリの単一のメモリロケーションアクセスの例示のタイミング図である。
【図8】 この発明の或る実施例に従う、アドレスが下降している間のネットワークインターフェイス制御装置内のメモリの単一のメモリロケーションアクセスの例示のタイミング図である。
Claims (16)
- ネットワークインターフェイス制御装置であって、
異なるタイプの外部メモリに結合されるよう構成された外部メモリインターフェイスと、
前記外部メモリインターフェイスに結合された外部メモリのタイプを記憶するよう構成されたメモリタイプレジスタと、
前記外部メモリインターフェイスに結合された外部メモリの組込自己試験を行なうよう構成されたメモリ組込自己試験(MBIST)ロジックとを有し、前記組込自己試験は前記外部メモリインターフェイスに結合されたすべての異なるタイプの外部メモリに対して実行され、前記MBISTロジックは、前記組込自己試験の結果得られた情報を算術的に変更または維持することにより、前記メモリタイプレジスタに記憶された外部メモリの前記タイプに応じて、異なって解釈するよう構成された適応ロジックを含む、ネットワークインターフェイス制御装置。 - 前記組込自己試験の前記結果は現在のアドレスを含み、前記適応ロジックは、前記現在のアドレスと、前記メモリタイプレジスタに記憶された外部メモリの前記タイプとに基づき、故障アドレスを判定するよう構成される、請求項1に記載のネットワークインターフェイス制御装置。
- 前記適応ロジックはさらに、整数を前記現在のアドレスに加算することにより前記故障アドレスを判定するよう構成され、前記加算される整数は、前記メモリタイプレジスタに記憶された外部メモリの前記タイプに基づき選択される、請求項2に記載のネットワークインターフェイス制御装置。
- 少なくとも或る異なるタイプの外部メモリは、異なるサイクル遅延を有し、前記メモリレジスタに記憶される外部メモリの前記タイプに関して選択される前記整数は、外部メモリの前記タイプに関する前記サイクル遅延と等しい、請求項3に記載のネットワークインターフェイス制御装置。
- 前記メモリタイプレジスタに記憶された外部メモリの前記タイプは、パイプラインバースト同期静的ランダムアクセスメモリ(PB−SSRAM)およびゼロバイトターンアラウンド同期静的ランダムアクセスメモリ(ZBT−SSRAM)を含む、請求項4に記載のネットワークインターフェイス制御装置。
- 前記整数は(−3、−2、−1、+1、+2、+3)の組から選択される、請求項5に記載のネットワークインターフェイス制御装置。
- ネットワークインターフェイス制御装置構成であって、
異なる動作特性を有する異なるタイプの外部メモリに結合されるよう構成された外部メモリインターフェイスを有するネットワークインターフェイス制御装置と、
前記外部メモリインターフェイスに結合された外部メモリでユニバーサルなメモリ組込自己試験を行ない、かつ前記外部メモリインターフェイスに結合されたタイプの外部メモリの特有の動作特性に応じて前記試験の結果得られた情報を算術的に変更または維持することにより解釈するよう構成された、前記ネットワークインターフェイス制御装置にあるメモリ組込自己試験(MBIST)ロジックとを含む、ネットワークインターフェイス制御装置構成。 - 前記動作特性はサイクル遅延を含む、請求項7に記載のネットワークインターフェイス制御装置構成。
- 前記外部メモリインターフェイスに結合された外部メモリの前記タイプを記憶するよう構成されたメモリタイプレジスタをさらに含む、請求項8に記載のネットワークインターフェイス制御装置構成。
- 前記MBISTロジックは、前記メモリタイプレジスタを参照して前記外部メモリインターフェイスに結合された外部メモリの前記タイプを判定し、かつ外部メモリの前記判定されたタイプに関するサイクル遅延を判定するようさらに構成される、請求項9に記載のネットワークインターフェイス制御装置構成。
- 前記MBISTロジックは、前記メモリ組込自己試験の現在のアドレスと前記判定されたサイクル遅延とを加算することにより前記メモリ組込自己試験の故障アドレスを判定するようさらに構成される、請求項10に記載のネットワークインターフェイス制御装置構成。
- 前記メモリタイプレジスタに記憶された外部メモリの前記タイプは、パイプラインバースト同期静的ランダムアクセスメモリ(PB−SSRAM)とゼロバイトターンアラウンド同期静的ランダムアクセスメモリ(ZBT−SSRAM)とを含む、請求項11に記載のネットワークインターフェイス制御装置構成。
- ネットワークインターフェイス制御装置に結合された外部メモリを試験する方法であって、
前記ネットワークインターフェイス制御装置に結合された外部メモリのタイプを判定するステップと、
前記ネットワークインターフェイス制御装置の外部メモリインターフェイスを介して前記外部メモリに対してメモリ組込自己試験(MBIST)を行なうステップとを含み、前記MBISTは外部メモリの前記タイプにかかわりなく実行され、前記方法はさらに
前記MBISTの結果得られた情報を算術的に変更または維持することにより、外部メモリの前記判定されたタイプに応じて、異なって解釈するステップを含む、方法。 - 解釈の前記ステップは、前記ネットワークインターフェイス制御装置に結合された外部メモリの前記タイプに関して、前記MBISTでの故障アドレスを判定するステップを含む、請求項13に記載の方法。
- 前記故障アドレスを判定する前記ステップは、前記MBISTの現在のアドレスを判定するステップと、外部メモリの前記判定されたタイプに特有のサイクル遅延を加算するステップとを含む、請求項14に記載の方法。
- 前記ネットワークインターフェイス制御装置にあるレジスタにおける外部メモリのタイプを記憶するステップをさらに含み、
外部メモリの前記タイプを判定する前記ステップは前記レジスタを読出すステップを含む、請求項15に記載の方法。
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