KR19980024806A

KR19980024806A - 메모리 검사 방법 및 시스템

Info

Publication number: KR19980024806A
Application number: KR1019970047916A
Authority: KR
Inventors: 브라이언 췌 덩; 헨리 엔. 앵글로; 밥 구겔 (엔엠아이)
Original assignee: 윌리엄 비. 켐플러; 텍사스 인스트루먼츠 인코포레이티드
Priority date: 1996-09-20
Filing date: 1997-09-20
Publication date: 1998-07-06
Also published as: JPH10133965A; DE69717385D1; DE69717385T2; EP0831496B1; SG63746A1; TW365003B; EP0831496A2; EP0831496A3; US5815509A

Abstract

본 발명은 병렬 호스트 버스(30)를 직렬 버스(20)에 결합시키는 인터페이스(10)에서 메모리를 검사하기 위한 방법 및 시스템을 포함한다. 이시스템은 병렬 호스트 버스(30) 또는 IEEE 1394 직렬 버스(20)에서 수신된 데이터를 일시적으로 저장하기 위한 복수개의 기억 장소를 가지는 랜덤 액세스 메모리(70)를 포함하며, 랜덤 액세스 메모리(70)는 전송 메모리 부분과 수신 메모리 부분으로 논리적으로 분할되어 있다. 또한 상기 인터페이스는 병렬 호스트 버스(30)로부터 IEEE 1394 직렬 버스(20)로의 데이터 전송을 제어하는데 사용될 수 있는 전송 제어 유니트(40)를 포함한다. 전송 제어 유니트(40)는 또한 랜덤 액세스 메모리(70)의 전송 메모리 부분을 액세스하는데 사용될 수 있다. 상기 인터페이스는 또한 병렬 버스(30)에 의한 직렬 버스(20)로부터의 데이터 수신을 제어하기 위해 사용 가능한 수신 제어 유니트(50)를 포함한다. 더욱이, 수신 제어 유니트(50)는 랜덤 액세스 메모리(70)의 수신 메모리 부분을 액세스하도록 동작된다. 또한 상기 인터페이스는 병렬 호스트 버스(30)에서 수신되는 제어 신호에 기초하여 랜덤 액세스 메모리를 선택적으로 제어하기 위하여 사용될 수 있는 검사 유니트(60)를 포함하며, 랜덤 액세스 메모리(70) 내의 각각의 기억 장소에 대한 어드레스를 내부적으로 생성하며, 검사를 위하여 내부적으로 생성된 어드레스와 관련된 각각의 기억 장소로부터 병렬 호스트 버스(30)로 병렬 데이터를 전송하는것을 제어하며, IEEE 1394 직렬 버스와 병렬 호스트 버스(30) 사이의 데이터 전송을 허용하기 위해 랜덤 액세스 메모리(70)의 제어를 선택적으로 포기한다.

Description

메모리 검사 방법 및 시스템

본 발명은 반도체 장치에 관한 것으로, 특히 메모리 검사(test)를 위한 방법 및 시스템에 관한 것이다.

종래에는 단일 포트 클록 RAM(single port clocked RAM)이 IEEE 1394 직렬 버스(serial bus)와 병렬 호스트 버스(parallel host bus) 사이의 인터페이스(interface)에서 선입 선출식(first-in, first-out; FIFO) 메모리로서 이용되어져 왔다. 단일 포트 클록 RAM은 IEEE 1394 직렬 버스로의 전송이나 또는 병렬 호스트 버스에 의한 수신을 위해 일시적으로 데이터를 저장하기 위하여 사용되고 있다. 단일 포트 클록 RAM은 전송 FIFO RAM(transmit FIFO RAM) 및 수신 FIFO RAM(receive FIFO RAM)으로 논리적(logically)으로 분할되어 있다. 전송 FIFO RAM은 IEEE 1394 직렬 버스로의 전송(transmission)을 위해 병렬 호스트 버스에 의해 공급된 데이터를 일시적으로 저장한다. 수신 FIFO RAM은 병렬 호스트 버스로의 전송을 위해 IEEE 1394 직렬 버스에 의해 공급되어진 데이터를 일시적으로 저장한다.

IEEE 1394 직렬 버스와 병렬 호스트 버스 사이의 인터페이스에 사용되는 RAM을 완전히 검사하는 것은 어렵다. IEEE 1394 직렬 버스와 병렬 호스트 버스 사이의 종래 방식에 따른 인터페이스에 있어서, 단일 포트 클록 RAM의 특정한 위치는 IEEE 1394 직렬 버스나 병렬 호스트 버스 어느 쪽에 의해서도 어드레스가 지정되지 않는다. 그 대신에, RAM이 선입 선출식 메모리로서 이용되어, 다음 이용 가능한 위치(next available location)에 데이터가 기록되거나 또는 이로부터 판독된다. 이와같이, 종래에는, 단일 포트 클록 RAM의 특정 위치는 메모리를 검사하기 위해서 판독되거나 기록될수 없다. 더욱이, IEEE 1394 직렬 버스와 병렬 호스트 버스 사이의 인터페이스에 사용되는 FIFO RAM은 전송 FIFO RAM과 수신 FIFO RAM으로 논리적으로 분할되어 있기 때문에, 전체 RAM 중 단지 일부분만이 호스트 버스나 IEEE 1394 직렬 버스를 통해 액세스될 수 있다. 병렬 호스트 버스는 단지 전송 FIFO RAM으로만 데이터를 공급할 수 있고, 단지 수신 FIFO RAM으로부터만 데이터를 수신할 수 있다. IEEE 1394 직렬 버스는 단지 수신 FIFO RAM으로만 데이터를 공급할 수 있고 단지 전송 FIFO RAM으로부터만 데이터를 수신할 수 있다. 이와같이, 병렬 호스트 버스나 IEEE 1394 직렬버스를 통하여 RAM의 특정 위치의 어드레스를 지정할 수 있다고 하더라도, 각각의 메모리 위치로 기록하거나 이로부터 판독하기 위해서는 IEEE 1394 직렬 버스와 병렬 호스트 버스를 통해 데이터를 판독하거나 기록하는 것이 요구된다. 게다가, 병렬 대 직렬 변환 및 직렬 대 병렬 변환이 필요할 것이다. 병렬 대 직렬 및 직렬 대 병렬 변환은 RAM을 완전히 검사하는데 걸리는 시간을 증가시킨다.

종래의 IEEE 1394 규격(specification)에 의하면 모든 데이터 패킷(packet)은 헤더 사이클 리던던시 검사(header cycle redundancy check: CRC)를 포함하여야 한다. IEEE 1394 직렬 버스와 병렬 호스트 버스 사이의 인터페이스에서 사용되는 RAM은 통상적으로 그러한 헤더 사이클 리던던시 검사(CRC)를 사용하여 검사된다. 전형적으로, 데이터가 IEEE 1394 직렬 버스와 병렬 호스트 버스 사이에서 전송될 때, 정보도 또한 함께 전송되어 RAM이 예측 헤더 사이클 리던던시 검사(expected header CRC)를 생성할수 있도록 한다. 이러한 예측 헤더 CRC는 전송된 헤더 CRC와 비교된다. 만일 전송된 헤더 CRC와 예측 헤더 CRC가 일치하지 않으면 - 이는 오류 조건에 대응함 - , 병렬 호스트 버스는 데이터를 판독할 수 없게 된다.

IEEE 1394 직렬 버스와 병렬 호스트 버스 사이의 인터페이스에서 RAM의 완전성(integrity)를 평가하기 위해 CRC를 사용하는 데에는 몇가지 단점이 있다. 데이터 패킷에 대해 특정 IEEE 1394 포맷이 지켜져야 하기 때문에, RAM의 모든 비트들이 반드시 토글되어야(be toggled) 하는 것은 아니다. RAM의 모든 비트들을 토글하는 것이 전체 RAM의 완전성을 완전히 평가하기 위해 일반적으로 요구된다. 더군다나, 데이터를 판독할 수 없는 병렬 버스를 사용하면, 디버깅(debugging)을 하기 위해서 오류의 원인을 결정하는 것이 어렵다. 전형적으로는, 헤더 CRC들이 정합되는지 여부만이 결정될 수 있을 뿐이다. 더욱이, IEEE 1394 직렬 버스와 병렬 버스 사이의 데이터 전송을 위해서는 직렬에서 병렬로 그리고 병렬에서 직렬로 변환하는 것이 필요하다. 이러한 변환들은 검사를 위해 요구되는 시간을 증가시킨다.

RAM의 내용을 직접 판독하는 것을 허용하는 기타의 내부 RAM 검사 방법으로는 스캔 체인 검사(scan chain test)와 병렬 모듈 검사(parallel module test: PMT)가 있다. 스캔 체인 검사는 메모리로 또는 메모리로부터 데이터를 직렬로 전송한다. PMT에 있어서는 메모리로 또는 메모리로부터 데이터를 병렬로 전송한다.

스캔 체인 검사는 스캔 인(scan in), 스캔 아웃(scan out), 검사 모드 제어 신호(test mode control signals), 그리고 스캔 클록(scan clock)과 같은 몇 개의 외부 신호를 필요로 한다. 스캔 체인 검사는 필요한 모든 어드레스, 입력 데이터, 및 칩 제어 신호(chip control signals)를 내부 RAM으로 직렬로 쉬프트한다. 스캔 체인 검사는 IEEE 1394 직렬 버스와 병렬 버스 사이의 인터페이스에 사용되는 RAM을 시험하기에는 적당하지 않다. 예를 들어, 데이터가 직렬로 전송되기 때문에 검사가 느리게 진행된다. 더욱이, RAM이 전송 FIFO RAM과 수신 FIFO RAM으로 논리적으로 분할되기 때문에 병렬 호스트 버스로부터 RAM의 모든 메모리 위치의 어드레스가 지정될 수 없다. 더욱이, RAM 내의 특정 어드레스는 호스트 버스 또는 IEEE 1394 직렬 버스 중 하나의 외부 소오스(external source)에 의해서도 특정될 수 없다. 오히려, 인터페이스는 단지 FIFO 방식에 기초하여 RAM으로부터 기록과 판독을 가능하게 한다.

RAM을 PMT 형식으로 검사하면, 모든 내부 RAM 신호들은 멀티플렉서 논리(multiplex logic)에 의해 외부 입/출력 핀(pin)들과 결합되어 있다. 검사 도중에 입/출력 핀들이 재정의된다(be redefined). 입/출력 핀들로부터 RAM 신호를 직접 액세스함으로써 검사가 병렬로 실행된다. 만일 내부 RAM이 사용 가능한 입/출력 핀보다 더 많은 신호를 가지고 있으면, PMT 형식은 이용될 수 없다. 예를 들어,전형적인 512X32 클록 SRAM은 9 비트의 어드레스, 32 비트의 데이터 입력, 32 비트의 데이터 출력, 3개의 제어 라인(control line), 및 하나의 클록을 가지고 있으므로, 77개의 입/출력 핀을 필요로 한다. 뿐만 아니라, 일반적으로 PMT는 단지 제조 중에만 이용될 수 있다. 입/출력 핀의 정의는 제조 후에 재정의될 수 없기 때문에, 응용예에 있어서 최종 사용자가 RAM을 검사하기 위해 PMT를 이용하는 것은 실용적이지 않다. 따라서, IEEE 1394 직렬 버스와 병렬 호스트 버스 사이의 인터페이스를 사용하는 유니트의 동작 중에는 최종 사용자가 RAM을 검사하기 위해 PMT를 사용할 수 없다.

그러므로, 기존의 유니트와 방법에 관련된 불이익과 문제점을 실질적으로 제거하고 감소시키는 메모리 검사를 위한 방법 및 시스템의 필요성이 제기되어 왔다.

본 발명은 병렬 호스트 버스와 직렬 버스를 결합시키는 인터페이스의 메모리를 검사하는 방법과 시스템을 포함한다. 이 방법은 인터페이스 시스템내에서 호스트 버스로부터의 검사 제어 신호를 수신하는 단계와 제어 신호에 기초하여 메모리 제어를 선택적으로 획득하는 단계를 포함한다. 더 나아가서 이 방법은 병렬 호스트 버스에서 복수개의 병렬 데이터 값들을 수신하는 단계와 인터페이스 내부에서의 각 병렬 데이터 값들에 대한 기록 어드레스들을 내부적으로 생성하는 단계를 포함한다. 각 병렬 데이터 값은 병렬 데이터값과 연관된 기록 어드레스와 연관된 메모리상의 기억 장소에 기록된다. 각 병렬 데이터는 메모리가 적절히 작동되는지를 확인하기 위해 기록된 병렬 데이터와의 비교를 위해 메모리에서 판독된다. 더 나아가 이 방법은 메모리 제어를 선택적으로 포기하는 단계를 포함한다. 메모리는 인터페이서가 병렬 호스트 버스와 직렬 버스 모두에 결합된 동안 검사를 위해서 선택적으로 액세스되고, 메모리의 제어는 호스트 버스와 직렬 버스 사이에 데이터의 전송이 가능토록 선택적으로 포기된다.

본 발명의 또 다른 실시예에 따르면, 병렬 호스트 버스를 IEEE 1394 직렬 버스에 결합하는 병렬 대 직렬 인터페이스(parallel to serial interface)는 병렬 호스트 버스 또는 IEEE 1394 직렬 버스로부터 수신된 데이터를 일시적으로 저장하기위한 복수개의 기억 장소를 가지는 랜덤 액세스 메모리(random access memory)를 포함하며, 이 랜덤 액세스 메모리는 전송 메모리 부분과 수신 메모리 부분으로 논리적으로 분할되어있다. 또한 상기 인터페이스는 또한 병렬 호스트 버스에서 직렬 버스로의 데이터 전송을 제어하기 위해 사용할수 있는 전송 제어 유니트(transmission control unit)를 포함하며, 이 전송 제어 유니트는 또한 랜덤 액세스 메모리의 전송 메모리 부분을 액세스하기 위하여 사용될 수 있다. 또한 상기 인터페이스는 병렬 버스에 의한 IEEE 1394 직렬 버스로부터의 데이터 수신을 제어하기위하여 사용될 수 있는 수신 제어 유니트(receive control unit)를 포함하며, 이 수신 제어 유니트는 또한 랜덤 액세스 메모리의 수신 메모리 부분을 액세스하기 위하여 사용될 수 있다. 상기 인터페이스는 또한 병렬 호스트 버스에서 수신되는 제어 신호에 기초하여 랜덤 액세스 메모리를 선택적으로 제어하기 위하여 사용될 수 있는 검사 유니트(test unit)를 포함하며, 랜덤 액세스 메모리내의 각 기억 장소에대한 어드레스를 내부적으로 생성하며, 내부적으로 생성된 어드레스들과 관련된 각 기억 장소들로 부터 검사를 위해 병렬 호스트 버스로 병렬 데이터를 전송하는것을 제어하며, 또한 직렬 버스와 병렬 버스 사이의 데이터 전송을 위하여 랜덤 액세스 메모리의 제어를 선택적으로 포기한다.

본 발명은 여러 가지 기술적인 장점들을 제공한다. 예를 들어, 하나의 기술적인 장점은 인터페이스에서 요구되는 입/출력 핀의 수를 증가시키지 않고 또한 검사를 목적으로 입/출력 핀을 재정의하지 않고서도 메모리가 직접적으로(directly) 판독될 수 있다는 것이다. 또 다른 기술적인 장점은 본 발명에서는 데이터가 병렬 시스템으로 기록되어지고 읽혀지기 때문에 메모리를 빠르게 검사할 수 있는 방법을 제공한다는 것이다. 또 다른 기술적인 장점은 최종 사용자가 메모리 검사를 메모리의 각 기억 장소에 직접적으로 기록하고 각 기억 장소로부터 직접적으로 판독함으로써 메모리 검사를 수행하고 이와같은 방법으로 RAM의 완전한 검증을 할 수 있다는 점이다. 또다른 기술적인 장점은 최종 사용자가 메모리를 내장하는 유니트의 전원을 켜는 동안 메모리 검사를 수행할수있다는 점이다.

도 1은 본 발명에 따른 예시적인 병렬 대 직렬 인터페이스를 도시한 블록도.

도 2는 도 1에서 도시된 인터페이스를 더욱 상세히 도시한 도면으로, 인터페이스의 서브-유니트들 간의 결합을 더욱 상세히 도시한 블록도.

도 3은 도 1 및 도 2에서 도시된 예시적인 RAM 검사 제어 유니트의 입력 및 출력을 도시한 블록도.

도 4는 도 3에서 도시된 RAM 검사 제어 유니트를 더욱 상세히 도시한 블록도.

도 5는 도 4에 도시된 RAM 검사 제어 유니트의 일부와 연관된 타이밍도.

본 발명의 실시예와 장점은 도 1에서 5를 참조함으로써 가장 잘 이해될수 있으며, 다양한 도면들의 동일한 부분과 대응하는 부분에 대해 동일한 도면 부호가 사용된다.

도 1은 발명에 따른 하나의 예로써 인터페이스(10)를 블록도(block diagram)형태로 도시하고 있다. 인터페이스(10)는 IEEE 1394 직렬 버스와 병렬 호스트 버스간 데이터의 전송과 수신을 조정한다. 인터페이스(10)는 단일 집적 회로(single integrated circuit)를 사용하여 구성되어질 수 있다.

병렬 호스트 버스(parallel host bus)(30)는 병렬 시스템으로 데이터와 제어 신호들을 공급하고 수신한다. IEEE 1394 직렬 버스(serial bus)(20)는 IEEE 1394 규격에 따라서 직렬 형태로 데이터와 제어 신호들을 공급하고 수신한다. 인터페이스(10)는 IEEE 1394 직렬 버스(20) 또는 병렬 호스트 버스(30)에서 수신한 데이터를 일시적으로 저장하기 위해서 단일 포트 클록 RAM(single port clocked RAM)(70)을 포함한다. 단일 포트 클록 RAM(70)은 병렬 호스트 버스(30)로부터 IEEE 1394 직렬 버스(20)로 전송되는 데이터를 일시적으로 저장하기 위한 전송 FIFO 메모리(first-in, first-out memory: FIFO memory)와 IEEE 1394 직렬 버스(20)에서 병렬 호스트 버스(30)로 전송되는 데이터를 일시적으로 저장하기 위한 수신 FIFO 메모리로 논리적으로 분할되어 있다. 전송 FIFO 메모리는 전송 FIFO 제어 유니트(transmit FIFO control unit)(40)를 통하여 액세스될 수 있다. 수신 FIFO 메모리는 수신 FIFO 제어 유니트(50)를 통하여 액세스될 수 있다.

RAM 검사 제어 유니트(ram test control unit)(60)는 인터페이스(10)와 같은 인터페이스의 메모리를 확인하거나 검사하기 위하여 동작한다. RAM 검사 제어 유니트(60)는 단일 포트 클록 RAM(70)의 제어, 단일 포트 클록 RAM(70)의 메모리 위치로의 데이터의 판독 및 기록의 제어, 그리고 내부적으로 병렬 호스트 버스(30)에서 공급되어진 데이터를 기록하고 판독하기 위한 위치를 특정하기 위한 어드레스를 생성하기 위해서 동작 가능하다. RAM 검사 제어 유니트(60)가 단일 포트 클록 RAM(70)을 제어하면 전송 FIFO 제어 유니트(40)와 수신 FIFO 제어 유니트(50)가 불능 상태로 된다. 전송 FIFO 제어 유니트(40)와 수신 FIFO 제어 유니트(50)가 불능 상태로 됨에 따라 데이터는 병렬 호스트 버스(30)에 의해서 단일 포트 클록 RAM(70) 내부의 모든 기억 장소로 제공되고 또한 병렬 호스트 버스(30)에 의해 단일 포트 클록 RAM(70) 내부의 모든 위치에서 데이터를 수신한다. RAM 검사 제어 유니트(60)는 단일 포트 클록 RAM(70)에 데이터를 기록하고 판독하기 위한 위치를 특정하기 위해 내부에 어드레스를 생성한다. 어드레스가 인터페이스(10) 내부에 생성되기 때문에 데이터는 단일 포트 클록 RAM(70)의 특정 위치에 기록되거나 특정 위치로부터 판독될 수 있다. 데이터가 단일 포트 클록 RAM(70)의 특정 위치에 기록되거나 특정 위치로부터 읽혀질수 있기 때문에 단일 포트 클록 RAM(70)의 특정한 위치에 쓰여진 데이터는 단일 포트 클록 RAM(70)의 동일한 위치에서 판독된 값과 비교될수 있다. 단일 포트 클록 RAM(70)의 동일한 위치에서 판독된 값과 동일한 위치에 쓰여진 값을 비교하는 것은 단일 포트 클록 RAM(70)의 완전성의 평가가 가능토록 한다. 데이터가 병렬 호스트 버스(30)에서 병렬로 기록되거나 또는 병렬 호스트 버스(30)에 의해서 병렬로 수신되기 때문에 고속의 검사가 수행될수 있다.

단일 포트 클록 RAM(70)내의 특정한 위치에 데이터를 기록하거나 특정한 위치에서 데이터를 판독하는 것은 종래의 IEEE 1394 직렬 버스와 병렬 호스트 버스 사이의 인터페이스의 이용이나 검사와 구별된다. 예를들어, 종래의 IEEE 1394 직렬 버스와 병렬 호스트 버스 사이의 인터페이스는 병렬 호스트 버스 또는 IEEE 1394 직렬 버스에서 RAM으로 어드레스를 전송하는 방법을 포함하지 않는다. 오히려, RAM은 단지 병렬 호스트 버스와 IEEE 1394 직렬 버스 간에 전송되는 데이터를 일시 저장하는데 사용되기 때문에, 통상적으로 데이터는 FIFO 방식에 의해서 하나의 버스에 의해서 기록되어지고 다른 버스에 의해서 판독된다. 그러므로, 통상적으로, 메모리의 특정한 위치가 데이터를 판독 하거나기록하기 위하여 지정되지 않고 인터페이스의 어떤 핀도 어드레스를 받기위하여 활당되지 않는다. 메모리의 특정한 위치가 지정될수 없기 때문에 메모리의 특정한 위치에 쓰여진 데이터의 값은 같은 위치에서 판독된 데이터의 값과 비교되지 않는다. 따라서, 통상적으로 IEEE 1394 직렬 버스와 병렬 호스트 버스는 충분히 검사 될수없다.

도 2는 인터페이스(10)의 모범적인 실시예를 상세하게 보여준다. 단일 포트 클록 RAM(70)은 데이터의 축적 또는 검색에 사용되는 메모리 위치 수신용 어드레스 입력 포트(address input port)(72)를 포함한다. 아래에서 좀더 상세하게 설명되지만, 어드레스 입력 포트(72)는 전송 FIFO 제어 유니트(40), 수신 FIFO 제어 유니트(50), 또는 RAM 검사 제어 유니트(60)에서 신호를 수신한다. 단일 포트 클록 RAM(70)은 또한 병렬 호스트 버스(30) 또는 IEEE 1394 직렬 버스에서 데이터 수신을 위한 데이터 입력 포트(data input port)(74)를 포함한다. 단일 포트 클록 RAM(70)의 판독-기록 입력 포트(read-write input port)(76)는 단일 포트 클록 RAM(70)이 데이터를 판독할 것 인지 기록할 것 인지를 결정한다. 판독-기록 입력 포트(76)는 또한 전송 FIFO 제어 유니트(40), 수신 FIFO 제어 유니트(50), 또는 RAM 검사 제어 유니트(60)에 의하여 제어된다. 단일 포트 클록 RAM(70)의 데이터 출력 포트(data output port)(77)는 어드레스 입력 포트(72)에서 단일 포트 클록 RAM(70)으로 지정된 메모리 위치로부터 IEEE 1394 직렬 버스(20) 또는 병렬 호스트 버스(30)로 데이터를 제공한다. 이 데이터는 처음에 전송 데이터 버퍼(transmit data buffer)(90) 또는 호스트 데이터 버퍼(host data buffer)(100)를 통하여 최초 패스(pass)가 이루어진다. 단일 포트 클록 RAM(70)은 또한(명백하게 도시되지는 않은)시스템 클록(system clock)으로부터 클록 신호(clock signal)(206)를 수신하기 위한 클록 입력(clock input)(78)를 포함한다.

데이터 입력 포트(data input port)는 32비트 병렬 데이터 수신용 32 입력(input)들을 포함한다. 그러나 다른 적당한 수의 입력도 사용될 수 있다. 데이터 출력 포트(77)는 32비트 병렬형으로 데이터를 전송 버퍼(transmit buffer)로 제공한다. 전송 버퍼(90)는 병렬 데이터를 직렬 형식으로 IEEE 1394 버스(20)에 전송한다. 데이터 출력 포트(77)는 또한 32 비트 병렬 데이터를 호스트 데이터 출력 버퍼(100)에 제공한다. 호스트 데이터 출력 버퍼(100)는 데이터를 병렬로 호스트 버스(30)로 전송한다. 데이터 입력 포트(74)는 병렬 호스트 버스(30) 또는 IEEE 1394 직렬 버스(20)에서 발신된 데이터를 수신한다. 만약 데이터가 IEEE 1394 직렬 버스(20)에서 수신된것이면 그 데이터는 수신 데이터 버퍼(80)를 통하여 처음 패스되고 그 다음에 병렬형으로 데이터 입력 포트(74)에 제공된것이다.

병렬 호스트 버스(30)에서 IEEE 1394 직렬 버스(20)로의 병렬 데이터의 전송은 전송 FIFO 제어 유니트(40)에 의해 제어된다. 전송 FIFO 제어 유니트(40)는 병렬 호스트 버스(30)에서 단일 포트 클록 RAM(70)의 데이터 입력 포트(74)로의 병렬 데이터 전송을 제어한다. 전송 FIFO 제어 유니트(40)는 부가적으로 데이터 출력 포트(77)를 통하여 단일 포트 클록 RAM(70)에 저장된 데이터를 전송 데이터 버퍼(90)로 기록하는 것을 제어한다. 전송 FIFO 제어 유니트(40)는 어드레스 출력 신호(address output signal)(42), 판독-기록 출력 신호(read-write output signal)(44), 그리고 요구 출력 신호(request output signal)(46)를 생성한다. 이러한 출력신호들은 병렬 호스트 버스(30)와 IEEE 1394 직렬 버스(20)에 의하여 제공되는 제어 신호에 기초하여 종래 기술을 통하여 전송 FIFO 제어 유니트에 의하여 생성된다. 어드레스 출력 신호(42)는 FIFO 방식에 기초하여 단일 포트 클록 RAM(70)의 전송 FIFO 범위안에서 어드레스를 지정한다. 이와 같이 전송 FIFO 제어 유니트(40)는 단일 포트 클록 RAM(70)의 전송 FIFO 범위안에서 차 사용가능 메모리 위치의 어드레스를 지정하는 어드레스 출력 신호(42)를 만들어낸다.

전송 FIFO 제어 유니트(40)의 어드레스 출력 신호(42)는 멀티플렉서(140)로 공급된다. 멀티플렉서(120)의 출력은 어드레스를 단일 포트 클록 RAM(70)의 어드레스 입력 포트(72)로 공급한다. 전송 FIFO 제어 유니트(40)의 판독-기록 출력 신호(44)는 멀티플렉서(140)로 공급된다. 멀티플렉서(140)의 출력은 데이터가 단일 포트 클록 RAM(70)으로부터 판독될것인지 단일 포트 클록 RAM(70)에 기록될것인지를 지정하기 위해 단일 포트 클록 RAM(70)의 판독-기록 입력 포트(76)로 공급된다. 요구 출력 신호(46)는 아비터(arbiter)(110)로 공급된다. 요구 출력 신호(46)가 활성 상태 인때에는 요구 출력 신호(46)는 전송 FIFO 제어 유니트(40)가 단일 포트 클록 RAM(70)을 제어할수 있도록 요구한다. 아비터(110)는 전송 FIFO 제어 유니트(40)가 단일 포트 클록 RAM(70)을 제어할수있는지를 결정한다. 아비터(110)는 이하에서 보다 더 상세하게 논의된다.

수신 FIFO 제어 유니트(50)는 IEEE 1394 직렬 버스로부터 단일 포트 클록 RAM(70)에 의한 데이터 수신을 제어하며 더나아가서 병렬 호스트 버스(30)에 의한 수신을 위해 단일 포트 클록 RAM(70)으로 부터 데이터 판독을 제어한다. 수신 FIFO 제어 유니트(50)는 전송 FIFO 제어 유니트(40)와 상당히 유사한 방식으로 작동한다. 수신 FIFO 제어 유니트(50)는 어드레스 출력 신호(52), 판독-기록 출력 신호(54), 그리고 요구 출력 신호(56)를 포함한다. 이러한 출력 신호들은 병렬 호스트 버스(30)와 IEEE 1394 직렬 버스(20)에 의하여 공급되어진 제어 신호에 기초하여 종래의 기술에 의하여 수신 FIFO 제어 유니트(50)에 의해 생성된다. 어드레스 출력 신호(52)는 FIFO 방식에따라 단일 포트 클록 RAM(70)의 수신 FIFO 부분에 어드레스들을 지정한다. 이와같이, 수신 FIFO 제어 유니트(50)는 단일 포트 클록 RAM(70)의 수신 FIFO 부분에 차 사용 가능 위치의 어드레스를 지정하는 어드레스 출력 신호(52)를 만들어 낸다.

수신 FIFO 제어 유니트(50)의 어드레스 출력 신호(52)는 멀티플렉서(120)로 공급된다. 멀티플렉서(120)의 출력은 어드레스를 단일 포트 클록 RAM(70)의 어드레스 입력 포트(72)로 공급한다. 수신 FIFO 제어 유니트(50)의 판독-기록 출력 신호(54)는 멀티플렉서(140)로 공급된다. 멀티플렉서(140)의 출력은 데이터가 단일 포트 클록 RAM(70)에서 판독될것인지 또는 단일 포트 클록 RAM(70)으로 기록될것인지를 명확히 하기위해서 단일 포트 클록 RAM(70)의 판독-기록 입력(76)으로 공급된다. 요구 출력 신호(56)는 아비터(110)로 공급된다. 요구 출력 신호(56)는 수신 FIFO 제어 유니트(50)가 단일 포트 클록 RAM(70)을 제어할수 있도록 요구한다. 아비터(110)는 수신 FIFO 제어 유니트가 단일 포트 클록 RAM(70)의 제어여부를 결정한다. 아비터(110)는 아래에서 보다 더 상세하게 논의된다.

RAM 검사 제어 유니트(60)는 단일 포트 클록 RAM(70)의 메모리를 검사하는동안 단일 포트 클록 RAM(70)으로 부터의 판독과 단일 포트 클록 RAM(70)으로의 기록을 제어한다. RAM 검사 제어 유니트(60)은 단일 포트 클록 RAM(70)에 데이터 판독 및 기록용 어드레스를 지정하기 위한 어드레스 출력 신호(62)를 생성한다. 어드레스 출력 신호(62)는 멀티플렉서(120)에 의하여 수신된다. 멀티플렉서(120)의 출력은 어드레스 입력 포트(72)로 공급된다. RAM 검사 제어 유니트(60)는 또한 데이터가 단일 포트 클록 RAM(70)으로부터 판독 될지 단일 포트 클록 RAM(70)으로 기록될지를 명시하기위한 판독-기록 출력 신호(64)를 생성한다. 판독-기록 출력 신호(64)는 멀티플렉서(140)에 의해 수신된다. 멀티플렉서(140)의 출력은 단일 포트 클록 RAM(70)의 판독-기록 입력 포트(76)로 공급된다. RAM 검사 제어 유니트(60)는 요구 출력 신호(66)를 생성한다. 요구 출력 신호(66)는 단일 포트 클록 RAM(70)의 제어를 위해 RAM 검사 제어 유니트(60)로부터의 요구를 아비터(110)로 전달한다.

아비터(110)는 종래의 우선 순위 인코더(priority encoder)를 포함할수 있고 단일 포트 클록 RAM(70)을 제어하기 위한 요구를 제어하고 우선 순위를 배정하기위해 동작한다. 요구들은 전송 FIFO 제어 유니트(40), 수신 FIFO 제어 유니트(50), 그리고 RAM 검사 제어 유니트(60) 각각의 요구 신호들(46),(56), 그리고(66)에 의해 전달된다. 아비터(110)는 첫번째로 RAM 검사 제어 유니트(60)로부터의 요구를, 두 번째로 수신 FIFO 제어 유니트(50)로부터의 요구를 , 마지막으로 전송 FIFO 제어 유니트(40)로 부터의 요구를 처리한다. 따라서, 만약 전송 FIFO 제어 유니트(40), 수신 FIFO 제어 유니트(50), 그리고 RAM 검사 제어 유니트(60) 모두 같은 클록 사이클(clock cycle) 동안 단일 포트 클록 RAM(70)의 제어를 요청하면 제어권은 RAM 검사 제어 유니트(60)에 부여된다. 만약 제어가 수신 FIFO 제어 유니트(50)과 전송 FIFO 제어 유니트(40)에 의하여 동일 클록 사이클동안 요구되면 제어권은 수신 FIFO 제어 유니트에 부여된다.

아비터(110)는 3개의 출력 신호들(112),(114), 그리고(116)을 포함한다. 아비터 출력들(112),(114), 그리고(116) 각각은 멀티플렉스를 위한 셀렉터(selector)이다. 선택 어드레스 출력 신호(select address output signal)(112)는 멀티플렉서(120)로 공급된다. 멀티플렉서(120)는 전송 FIFO 제어 유니트(40), 수신 FIFO 제어 유니트(50),또는 RAM 검사 제어 유니트(60)에서 어드레스 신호를 선택한다. 선택 판독-기록 출력 신호(114)는 멀티플렉서(140)로 공급된다. 멀티플렉서(140)는 전송 FIFO 제어 유니트(40), 수신 FIFO 제어 유니트(50), 그리고 RAM 검사 제어 유니트(60)에서 판독-기록 신호를 선택한다. 선택 데이터 출력 신호(select data output signal)(116)는 멀티플렉서(130)로 공급된다. 멀티플렉서(130)는 데이터가 병렬 호스트 버스(30)에서 수신되는지 또는 IEEE 1394 직렬 버스(20)에서 수신되는지를 선택한다. 만약 RAM 검사 제어 유니트(60) 또는 전송 FIFO 제어 유니트(40)가 단일 포트 클록 RAM(70)의 제어를 요구하면, 아비터(110)는 데이터 입력 포트(data input port)(74)에의해 수신하기 위하여 병렬 호스트 버스(30)에 의해 공급된 데이터를 선택한다. 만약 수신 FIFO 제어 유니트(50)가 단일 포트 클록 RAM(70)의 제어를 요구하면 아비터(110)는 데이터 입력 포트(74)에의해 수신하기 위하여 IEEE 1394 직렬 버스(20)로부터 데이터를 선택한다.

이와같이, RAM 검사 제어 유니트(60)는 아비터(110)에 요구 신호(request signal)를 보냄으로써 단일 포트 클록 RAM(70)을 제어할수있다. RAM 검사 제어 유니트(60)는 단일 포트 클록 RAM(70)의 제어권을 가질수 있기 때문에 데이터는 RAM 검사 제어 유니트(60)에의해 지정된 단일 포트 클록 RAM(70)의 위치에 기록되거나 지정된 단일 포트 클록 RAM(70)의 위치로부터 판독될수있다. 수신 FIFO 제어 유니트(50)와 전송 FIFO 제어 유니트(40)와 상반되게, RAM 검사 제어 유니트(60)는 단일 포트 클록 RAM(70)의 수신 FIFO 부분 또는 단일 포트 클록 RAM(70)의 전송 FIFO 부분과 같은 단일 포트 클록 RAM(70)의 단지 일부분의 기억 장소에의 액세스만 제어할수있도록 제한되어 있지 않다. RAM 검사 제어 유니트(60)는 단일 포트 클록 RAM(70)의 어떤 위치로의 기록이나 단일 포트 클록 RAM(70)의 어떤 기억 장소로 부터의 읽기도 제어할 수 있다. RAM 검사 제어 유니트(60)는 단일 포트 클록 RAM(70)의 임의의 위치에 기록하거나 단일 포트 클록 RAM(70)의 임의의 위치로부터 판독할수있기 때문에, 전체 단일 포트 클록 RAM(70)의 완전성이 확인될 수 있다.

도 3은 RAM 검사 제어 유니트(60)의 입력과 출력 신호를 도시하고 있다. RAM 검사 제어 유니트(60)의 입력과 출력 신호들은 단일 포트 클록 RAM(70)의 검사를 개시하고 완결하기 위하여 RAM 검사 제어 유니트(60)에의해 사용된 정보를 전달하기 위해 사용된다. RAM 검사 제어 유니트(60)는 데이터를 판독하고 기록하기위한 단일 포트 클록 RAM(70)내의 기억 장소를 지정하기 위해 어드레스 출력 신호(62)를 생성한다. RAM 검사 제어 유니트(60)는 또한 데이터가 단일 포트 클록 RAM(70)으로부터 판독될 것 인지 단일 포트 클록 RAM(70)에 기록될 것 인지를 명시하기 위한 판독-기록 신호(read-write signal)(64)를 생성한다. 도1 내지 도5에서 도시된 실시예에서, 판독-기록 신호(64)는 단일 포트 클록 RAM(70)에 기록될때는 로(low)로 설정되고 단일 포트 클록 RAM(70)으로부터 판독될때는 하이(high)로 설정된다. RAM 검사 제어 유니트(60)는 또한 요구 신호(66)를 생성한다. 요구 신호(66)는 단일 포트 클록 RAM(70)의 제어를 위한 요구를 전달하기 위해 아비터(110)로 공급된다.

단일 포트 클록 RAM(70)은 병렬 호스트 버스(30)로부터 다양한 제어 신호들을 수신한다. 인터페이스(10)의 실시예에 있어서, 이들 신호들중 일부는 인터페이스(10)에 핀(pin)들을 첨가하지않아도 되도록 종래의 기술에 의하여 인터페이스(10)상의 레지스터(register)를 통해 병렬 호스트 버스(30)에서 간접적으로 수신될 수 있다. RAM 검사 신호(212)는 단일 포트 클록 RAM(70)을 검사 하기위한 요구를 RAM 검사 제어 유니트(60)로 전달한다. RAM 검사 신호(212)는 메모리 검사가 요망될 때 하이로 설정될수 있다. 클리어 어드레스 신호(clear address signal)(210)는 또한 병렬 호스트 버스(30)에 의해 RAM 검사 제어 유니트(60)로 공급된다. 한 실시예에서, 클리어 어드레스 신호(210)가 하이일 때 RAM 검사 제어 유니트(60)내의 어드레스 카운터(address counter)는 영으로 설정된다. RAM 액션 신호(RAM action signal)(204)는 기록이 요구되면 로(low)로 판독이 요구되면 하이(high)로 설정될수 있다. RAM 액세스 요구 신호(RAM access request signal)(202)는 병렬 호스트 버스(30)에 의하여 공급되고 RAM 검사 제어 유니트(60)에 의하여 수신된다. 하나의 실시예에서, RAM 액세스 요구 신호(202)는 검사를 목적으로 단일 포트 클록 RAM(70)에 액세스 하기 위해 토글(toggle)된다. 예를 들어, 첫 번째 액세스에서 RAM 액세스 요구 신호(202)는 하이로 설정된다. 두 번째 액세스에 있어서는 RAM 액세스 요구 신호(202)는 로로 설정된다. RAM 검사 제어 유니트(60)는 또한 시스템 클록 신호(system clock signal)(206)와 리셋 신호(reset signal)(208)를 수신한다. 리셋 신호(208)가 로로 설정된때 RAM 검사 제어 유니트(60) 내부의 플립-플롭(flip-flop)들은 이하에서 보다 상세하게 논의되는 바와 같이 영(zero)으로 초기값이 주어진다. 병렬 호스트 버스와 IEEE 1394 직렬 버스간 인터페이스는 통상적으로 병렬 호스트 버스와 IEEE 1394 직렬 버스간의 전송 데이터의 일시 저장을 위해 RAM 내부에 특정한 위치를 지정하는 어드레스들을 수신하지 않기 때문에, 입력 핀(input pin)들은 RAM 내부에 특정한 위치를 지정하는 어드레스를 수신하기 위한 인터페이스 상에서 사용 가능하지않다. 그러므로, 병렬 호스트 버스(30)는 데이터를 단일 포트 클록 RAM(70)에 기록하거나 단일 포트 클록 RAM(70)으로부터 판독하기위한 목적으로 단일 포트 클록 RAM(70)내부에 기억 장소를 지정하기위한 특정한 어드레스를 공급할수없다. 오히려,단일 포트 클록 RAM(70)의 특정한 기억 장소에서 데이터를 기록하고 판독하기 위해서 RAM 검사 제어 유니트(60)는 단일 포트 클록 RAM(70)내부에 데이터를 단일 포트 클록 RAM(70)에 기록하거나 단일 포트 클록 RAM(70)으로부터 판독하기 위한 위치를 지정하기 위해 어드레스 출력 신호(address output signal)(62)를 내부적으로 생성한다. 메모리내에 특정한 위치를 특정하기 위한 어드레스의 내부적 생성은 도 4와 관련하여 보다 상세하게 논의된다.

도 4를 참조하면, RAM 검사 제어 유니트(60)의 예시적인 실시예가 도시되어있다. 도 4에 도시된 실시예에 따르면, RAM 검사 제어 유니트(60)는 판독-기록 회로(read-write circuit)(420), 핸드셰이킹 회로(handshaking circuit)(430), 그리고 내부 어드레싱 회로(internal addressing circuit)(440)로 구성되어있다. 판독-기록 회로(420), 핸드셰이킹 회로(430), 그리고 내부 어드레싱 회로(440)는 인터페이스(10)와 같은 인터페이스의 메모리를 확인하고 검사하기 위하여 동작한다. 판독-기록 회로(420)는 단일 포트 클록 RAM(70)을 제어 하기위하여 그리고 단일 포트 클록 RAM(60)의 모든 위치들로부터의 데이터 판독과 단일 포트 클록 RAM(70)의 모든 위치로의 데이터 기록을 제어하기 위하여 핸드셰이킹 회로(430)와 연계하여 동작한다. 내부 어드레싱 회로(440)는 단일 포트 클록 RAM(60)내에 기록하거나 판독하기위한 특정한 위치를 지정하는 어드레스를 공급한다. 단일 포트 클록 RAM(70)의 모든 위치로부터 데이터를 판독하거나 단일 포트 클록 RAM(70)의 모든 기억 장소에 데이터를 기록함으로써 단일 포트 클록 RAM(70)은 기록된 데이터의 값과 판독된 데이터의 값을 비교함으로써 검사될수있다.

단일 포트 클록 RAM(60) 내부에 판독하고 기록하기위한 특정한 위치들을 지정하기 위하여 내부 어드레싱 회로(440)는 어드레스 신호(address signal)(224) 래칭(latching)용 멀티플 비트 플립-플롭(multiple bit flip-flop)(318)을 사용한다. 멀티플 비트 플립-플롭(318)은 데이터를 기록하거나 수신하기 위해 단일 포트 클록 RAM(70)에 위치를 지정하기 위한 어드레스 출력 신호(62)를 생성한다. 멀티플 비트 플립-플롭(318)은 입력(input)(225)에서 어드레스 신호(address signal)(224)를 수신하고 클록 입력 신호(clock input signal)(206)의 라이징 에지(rising edge)후에 어드레스 신호(224)를 출력(output)(227)에서 어드레스 출력 신호(62)로 복사한다. 어드레스 신호(224)와 어드레스 출력 신호(62)는 멀티플 비트(multiple bit)들을 포함할 수 있다.

어드레스 신호(224)와 어드레스 출력 신호(62)의 새 값(new value)은 어드레스 출력 신호(62)의 전 값(previous value)에 기초하여 생성된다. 이 기능은 멀티플렉서(316)와 인크리멘터(incrementer)(314)에 의해 수행된다. 만약 요구 신호(66)가 하이면 인크리멘터(314)의 출력은 차 클록 사이클(next clock cycle)을 위해 어드레스 신호(224)로서 멀티플렉서(316)에 의해 공급된다. 만약 요구 신호(66)가 로면 어드레스 출력 신호(62)와 어드레스 신호(224)의 전 값은 차 클록 사이클동안 보존된다. 요구 신호(66)의 특성은 이하에서 보다 상세하게 논의 될 것이다. 도 4에서 도시된 실시예에서 인크리멘트(314)는 그것의 입력 값에다 일(one)을 더한다. 인크리멘트(314)의 입력은 어드레스 출력 신호(62)이다. 이와같이, 인크리멘트 (314), 멀티플렉서(316), 그리고 멀티플 비트 플립-플롭(318)을 사용하여 메모리의 순차적인(sequential) 기억 장소로부터 데이터를 판독하거나 기억 장소에 데이터를 기록하기위한 어드레스 출력 신호(62)가 공급될수 있다. 어드레스들이 인터페이스내에서 내부적으로 생성되기 때문에 단일 포트 클록 RAM(70)과 같은 메모리는 추가 핀을 필요로하는 병렬 호스트 버스(30) 또는 IEEE 1394 직렬 버스로부터의 어드레스 수신없이 검사될 수 있다. 게다가 검사 제어 유니트(60)는 단일 포트 클록 RAM(70)의 제어권을 얻기 위해 사용될수 있기 때문에, 단지 일부라기 보다는 단일 포트 클록 RAM의 모든 위치가 액세스될 수 있다. 전송 FIFO 제어 유니트(40)와 수신 FIFO 제어 유니트(50)는 각각 단일 포트 클록 RAM(60)의 일 부로만 액세스될 수 있다.

어드레스 출력 신호(62)를 영으로 리셋(reset)하기 위해 멀티플 비트 플립-플롭(318)은 클리어 입력 신호(clear input signal)(218)를 수신한다. 클리어 입력 신호(218)는 앤드 게이트(AND gate)(312)에서 수신된다. 앤드 게이트(312)는 입력으로서 리셋 신호(reset signal)(208)와 인버터(inverter)(310)에의해 공급된 어드레스 클리어 신호(210)의 보수(complement)를 수신한다. 멀티플 비트 플립-플롭(318)은 클리어 입력 신호(218)가 로 일때 리셋한다. 따라서, 멀티플 비트 플립-플롭(318)은 리셋(208)이 로 일때 또는 어드레스 클리어 신호(210)가 하이 일때 리셋할 것이다.

요구 신호(66)의 특성은 부분적으로 판독-기록 회로(420)에 의해 제어된다. 판독-기록 회로(420)는 RAM 검사 신호(212)를 수신한다. RAM 검사 신호(212)가 로 일때 RAM 검사 제어 유니트(60)는 단일 포트 클록 RAM(70)의 제어를 요구하지 않는다. 만약 RAM 검사 신호(212)가 하이이면 단일 포트 클록 RAM(70)의 제어가 요구되며 요구 신호(66)의 스테이터스(status)는 RAM 액세스 요구 신호(202)와 RAM 액세스 응답 신호(RAM access response signal)(214)에 의해 결정된다. RAM 액세스 요구 신호(202)와 RAM 액세스 응답 신호(214)는 배타적 논리합 게이트(EXCLUSIVE-OR gate)(302)로의 입력들이다. RAM 검사 신호(212)가 하이 인경우에는 RAM 액세스 요구 신호(202)와 RAM 액세스 응답 신호(214)가 둘다 하이 이거나 둘다 로 인경우에 요구 신호(66)은 로 일것이다. 그러나 만약 RAM 액세스 요구 신호(202)가 하이 이고 RAM 액세스 응답 신호(214)가 로 인경우 또는 RAM 액세스 요구 신호(202)가 로 이고 RAM 액세스 응답 신호(214)가 하이 인경우에 요구 신호(66)는 하이일것이다. RAM 액세스 응답 신호(214)의 특성은 이하에서 기술될 것이다.

RAM 액세스 응답 신호(214)는 핸드셰이킹 회로(handshaking circuit)(430)에의해 제어된다. 도 4에 도시된 핸드셰이킹 회로(430)는 단일 비트 플립-플롭(308)을 포함한다. 단일 비트 플립-플롭(308)은 그것의 출력인 RAM 액세스 응답 신호(214)를 클록 신호(206)의 라이징 에지(rising edge)후에 그것의 입력인 단일 비트 플립-플롭 입력 신호(220)와 같도록 설정한다. RAM 액세스 응답 신호(214)는 하나의 입력을 멀티플렉서(306)로 공급한다. 멀티플렉서로의 다른 입력은 RAM 액세스 요구 신호(202)이다. 멀티플렉서(306)는 요구 신호(66)에의해 선택된다. 요구 신호(66)가 하이 일때 RAM 액세스 요구 신호(202)가 선택된다. 요구 신호(66)가 로 일때 RAM 액세스 응답신호(214)가 선택된다. 이와같이, 핸드셰이킹 회로(430)는 요구신호(66)가 하이 일때 RAM 액세스 요구 신호(202)를 RAM 액세스 응답 신호(214)로 복사한다. 단일 비트 플립-플롭(308)은 또한 단일 비트 플립-플롭(308)을 리셋하기위해 클리어 입력 신호(208)를 수신한다.

이와같이, 판독-기록 회로(420), 핸드세이킹 회로(430)와 내부 어드레싱 회로(440)를 사용하여 RAM 검사 제어 유니트(60)는 단일 포트 클록 RAM(70)을 제어하기위해 그리고 단일 포트 클록 RAM(70)의 모든 위치로의 데이터의 판독과 기록을 제어하기 위하여 사용가능하다. 게다가, 단일 포트 클록 RAM(70)을 검사하기 위해 사용되는 데이터는 병렬 호스트 버스(30)에의해 공급되고 수신되기 때문에 데이터는 병렬 방식으로 기록되고 판독될 수 있다. 데이터가 병렬 방식으로 기록되고 판독될수 있기 때문에 검사(testing)가 고속으로 수행될 수 있다.

도 5는 도 4에 도시된 RAM 검사 제어 유니트(60)의 일부와 연관된 타이밍 다이어그램(timing diagram)이다. 도 5는 클록 신호(206), RAM 검사 신호(212), RAM 액세스 신호(202), 요구 신호(66), 그리고 RAM 액세스 응답 신호(214)에 대한 예시 파형을 제공한다.

도 1내지 도 5를 참조하면서, 본 발명의 한 실시예의 동작을 설명한다. 단일 포트 클록 RAM을 검사하는 것이 요구될 때, 적합한 제어 신호들은 병렬 호스트 버스(30)를 통하여 RAM 검사 제어 유니트(60)로 공급된다. 검사는 RAM 검사 신호(212)를 하이로 설정함으로써 가능하게 된다. RAM 검사 신호(212)가 하이인경우, 도 5에서 도시된바와 같이 요구 신호(66)는 RAM 액세스 요구 신호(202)와 RAM 액세스 응답 신호(214)가 다른값을 가질 때 하이 값을 가지게 된다. 만약 RAM 액세스 요구 신호(202)와 RAM 액세스 응답 신호(214)가 다른 값을 가질 때 RAM 검사 제어 유니트(60)는 아비터(110)에의해 선택되어 전송 FIFO 제어 유니트(40)와 수신 FIFO 제어 유니트(50)가 차단된채 단일 포트 클록 RAM(70)을 제어한다. RAM 액세스 요구 신호(202)의 값의 토글은 이하에서 기술되는 것 처럼 요구 신호(66)를 로에서 하이로 변화시킨다.

시동(startup)시 RAM 액세스 요구 신호(202)와 RAM 요구 응답 신호(214)는 낮다. 게다가, RAM 검사 요구 유니트(60)가 단일 포트 클록 RAM(70)의 액세스를 끝낸 이후에 RAM 액세스 요구 신호(202)의 값은 RAM 액세스 응답 신호(214)로 복사된다. 이와같이, RAM 액세스 요구 신호(202)가 토글될때까지 RAM 액세스 요구 신호(202)와 RAM 액세스 응답 신호(214)는 둘다 같은 값을 가진다. RAM 액세스 요구 신호(202)와 RAM 액세스 응답 신호(214)가 같은 값을 가지거나 RAM 검사 신호(212)가 로 일때 요구 신호(66)는 로가되고 RAM 검사 제어 유니트(60)는 단일 포트 클록 RAM(70)을 제어할수 없게 된다. 그러나 RAM 검사 신호(212)가 하이인 조건하에서, 일단 RAM 액세스 요구(202)가 토글되면 RAM 액세스 요구 신호(202)와 RAM 액세스 응답 신호(214)는 다른 값을 가지게되고 배타적 논리합 게이트(302)의 출력은 요구 신호(66)를 하이로 설정하면서 하이 값을 가진다. 요구 신호(66)가 하이 일때 RAM 검사 제어 유니트(60)는 단일 포트 클록 RAM(70)으로의 판독과 기록을 제어할 수 있다.

데이터의 어드레싱은 아래와 같이 이루어진다. 어드레스 출력 신호(62)는 클리어 어드레스 신호(210)를 하이로 설정함으로써 영으로 설정된다. 어드레스 출력 신호(62)를 영으로 설정함으로써 병렬 호스트 버스(30)로 부터의 데이터는 동작 신호(action signal)(204)를 하이로 판독-기록 신호(64)를 로로 설정함으로써 기록된다. 판독-기록 신호(64)가 로 일때, 병렬 호스트 버스(30)를 통하여 공급된 데이터는 단일 포트 클록 RAM(60)에 쓰여질 수 있다. 판독-기록 신호(64)가 하이 일때, 데이터는 단일 포트 클록 RAM(70)으로부터 판독될 수 있다. 어드레스 출력 신호(62)가 영으로 설정됨으로써 데이터는 첫 번째로 위치 영(zero)에 기록된다.

도 4와 연계하여 위에서 기술된바와 같이, 요구 신호(66)가 하이 일때 인크리멘트(314)는 어드레스 출력 신호(62)에 일을 더한다. 이와 같이, RAM 액세스 응답(214)은 RAM 검사 제어 유니트(60)가 기록을 끝내고, 어드레스 출력 신호(62)에 차 기록 동작(next write action)을 위해 일(one)이 증가 된후에 토글되었다. 기록이 완료됨에따라 RAM 액세스 요구(202)의 값은 RAM 액세스 응답(214)의 값으로 복사되고 요구 신호(66)를 하이에서 로로 변화시킨다. 두 번째로 기록하기위하여, RAM 액세스 요구(202)는 토글되면서 요구 신호(66)를 기록이 가능하도록 하이로 변화시킨다. 데이터는 다음에 어드레스 출력 신호(62)가 일(one)로 증가 되었기 때문에 기억 장소 일(one)에 기록된다. 이러한 단계들은 단일 포트 클록 RAM(70)이 병렬 호스트 버스(30)에 의해 공급되는 데이터로 채워질 때 까지 반복될 수 있다.

단일 포트 클록 RAM(70)이 데이터로 채워진후에 데이터는 병렬 호스트 버스(30)를 통하여 반대로 읽혀지고 단일 포트 클록 RAM(70)의 완전성(integrity)을 확인하기 위하여 예측 데이터(expected data)와 비교된다. 이 과정은 아래와 같이 이루어진다.

클리어 어드레스 신호(210)는 어드레스 출력 신호(62)를 영으로 재 설정하기 위하여 하이 값으로 설정된다. 동작 신호(204)는 로로 설정되고 단일 포트 클록 RAM(70)로부터의 판독을 지정하기 위하여 판독-기록 신호(64)를 하이 값으로 만든다. 다음에 RAM 액세스 요구(202)는 다음에 토글되고 요구 신호(66)를 하이로 설정하고 기억 장소 영에서 데이터 판독을 할수 있도록 한다. 요구 신호(66)를 하이로 설정하는것은 또한 어드레스 신호(224)를 증가 시킨다. 어드레스 신호(224)는 클록 입력(206)의 라이징 에지(rising edge)후에 출력(227)에서 어드레스 출력 신호(62)로 복사된다. 이와같이 어드레스 출력 신호(62)는 다음 판독을 위해 일(one)만큼 증가된다. 그 데이터는 다음에 단일 포트 클록 RAM(70)의 완전성을 확인하기 위하여 예측 데이터에 비교될 수 있다. 판독을 완료함에따라, RAM 액세스 요구(202) 값은 RAM 액세스 응답(214)으로 복사되고 요구 신호(66)를 하이 값에서 로 값으로 변화시킨다. 메모리에서 다음 위치에서의 판독을 위하여 RAM 액세스 요구(202)는 토글되고, 판독할수있도록 요구 신호(66)를 하이로 변화시킨다. 그뒤에 데이터는 위치 일(one)에서 판독될 수 있다. 이러한 과정들은 모든 데이터 위치들이 검사 될때까지 반복된다.

위에서 기술된 단일 포트 클록 RAM(70)의 완전성을 확인하기 위한 과정은 단일 포트 클록 RAM(70)의 모든 비트들이 토글될때까지 반복된다. 단일 포트 클록 RAM(70)에서 모든 비트들의 토글링(toggling)을 성취하는 한 방법은 세벌의 데이터 세트를 기록하고 판독하는 것을 포함한다. 기록될 수 있는 데이터는 (1)단일 포트 클록 RAM(70)이 정확하게 어드레스 되었는지를 확실하게 하기위해 어드레스 위치로의 어드레스 값의 기록; (2)AAAAAAAAH의 각 메모리 위치로의 기록; 그리고 (3)55555555H의 각 메모리 위치로의 기록을 포함한다. 단일 포트 클록 RAM(70)의 특정한 기록장소에 관련된 어드레스들은 검사 제어 유니트(60)에 의해 지정될수있기 때문에, 어드레스의 값은 그 어드레스에 의해 지정된 메모리 기록장소에 기록된다. 이러한 방법으로, 완전한 단일 포트 클록 RAM(70)의 검사가 수행될수있다.

RAM 검사 제어 유니트(60)는 또한 단일 포트 클록 RAM(70)의 내용물을 검사하기 위하여 사용될 수 있다. 단일 포트 클록 RAM(70)의 내용물을 검사하는 것은 오류 수정(debugging)의 목적을 수행하는데 유용하다. 이 절차는 병렬 호스트 버스(30)에 의해 공급된 데이터를 기록하고 그뒤에 그 데이터를 판독하는 대신에 병렬 호스트 버스(30) 또는 IEEE 1394 직렬 버스(20)로의 전송을 위해 단일 포트 클록 RAM(70)에 일시적으로 저장된 데이터가 직접적으로 판독되는 점을 제외하고는 위에서 기술된 단일 포트 클록 RAM(70)의 검사와 상당히 유사하다. 단일 포트 클록 RAM(70)으로부터 데이터를 판독하는 것은 단일 포트 클록 RAM(70)에서 판독될 데이터를 지시하기 위하여 RAM 테스터 신호(212)를 하이로, 클리어 어드레스 신호(210)를 하이로, 그리고 동작 신호(204)를 로로 설정함으로써 수행된다. RAM 액세스 요구 신호(202)는 단일 포트 클록 RAM(60)으로부터 데이터를 판독할수 있도록 요구 신호(66)를 하이로 설정하고 그 뒤에 토글된다. 위치 영에서 판독된 후에 어드레스 출력 신호(62)는 증가하며 RAM 액세스 요구 신호(202)의 값은 RAM 액세스 응답 신호(214)의 값에 복사되고 요구 신호(66)를 높은값에서 로로 변화시킨다. 두 번째로 데이터를 읽기 위하여 RAM 액세스 요구(202)가 토글되고 요구 신호(66)를 하이로 변화시킨다. 데이터는 그뒤에 위치 일에서 판독된다. 이러한 단계들은 모든 데이터 위치들이 읽혀질 때까지 반복될 수 있다.

이와 같이, RAM 검사 제어 유니트(60)는 단일 포트 클록 RAM(70)의 제어권을 가짐으로써 단일 포트 클록 RAM(70)의 검사가 가능하게 작동하고, 단일 포트 클록 RAM(70)의 모든 메모리 위치로의 데이터의 판독과 기록을 제어하며, 또한 내부적으로 병렬 호스트 버스(30)에서 공급된 데이터를 기록하고 판독하기 위한 기억 장소들을 지정하기 위해 어드레스들을 생성한다. 그러므로 종래의 기술로서 가능한 검사보다 더 완벽한 고속의 단일 포트 클록 RAM(70)의 검사가 수행될 수 있다. 이와함께, 본 발명에 따르면, 단일 포트 클록 RAM(70)내의 모든 기억 장소들의 내용들도 검사될 수 있다.

비록 본 발명이 앞서의 상세한 설명에 의해 특별히 도시되고 설명되었지만, 첨부된 특허 청구 범위에 의해 정의된 발명의 본질과 범위에서 벗어나지 않고도 당업자가 다양한 다른 변형과 변경을 가할 수 있다는 것은 자명하다.

Claims

병렬 호스트 버스와 IEEE 1394 직렬 버스를 결합하는 병렬 대 직렬 인터페이스(parallel to serial interface)에 있어서,

상기 병렬 호스트 버스 또는 상기 IEEE 1394 직렬 버스에서 수신된 데이터를 일시적으로 저장하기 위한 복수개의 기억 장소를 가지며 전송 메모리 부분과 수신 메모리 부분으로 논리적으로 분할되어 있는 랜덤 액세스 메모리와,

상기 병렬 호스트 버스로부터 상기 직렬 버스로의 데이터 전송을 제어하도록 작동되며 상기 랜덤 액세스 메모리의 상기 전송 메모리 부분을 액세스하도록 작동되는 전송 제어 유니트와,

상기 병렬 버스에 의한 상기 IEEE 1394 직렬 버스로부터의 데이터 수신을 제어하도록 작동되며 상기 랜덤 액세스 메모리의 상기 수신 메모리 부분을 액세스하도록 작동되는 수신 제어 유니트와,

상기 병렬 호스트 버스에서 수신된 제어 신호에 기초하여 상기 랜덤 액세스 메모리의 제어를 선택적으로 획득하도록 작동되며, 상기 랜덤 액세스 메모리내의 각 기억 장소에 대한 어드레스를 내부적으로 생성하도록 작동되며, 검사를 위해 상기 내부적으로 생성된 어드레스들과 연관된 각 메모리 기억 장소로부터 상기 병렬 호스트 버스로 병렬 데이터를 전송하는것을 제어하도록 작동되며, 상기 IEEE 1394 직렬 버스와 상기 병렬 호스트 버스 사이의 데이터 전송이 가능하도록 상기 랜덤 액세스 메모리의 제어를 선택적으로 포기하도록 작동되는 검사 유니트

를 포함하는 인터페이스.
제1항에 있어서, 상기 검사 유니트는 상기 병렬 호스트 버스로부터 상기 내부적으로 생성된 어드레스들과 연관된 각각의 기억 장소로의 병렬 데이터 전송을 제어하도록 작동되는 인터페이스.
제1항에 있어서, 상기 검사 유니트는 상기 랜덤 액세스 메모리 내의 각 기억 장소에 대한 어드레스를 생성하기 위한 카운터(counter)를 포함하는 인터페이스.
제3항에 있어서, 상기 검사 유니트는 카운터를 리셋 시키기 위한 클리어 어드레스 신호(clear address signal)를 수신하도록 작동되는 인터페이스.
제1항에 있어서, 상기 검사 유니트는 랜덤 액세스 메모리로부터 상기 병렬 호스트 버스로의 병렬 데이터 전송을 개시시키기 위한 메모리 액세스 요구 신호(memory access request signal)를 수신하도록 작동되는 인터페이스.
제1항에 있어서,

상기 전송 제어 유니트는 상기 랜덤 액세스 메모리의 상기 전송 메모리 부분을 선입 선출(first-in, first-out)방식으로 액세스하도록 작동되며

상기 수신 제어 유니트는 상기 랜덤 액세스 메모리의 상기 수신 메모리 부분을 선입 선출 방식으로 액세스하도록 작동되는 인터페이스.
제1항에 있어서, 상기 검사 유니트는

메모리 검사 신호를 수신하고,

메모리 액세스 요구 신호를 수신하고,

상기 메모리 검사 신호와 상기 메모리 액세스 요구 신호의 값들에 기초하여 상기 메모리의 제어를 획득하기 위한 메모리 제어 신호를 생성하도록 작동되는

인터페이스.
병렬 호스트 버스와 IEEE 1394 직렬 버스를 결합하는 병렬 대 직렬 인터페이스에 있어서,

상기 병렬 호스트 버스 또는 상기 IEEE 1394 직렬 버스에서 수신된 데이터를 일시적으로 저장하기 위한 복수개의 기억 장소를 가지는 랜덤 액세스 메모리와,

상기 병렬 호스트 버스로부터 상기 IEEE 1394 직렬 버스로의 데이터의 전송을 제어하도록 작동되며 상기 병렬 호스트 버스에 의한 상기 IEEE 1394 직렬 버스로부터의 데이터 수신을 제어하도록 작동되는 제어 유니트와,

상기 병렬 호스트 버스로부터 제어 신호를 수신하도록 작동되며, 상기 병렬 호스트 버스로부터 수신된 제어 신호에 기초하여 상기 랜덤 액세스 메모리의 제어를 선택적으로 획득하도록 작동되며, 상기 랜덤 액세스 메모리내의 각각의 기억 장소에 대한 어드레스를 내부적으로 생성하도록 작동되며, 상기 호스트 버스로부터 상기 내부적으로 생성된 어드레스들과 연관된 각각의 기억 장소로의 병렬 데이터 전송을 제어하도록 작동되며, 상기 호스트 버스로부터 상기 내부적으로 생성된 어드레스들과 연관된 각각의 기억 장소로 전송된 병렬 데이터와의 비교를 위해 상기 내부적으로 생성된 어드레스들과 연관된 각각의 기억 장소로부터 상기 호스트 버스로 병렬 데이터를 전송하는 것을 제어하도록 작동되는 검사 유니트

를 포함하는 인터페이스.
제8항에 있어서 상기 검사 유니트는 상기 랜덤 액세스 메모리내의 각각의 기억 장소에 대한 어드레스들을 생성하기 위한 카운터를 포함하는 인터페이스.
제9항에 있어서, 상기 검사 유니트는 상기 카운터를 리셋(reset)시키기 위한 상기 병렬 호스트 버스로부터의 클리어 어드레스 신호를 수신하도록 작동되는 인터페이스.
제8항에 있어서, 상기 검사 유니트는 상기 랜덤 액세스 메모리로부터 상기 병렬 호스트 버스로의 병렬 데이터 전송을 개시시키기 위한 상기 병렬 호스트 버스로 부터의 메모리 액세스 요구 신호를 수신하도록 작동되는 인터페이스.
제8항에 있어서, 상기 검사 유니트는

메모리 검사 신호를 수신하고,

메모리 액세스 요구 신호를 수신하고,

상기 메모리 검사 신호와 상기 메모리 액세스 요구 신호의 값에 기초하여 상기 메모리의 제어를 획득하기 위한 메모리 제어 신호를 생성하도록 작동되는 인터페이스.
제8항에 있어서, 상기 제어 유니트는

상기 호스트 버스에서 상기 직렬 버스로의 병렬 데이터 전송을 제어하도록 작동되는 전송 제어 유니트와,

상기 호스트 버스에 의한 상기 IEEE 1394 직렬 버스로 부터의 데이터 수신을 제어하도록 작동되는 수신 제어 유니트

를 포함하는 인터페이스.
병렬 호스트 버스와 직렬 버스를 결합시키는 인터페이스 시스템의 메모리를 검사하는 방법에 있어서,

상기 호스트 버스로부터의 검사 제어 신호를 상기 인터페이스 시스템에서 수신하는 단계와,

상기 제어 신호에 기초하여 메모리의 제어를 선택적으로 획득하는 단계와,

상기 병렬 호스트 버스로부터 복수개의 병렬 데이터 값을 수신하는 단계와,

각각의 병렬 데이터 값들에 대한 기록 어드레스를 상기 인터페이스내에서 내부적으로 생성하는 단계와,

상기 병렬 데이터 값과 연관된 상기 기록 어드레스와 연관된 상기 메모리내의 기억 장소에 각각의 병렬 데이터값을 기록하는 단계와,

상기 메모리의 적절한 동작(operation)을 확인하기 위해 기록된 상기 병렬 데이터와의 비교를 위해 상기 메모리로부터 각각의 병렬 데이터 값을 판독하는 단계와,

상기 메모리의 제어를 선택적으로 포기하는 단계

를 포함하며,

상기 메모리는 상기 인터페이스가 상기 병렬 호스트 버스와 상기 직렬 버스에 결합되어 있는 동안 검사를 위해 선택적으로 액세스되며, 상기 메모리의 제어는 상기 호스트 버스와 상기 직렬 버스 간의 데이터의 전송이 가능하도록 선택적으로 포기되는 방법.
제14항에 있어서, 각각의 병렬 데이터 값에 대한 기록 어드레스를 상기 인터페이스내에서 내부적으로 생성하는 상기 단계는 상기 인터페이스내에서 카운터의 계수(count)를 증가시키는 단계를 포함하는 방법.
제14항에 있어서, 각각의 병렬 데이터 값에 대한 기록 어드레스를 상기 인터페이스내에서 내부적으로 생성하는 상기 단계는

상기 병렬 호스트 버스로부터 클리어 신호(clear signal)를 상기 인터페이스내에서 수신하는 단계와,

상기 클리어 신호에 기초하여 상기 인터페이스내에서 카운터의 계수를 클리어(clear)하는 단계와,

제1 기록 어드레스로서 상기 카운터의 계수를 공급하는 단계와,

증분(increment)된 계수를 만들기 위해 상기 카운터를 증분하는 단계와,

제2 기록 어드레스로서 상기 카운터의 증분된 계수를 공급하는 단계

를 포함하는 방법.
제14항에 있어서, 상기 메모리의 제어를 획득하는 단계는

메모리 검사 신호를 상기 인터페이스내에서 수신하는 단계와,

메모리 액세스 요구 신호를 상기 인터페이스내에서 수신하는 단계와,

상기 메모리 검사 신호와 상기 메모리 액세스 요구 신호의 값들에 기초하여 상기 메모리의 제어를 획득하기 위한 메모리 제어 신호를 상기 인터페이스내에서 생성하는 단계

를 포함하는 방법.
제14항에 있어서, 상기 병렬 데이터 값과 연관된 상기 기록 어드레스와 연관된 상기 메모리내의 기억 장소에 각각의 병렬 데이터 값을 기록하는 상기 단계는 메모리 액세스 요구 신호를 토글링(toggling)하는 단계를 포함하는 방법.
제14항에 있어서, 상기 메모리의 제어를 선택적으로 획득하는 단계는 상기 인터페이스에 의해 선입 선출 메모리(first-in, first-out memory)로서 사용되는 단일 포트 클록 랜덤 액세스 메모리(single port clocked random access memory)의 제어를 선택적으로 획득하는 단계를 포함하는 방법.
제14항에 있어서, 데이터를 상기 메모리로부터 기록할 것 인지 또는 판독할 것인지를 지정하기 위한 판독-기록 신호(read-write signal)를 생성하는 단계를 더포함하는 방법.