JPH0766043B2 - 自動テスト装置及び方法 - Google Patents

Description

【発明の詳細な説明】 本発明は自動テストシステムに関するものであって、更
に詳細には、テスト中の電子デバイス乃至は回路へタイ
ミング信号を供給するタイミング発生器を使用する自動
テスト装置及び方法に関するものである。

自動テストシステムは従来公知である。第１図は典型的
な従来の自動テストシステム10のブロック図である。テ
ストシステム10は、マスタクロック11、ベクトルシーケ
ンス動作論理12、テスト中のデバイス（DUT）電源13、
パラメータ測定ユニット（PMU）14、中央処理装置（CP
U）15,コンピュータメモリ16、ローカル周辺装置17、通
信インターフェース18、ユーザワークステーション19を
有している。マスタクロック11はマスタシステムクロッ
クであり、石英結晶の如き非常に安定な要素から通常発
生されるマスタクロック信号を供給する。ベクトルシー
ケンス動作論理12は、DUT30をテストする為にベクトル
メモリ22内にストアされているテストベクトルを逐次的
にアクセスするのに利用される。DUT電源13は、CPU制御
下において、テスト中のデバイスDUT30へ所望の電圧及
び電流レベルを供給するのに役立つ。PMU14は、CPU制御
下において、DUT30の選択した電気的パラメータを測定
するのに利用される。CPU15はテストシステム10の全体
的な動作を制御する。コンピュータメモリ16はCPU15に
よって使用されるデータをストアする為の手段として使
用される。ローカル周辺装置17は、通常、ラインプリン
タ、ビデオディスプレイ等の周辺装置である。通信イン
ターフェース18は、所望により、テストシステム10がそ
の他のシステムと通信することを可能とする為に設ける
ことが可能である。ユーザワークステーション19は、所
望のデバイスをテストする為に又或るテスト結果をモニ
タする為に特定のテストプログラムをロードしたりする
等の為にユーザがテストシステム10の動作を制御するこ
とを可能とする為に設けられている。コンピュータバス
20は、CPU15、コンピュータメモリ16、ローカル周辺装
置17、通信インターフェース18、ユーザワークステーシ
ョン19、付加的なコンピュータ又は周辺装置（不図示）
の間の相互接続を可能とする。

テストシステム10は、制限された数のタイミング発生器
24を有しており、その各々はその前エッジと後エッジと
がCPU15によって制御される単一のアナログタイミング
信号を供給する。この様な従来のテストシステムにおい
ては、タイミング発生器は高価である為にその数は制限
されており、又初期の頃の自動テストシステムにおいて
は、テストされるべきデバイスは比較的小さく且つ今日
のデバイスと比較して程度が低く、従ってテスト中のデ
バイスの全ての電気的テストを実施する為に比較的少な
い数（即ち、約16）のタイミング発生器が必要であった
に過ぎない。これらの限定的な数のタイミング発生器に
よって与えられるタイミング信号がテスト中のデバイス
の何れのリードにおいても使用することが可能である為
に、寧ろ複雑なスイッチングマトリクス25を使用して基
本的に交差点スイッチとして機能させて限定的な数のタ
イミング発生器からの信号が波形フォーマッタ26の選択
したものに印加されることを可能としている。このこと
は、又、単一のテスト期間の期間中に複数個のフォーマ
ットで単一のタイミング信号がDUT30の複数個のリード
へ印加されることを可能としている。電子デバイスにお
ける複雑性が増加すると共にDUT30上のリード数が増加
すると、スイッチングマトリクス25はなおさら大きく且
つ複雑にせねばならず、従って一層高価なものとなる。

波形フォーマッタ26は限定的な数のタイミング発生器24
からのタイミング信号を受け取り且つピンエレクトロニ
クス27へ適宜のテスト波形を供給する。これらのテスト
波形の幾つかを第2a図に示してあるが、当業者等にとっ
て明らかな如く、その他のこの様な波形を使用すること
も可能である。第2a図はタイミング発生器の５つの期間
を示しており、ベクトルメモリ22によってあたえられる
テストデータはこれらの５つのタイミング期間の間、夫
夫、論理0,0,1,1,0である。全ての遷移はタイミング発
生器の１つ又はそれ以上のエッジに反映されている。第
2a図の残りの部分は、タイミング発生器情報とテストデ
ータ情報とを結合した結果を示しており、エッジが各タ
イミング発生器クロック期間の開始時に現われるノンリ
ターンツゼロ（NRZ）真データ信号、エッジが各タイミ
ング発生器クロック期間の開始時に現われるNRZ偽デー
タ、リターンツゼロ（RTZ）真データ、リターンツワン
（RTO）偽データ、及びRTZ偽データを提供する。

テストシステム10もベクトルメモリ22を有している。ベ
クトルメモリ22は複数個のテストベクトルをストアして
おり、これらのテストベクトルは基本的に各々がDUT30
に印加される二進信号を画定すると共にそのテストベク
トルワードによって画定される入力信号に応答して適切
に機能するテスト中のデバイスによって受け取られるべ
き適切な出力信号を画定する複数個のビットから構成さ
れている。実際上、ベクトルメモリ22がテスタデータバ
ス23へ複数個のテストベクトルを逐次供給させる為にCP
U15はベクトルメモリ22を制御する。DUT30へのアナログ
テスト信号を供給するピンエレクトロニクス27へアナロ
グ信号を供給する為にスイッチングマトリクス25によっ
てルートを付けられて限定的な数のタイミング発生器24
によって与えれるベクトルメモリ22及びタイミング信号
によって供給されるテストベクトルに応答して、これら
のテストベクトルは波形フォーマッタ26によって受け取
られる。

波形フォーマッタ26（第１図）はテスタアクセスバス21
を介してCPU15によって制御され、テスト中のデバイス3
0の各リードに対して適宜のテスト波形を選択する。第
１図にはこの様な６個の波形フォーマッタのみを示して
あるが、この様な従来のコンピュータ化したテストシス
テムは同時にテストすることの可能なテスト中のデバイ
スの各リードに対する波形フォーマッタを有している。
これらは屡々60乃至120個のオーダのリードであり、従
って60乃至120波形フォーマッタが与えられる。波形フ
ォーマッタ26からの出力信号はピンエレクトロニクス27
の適宜の１つにあたえらる。ここでも、複数個のピンエ
レクトロニクスが与えれられ、コンピュータテストシス
テム10によって同時的に制御されることの可能なテスト
中のデバイスの各リードに対してこの様な１つのピンエ
レクトロニクス回路が与えられる。ピンエレクトロニク
ス27は波形フォーマッタ26からのアナログ信号とDUT供
給源13によって与えられる電圧及び電流とを結合してDU
T30へ適宜のテスト信号を供給する。

電子デバイスをテストする場合に、多数のファクターが
重要である。第１に、正確な選択電圧及び電流を印加す
る能力が不可欠である。第２に、テスト動作の結果とし
て電流レベル及び電圧レベルを測定する能力は重要であ
る。第３に、テスト中のデバイスへ印加されるか又はテ
スト中のデバイスから測定されるテスト信号の正確なタ
イミングが不可欠である。例えば、RAM,ROM,PROM等の如
き典型的なメモリデバイスにおいては、適宜のアドレス
信号がテスト中のデバイスに印加され、テスト中のデバ
イスは出力ワードを供給し、該ワードはメモリデバイス
中にストアされるべき正確なデータのテーブルと比較さ
れる。当然、全てのメモリデハイスは或る量のアクセス
時間を必要とし、従ってテスタは、テスト中のデバイス
からの出力ワードが正しいか否かを決定する為にテスト
中のデバイスから出力ワードを読み取る前にアドレス信
号を印加した後に或る時間の間待機せねばならない。第
１の条件として、各テストサイクルに対してテスト中の
デバイスの全てのピンを調べる為に充分なタイミング電
圧及び電流源が使用可能でなければならない。然し乍
ら、集積回路デバイスが一層複雑になると、与えられた
限定的な数のタイミング発生器は不充分となることがあ
り、限定的な数のタイミング発生器で全てのピンをテス
トすることを可能とする為の複雑な構成を必要とする。
従って、テストシステム10はテスト中のデバイスへ非常
に正確にタイミング情報を供給し且つテスト中のデバイ
スによって情報が戻される時に時間を正確に測定するこ
とが可能でなければならない。

更に、この様なデバイスが或る速度で動作することを製
造者が特定し且つ顧客が要求する。換言すると、メモリ
デバイスの例の場合、アドレス信号を印加した後或る時
間内に、ユーザはメモリデバイスの出力リード上に適宜
のデータを受け取ることを予測可能であることが予測さ
れる。従って、この様なデバイスをテストする場合に
は、テスト中のデバイスにアドレス信号を供給した後に
或る特定時間内に出力信号が受け取られることが基本で
ある。従って、テストシステム10は、テスト中のデバイ
スへ非常に正確にタイミング情報を提供し且つ情報がテ
スト中のデバイスによって返される場合に時間を正確に
測定することが可能でなければならない。従って、中央
処理装置15の制御下においてタイミング信号をベクトル
メモリ22へタイミング発生器24が一度供給すると、これ
らのタイミング信号が可及的に正確にDUT30の適宜のリ
ードへ到達することが必要である。然し乍ら、何れのシ
ステムにおける如く、タイミング発生器24とDUT30との
間には伝播遅延が存在する。更に、これらの伝播遅延
は、タイミング信号がタイミング発生器24からDUT30の
適宜のリードへ取らねばならない正確な経路に依存して
異なる。換言すると、各波形フォーマッタ26はそれ自身
の特定的な伝播遅延を持っている。第２に、各ピンエレ
クトロニクス27もそれ自身の特定的な伝播遅延を持って
いる。第３に、スイッチングマトリクス25は、タイミン
グ発生器24から波形フォーマッタ26へルート付けされて
いる各タイミング信号へ付加的で等しくない伝播遅延を
供給する。単一のタイミング信号が複数個の波形フォー
マッタ従ってDUT30のリードへルート付けされる場合、
タイミング信号はDUT30の種々のリードへそのルート上
において異なった伝播遅延に遭遇する。スイッチングマ
トリクス25、波形フォーマッタ26、ピンエレクトロニク
ス27によって与えられる各伝播遅延は性質的には累積的
であり、従って各タイミング信号はタイミング発生器24
からDUT30へ通過する場合に独得の伝播遅延によって遅
延される。一度テスト中のデバイス30に到着するとタイ
ミング信号の相対的なタイミングを維持する為にこれら
の伝播遅延の各々を可及的に等しくさせる為に調節をせ
ねばならない。従って、タイミング発生器24とDUT30と
の間の各経路内には多数の所謂「デスキュー（矯正）」
要素が設けられている。この様な矯正要素31はスイッチ
ングマトリクス25の選択した経路内、波形フォーマッタ
26の選択した１つ、及びピンエレクトロニクス27の選択
した１つに例示的に示してあるが、スイッチングマトリ
クス25内の各経路、各波形フォーマッタ26、各ピンエレ
クトロニクス27は最大の精度とする為にそれ自身の矯正
要素31を持つことが可能であることを理解すべきであ
る。矯正要素31は、タイミング発生器24からテスト中の
デバイス30への各経路に沿っての全伝播遅延は等しくさ
せることが可能である様に付加的で調節可能な要素31を
供給する。手動又はコンピュータ制御される矯正要素を
使用することが可能である。手動矯正要素31は、通常、
RC遅延回路を有しており、通常手動で調節される。換言
すると、コンピュータテストシステム10の製造中及び爾
後の修理及び保護維持操作中、タイミング発生器24とテ
スト中のデバイス30のリードとの間の伝播遅延を測定す
る為に高価なテスト機器を熟練した技術者が使用するこ
とが必要である。次いで、これらの技術者は、これら矯
正要素31の全て又は幾つかを手動で極めて慎重に調節し
てタイミング発生器24とDUT30との間の伝播遅延を可及
的に近接させねばならない。然し乍ら、これはかなり時
間を必要とする作業であり、熟練した技術者及び高価な
測定機器を必要とする。更に、屡々知見されることであ
るが、この様な調節はかなり頻繁に行って、タイミング
発生器24とテスト中のデバイス30との間の伝播遅延が所
要の明細内に維持されることを確保せねばならない。か
なり高価であるということに加えて、この様な再調節は
必然的にコンピュータテストシステム10が使用不能状態
とさせ、不所望のダウン時間を発生させ、従ってコンピ
ュータ化したテストシステム10の生産能力の損失を招
く。又、タイミング経路の複雑性が増加すると、全ての
経路によって与えられる伝播遅延を等しくすることは一
層困難になる。同時に、顧客は、より高速でより複雑な
デバイスを増加した精度でテストすることを要求してい
る。最近の矯正要素はデジタル・アナログ変換器を使用
しており、それはゲート上のスイッチングスレッショホ
ールド電圧レベルを制御するデジタルワードに応答して
アナログ値を与え、その際に調節可能なゲート伝播遅延
を供給する。これは技術者の作業を簡単化するが、矯正
を必要とする複雑な信号経路を持つという問題は残る。
この様な矯正要素はかなり複雑であり且つ高価であって
完全には正確ではない。

タイミング発生器24とDUT30との間の伝播遅延は異なり
且つ調節されねばならないという事実に加えて、更に知
得されたことであるが、波形フォーマッタ26によって与
えられる伝播遅延は、波形フォーマッタを制御するベク
トルメモリ22によって与えられるデータが論理１である
か又は論理０であるかに依存して変化する。伝播遅延内
のこのタイプの矯正はテストデータに依存するので、こ
の様なデータに依存する矯正は従来不可能であるか又は
極めて困難であり、近似的に矯正するのみであった。

従って、テスト中のデバイス30に供給されるタイミング
信号内に発生するエラーは幾つかの発生源によって発生
されることが分かる。

1.タイミング発生器24によって与えられる中心的に発生
されるタイミング信号におけるエラー。これらのエラー
はタイミング発生器24の分解能の限界及びキャリブレー
ションエラーに起因する。

2.ドリフト及びクロストークに起因するスイッチングマ
トリクス25内のエラー。

3.分解能の限界、ドリフト、矯正要素31の調節中に発生
する測定エラーに起因する矯正要素31内のエラー。

4.波形フォーマッタ26内のエラー。

5.テスト中のデバイス30において特定した電圧の振れに
おける差異に起因するDUT30における信号のライズタイ
ムにおける変化。

6.ドリフト、クロストーク、キャリブレーションエラー
に起因するマスタクロック11におけるエラー。

従来のシステムにおいてはこれらの多数のエラー発生源
を持っているということ自体が問題である。タイミング
発生器26からDUT30へ進むにつれてタイミング情報はこ
れらのエラーの各々に逐次的に露呈されるので、標準的
な統計的解析から全体的なエラーは個別的なエラー項の
和である。タイミング経路の全要素が最良の技術で構成
した場合であっても、全体的なエラーはこれらの個別的
なエラーの和であって、従ってより少数のエラー発生源
が存在する場合よりも一層大きなエラーが存在してい
る。

スイッチングマトリクス25内に包含されている調節用矯
正要素31に関連する別の主要な問題は、テストシステム
10の動作中に、タイミング発生器24を種々の波形フォー
マッタ26に接続させる為にスイッチングマトリクス25は
常に再編成されるということである。このマトリクス25
のスイッチングに起因して、伝播経路従ってスイッチン
グマトリクス25を介しての伝播遅延は常に変化する。こ
のことは、スイッチングマトリクス25によって与えられ
る平均的な矯正量を取り除く為にスイッチングマトリク
ス25内に設けられている矯正要素31は近似的にのみ調節
可能であることを意味している。然し乍ら、実際上、ス
イッチングマトリクス25を介しての選択した経路は、通
常、このスイッチングマトリクス25を介しての「平均
的」な伝播遅延よりも一層大きいか又は小さい伝播遅延
を持っており、従ってスイッチングマトリクス25内に存
在する矯正要素31はスイッチングマトリクス25を近似的
に矯正することが可能であるに過ぎない。

本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、従来のテストシステ
ムと比較して新規な態様でタイミング信号が発生される
独得な自動テスト装置及び方法を提供することを目的と
する。

本発明によれば、タイミング信号の伝播遅延に対する全
ての調節は、アナログタイミング信号が何時発生される
かを画定するデジタル情報を調節することによってデジ
タル的に行われる。この様に、伝播遅延の矯正はコンピ
ュータ制御の下で自動的に行われ、ハードウエアの矯正
要素の注意深い調節を必要とすることはない。更に、伝
播歪をデジタル的に調節することによって、データ値
（論理０及び論理１）に依存する伝播歪を矯正すること
が可能である。更に、本発明に拠れば、タイミング信号
はタイミングパルスによるのではなく３つのタイミング
エッジによって与えられ、その際にタイミング信号の発
生を一層正確なものとしている。本発明の別の特徴とし
て、テスト中のデバイスのピン当り少なく共１つのタイ
ミング発生器を設けることによって複雑なスイッチング
マトリクスを使用することを排除しており、その際に複
雑なハードウエア、スイッチングマトリクスに関連する
伝播エラーを排除しており、ユーザに向上した能力を提
供し、一方同時的にテスト中のデバイスのテスト中にテ
ストシステムを制御する為に使用するソフトウエアを作
製することに関連する問題を簡単化させている。

以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。

本発明に拠れば、多数の機能を持った独得のテスト装置
及び方法が提供され、（１）テスト中のデバイスの各リ
ードに割り当てられた独立のタイミング発生器を提供し
ておりその際に充分な数のタイミング発生器が設けられ
ていないという問題を解消しており、（２）テスト中の
デバイスの多数ピン間でどのタイミング発生器も共用さ
れることがないのでスイッチングマトリクスを完全に除
去することを可能としており、（３）全てのタイミング
補償は１つのタイミング値及び１つのタイミング発生器
で行われるのでエラー項の数を減少させることを可能と
しており、（４）パルスではなくエッジによってタイミ
ングを与えることを可能としており、従って波形を形成
するのに２つを越えた数のエッジを使用することを可能
としている。

本発明に基づいて構成されたテスト装置の１実施例を第
３図にブロック図で示してある。テスト装置100は、マ
スタクロック11、DUT電源113、PMU114,CPU115,コンピュ
ータメモリ116、ローカル周辺装置117、通信インターフ
ェース118、ユーザワークステーション119等の何れの自
動テストシステムにも見られる多数の基本的な要素を有
している。従って、これらの要素は当業者等に周知であ
り、本明細書においてはそれらの詳細な説明は割愛す
る。

更に、テスト装置100はECLテスタコントローラ112を有
しており、それはテストハードウエアの制御においてテ
スタCPU115を補助する機能を有しており、又複数個のテ
ストベクトルを包含するベクトルメモリ122を有してい
る。テスト装置100は、更に、波形フォーマッタ123を有
しており、それはテストベクトルデータと結合して各テ
ストサイクルにおいてテスト中のデバイスの各ピンに対
して選択した波形を記述する。重要なことであるが、テ
スト装置100は複数個のタイミング発生器124を有してお
り、その数は通常約160であるが、任意の所望の数とす
ることが可能である。多くの従来のテストシステムは、
価格を最小のものとする為に使用されるタイミング発生
器の数を最小とする為の懸命の努力がなされている。こ
の様な従来のテストシステムは、テスト中のデバイスの
１つ又はそれ以上の選択したリードへ選択したタイミン
グ発生器からの出力信号を選択的に接続させる為のスイ
ッチングマトリクスを提供する為のかなりの努力がなさ
れている。この様な従来のシステムは又この様なマトリ
クスによって与えられる伝播遅延間のエラーを矯正する
為に多大の努力が払われておりかつ多大の経費が消費さ
れている。従来技術と対照的に、本発明ではテスト装置
の設計を異なった観点から行っている。従来のテストシ
ステムと対照して、本発明に基づいて構成されたテスト
装置は、複数個のタイミング発生器124を有しており、
その各タイミング発生器は特定のピンエレクトロニクス
ユニットと個別的に関連されており、該ピンエレクトロ
ニクスユニットはDUT130の個別的なリードと関連してい
る。即ち、複雑なスイッチングマトリクスを介してDUT1
30の多数のリード上で各タイミング発生器を使用する様
に設計する代りに、本発明では実効的に各タイミング発
生器の使用をDUT130の個別的なリードに制限している。
このことは、従来のテストシステムの考え方と逆であ
り、何故ならば本発明に基づいて構成されるテスト装置
が多数のリードを持ったデバイスをテストすることが可
能である為には、従来のものが必要としていたものより
も一層多数のタイミング発生器を必要とするからであ
る。然し乍ら、本発明は幾つかの独得の利点を提供して
いる。第１に、より多くのタイミング発生器を使用する
ものであるが、付加的なタイミング発生器はプログラマ
及びユーザにデバイスをテストする上で一層大きな柔軟
性を与えている。第２に、各タイミング発生器は特定の
ピンエレクトロニクス回路と個別的に関連しているの
で、スイッチングマトリクスの必要性が排除されてお
り、従って費用面で節約を与えている。更に重要なこと
は、スイッチングマトリクスを除去することによりスイ
ッチングマトリクスを使用することによって発生される
伝播遅延及び伝播遅延間の歪を排除している。従って、
矯正要素の必要とされる数はより少なく、キャリブレー
ションは著しく緩和され、精度は向上される。又、ピン
毎にタイミング発生器を持つことにより波形フォーマッ
ト形成機能及びタイミング機能を逐次的に逆にさせるこ
とを可能としており、従って波形フォーマット形成はデ
ジタル選択となり、それからタイミング信号が発生され
更に処理することなしに利用される。更に処理すること
なしにタイミング信号を使用することにより、エラー源
の数を減少し、タイミング信号の精度を改善している。
又、タイミング信号を発生する前に波形をフォーマット
形成することにより、論理１と論理０データに対して異
なったタイミング情報を使用することを可能としてお
り、以前には不可能であったタイミング精度に新たな要
素を付加している。又、複雑なスイッチングマトリクス
を除去することにより、パルスではなく、タイミングエ
ッジを独立的に取り扱うことを可能としており、且つ２
つを越えたエッジを使用することを可能とし、その結果
ユーザが所望する一層複雑な波形を形成する能力を与え
ている。このことは、従来のテストシステムにおいて
は、各所望のタイミングエッジに対して別々のスイッチ
ングマトリクスを持つこととすることによってのみ可能
であり、それは非常に困難であると共に実際的なものと
する為には費用がかかる。

テスト装置100は、更に、デジタル波形フォーマッタ123
を有しており、それは従来のテストシステム10（第１
図）の従来のアナログ波形フォーマッタ26とは異なって
いる。ベクトルバス122aを介してベクトルメモリ122に
よって供給されるテストベクトルに応答して、デジタル
波形フォーマッタ123はタイミング発生器124へバス123a
上をデジタル出力ワードを供給する。デジタル波形フォ
ーマッタ123によって供給されるデジタルワードはベク
トルメモリ122によって供給されるベクトルに応答して
派生される。ベクトルメモリ122内にストアされている
各ベクトルは、第４図に示した如く、２つの部分を有し
ている。本発明の１実施例においては、ベクトルメモリ
122内にストアされている各ベクトルは32＋Ｎビットワ
ードであり、ここでＮはDUT130のピン数である。テスト
ベクトルの32ビット部分の最初の10ビットはグローバル
サイクルタイプ（GCT）を形成する。グローバルサイク
ルタイプはDUT130の各リードと関連する各タイミング発
生器124（第３図）に共通である。グローバルサイクル
タイプは、本テストベクトルによってテストされるべき
DUT130の各リードに対しての可能な128組の波形の内の
１つの組を特定する。多数の可能な波形をテスト装置10
0によって発生させることが可能であるが、DUT130のテ
スト中に任意の与えられたテストステップのシーケンス
の間に比較的少数のこれらの波形が使用されることは略
確実である。従って、DUT130をテストする為にテストシ
ーケンスを実行する前に、ユーザはこの複数個の波形の
組を特定することが可能である。GCTは、この特定のテ
ストベクトルと共にどの組の波形を使用すべきかを決定
する為に役立つ。換言すると、多数の可能なテスト波形
の内のどれをDUT130の各リードへ印加するかを決定しよ
うとする代りに、10ビットのGCTはこれらの波形のどの
組をこのテストステップの期間中に使用すべきかを決定
するのに役立つ。この様に、比較的小さな10ビットGCT
はグローバルツーローカルサイクルテーブル150をアド
レスし、該テーブルはルックアップテーブルとして機能
し、それは更に各ピンに対する多数の可能な波形のどれ
をこの波形の組のDUT130の各リードへ印加すべきかを決
定する。GCTは、又、テストベクトルによって発生され
るべき波形の期間を決定する。当然、GCTは10ビット以
外のビットを有するべく形成することも可能であり、又
所望により全く使用しないこととすることも可能であ
る。

又、第４図に示した如く、テストベクトルの各32ビット
フィールドは、マスク（Ｍ）ワードを定義する６ビット
と、ドライブ（Ｄ）ワードを定義する６ビットと、反転
（Ｉ）ワードを定義する６ビットとを有しており、それ
は集約的に波形テーブル150のどの波形を各テストサイ
クルに対するDUT130の各ピンに対して選択するかの制御
の為の別の方法として機能する。この別の選択能力は或
る従来のテストシステムとの適合性を与える為に設けら
れている。

テストベクトル122a内の残りのＮビット情報は、データ
と、DUT130の各リードに関連する単一ビットとを有して
おり、ＮはDUT130の全リード数である。このデータは論
理値、即ち論理０又は論理１を決定し、それはこのサイ
クルに対して各グローバルツーローカルサイクルテーブ
ル150によって選択される各波形に印加される。

GCT,M,Dワードはアドレスとしてグローバルツーローカ
ルサイクルテーブル150に印加される。選択されたグロ
ーバルツーローカルサイクルテーブル150の値及びベク
トルデータ値とＩワード値は各DUTリードと関連する波
形テーブル151内のエントリーを選択するのに使用され
る。本発明の重要な特徴であるが、全ての波形情報及び
データ情報は波形テーブル内のエントリーを選択する為
のデジタル情報として取り扱われ、その波形情報は従来
のシステムにおける様にタイミングパルス情報へ印加さ
れない。更に重要なことであるが、ベクトルデータ値
は、このデータ値に依存して、幾つかの異なった波形テ
ーブル値の１つを選択することを可能とし、その際に各
データ値に対してタイミングを独立的に調節することを
可能としており、この能力は従来のシステムにおいては
得ることが不可能であった。

多くの所望の波形は少なくとも３個のエッジによって定
義することが可能であるので、本発明に基づいて構成さ
れたテスト装置100はDUT130のリード当り３つの別々の
エッジ発生器124-1乃至124-3を有している。勿論、当業
者等に明らかな如く、本発明をピン当り３つのエッジ発
生器よりも多くのもの又は少ないものに適用することも
可能である。事実、テスト中のデバイスと関連して単一
のエッジ発生器を使用し、該エッジ発生器がテストサイ
クル当り１個のエッジよりも多くのエッジを供給可能な
構成とすることが可能である。再度第4b図を参照する
と、各エッジ発生器124-1乃至124-3に関連して、波形テ
ーブル151内にストアされている波形情報の64個の別々
の組がある。波形テーブル151から選択されたエントリ
ーは各テストサイクルに対してタイミング発生器を構成
する情報を供給する。本発明の１実施例においては、波
形テーブルエントリーは72ビットから構成されており、
それは３個の独立したタイミングエッジ発生器124-1乃
至124-3の各々を構成する為の24ビットを供給する。こ
の24ビットが使用されてどの波形回路タイプを使用する
かを選択し、1,024マスタクロックサイクルのどれを使
用してタイミングエッジ発生器をトリガするかを選択
し、且つどの100ピコ秒ステップにおいてエッジ発生器
がトリガサイクルの後に100ピコ秒乃至59.9秒の範囲に
渡って動作するかを選択する。

本発明の別の重要な特徴は、１実施例においては、各ピ
ンに対して３個の別々の独立的なエッジ発生器が設けら
れているということである。この為に、各エッジは独立
な回路で処理され、タイミングは単一の２つのエッジを
持ったパルスとして取り扱う従来のシステムにおける如
く同じ回路によって処理されるのではない。このこと
は、ギャップやデッドゾーン無しで、タイミングを完全
な1,024マスタクロックカウント範囲に渡って100ピコ秒
の分解能とさせることを可能とする。タイミングがパル
ス情報として扱われ且つフォーマット情報がそれが形成
された後にタイミングパルスに印加される場合、タイミ
ングにおいてデッドゾーンを回避することは非常に困難
であり、事実、多くの従来のテストシステムはデッドゾ
ーンを持っている。換言すると、アナログ信号が論理０
から論理１へ遷移する為の伝播遅延は、アナログ信号が
たとえテスト装置100を介して全く同じ経路に沿って移
動する場合であっても、アナログ信号の論理１から論理
０への遷移の伝播遅延とは異なる。従来のテストシステ
ムは、その経路に沿って伝送されるデータの状態に起因
して単一経路に沿ってのこの伝播遅延の差異を矯正する
ことを可能とするものではなかった。然し乍ら、本発明
に拠れば、２つの別々のワードが波形テーブル151から
選択され且つ各エッジ発生器に使用されるものであり、
その一方は論理０データと関連しており、他方は論理１
データと関連している。従って、各経路に沿っての伝播
遅延は論理０及び論理１情報に対して別々に考察され、
従来のテストシステムと比較して精度上の著しい改良を
与えるものである。

本発明の別の重要な特徴は、ピン当り３つの独立したタ
イミングエッジが与えられており、２つのエッジのパル
スを使用する従来のテストシステムの場合よりも多くの
タイミング情報を提供していることである。このこと全
ては又何等スイッチングマトリクス無しで、且つ各ピン
に対して専用の１つのタイミング発生器を持つことの直
接的な結果として達成される。特に、１実施例において
は、選択された７つの回路タイプは駆動高、駆動低、駆
動オフ、ストローブ低、ストローブＺ（高インピーダン
ス）、ストローブ高、ストローブオフである。本発明
は、補元真データによる取り巻き（駆動低、駆動高、駆
動低）、補元偽データによる取り巻き（駆動高、駆動
低、駆動高）、一般化したI/Oスイッチ及びストローブ
真（駆動オフ、ストローブ高、ストローブオフ）、及び
一般化したI/Oスイッチ及びストローブ偽（駆動オフ、
ストローブ低、ストローブオフ）の複雑な波形（第2b図
に図示）を形成することを可能としており、これは複数
個のスイッチングマトリクス無しで従来のテストシステ
ムでは不可能であった。

第３図、第4a図、第4b図を参照して、本発明に基づいて
構成されたテスト装置の１実施例の動作に付いて説明す
る。第１に、周期的な間隔で（例えば、１月に一度の如
く）、コンピュータ化したテストシステム100を自動キ
ャリブレーションユニット（「オートコール」）131を
使用することによって自動的にキャリブレート即ち較正
する。テスト装置100がオートコールモードにされる
と、CPU115はオートコールユニット131を制御し、それ
は、７つのエッジタイプの各々に対して且つ第4a図に示
したキャリブレーションテーブルにストアされている各
時間遅延に対して、各ピンエレクトロニクスユニット12
7に対し逐次タイミングエッジを発生する。従って、第4
a図に示した実施例においては、キャリブレーションテ
ーブルはピンエレクトロニクスユニット127内の各ピン
に対して同一のサブテーブルを有している。キャリブレ
ーションテーブルの各サブテーブルはマトリクスを形成
し、それは、タイミング期間内の所望の時間に対応する
エッジを関連するピンエレクトロニクスユニット上に供
給する為にコンピュータテストシステム100によって何
時エッジが発生されるべきであるかを画定するデジタル
情報をストアする。第4a図に示した如く、本発明のこの
実施例においては、キャリブレーションテーブルの各サ
ブテーブルは７個のエッジタイプの各々によって画定さ
れるマトリクスを供給し、且つ100ピコ秒増分において
０乃至59.9ナノ秒の範囲内の特定の時間期間を与える。
本実施例のキャリブレーションテーブル内には０乃至5
9.9ナノ秒の範囲内の時間のみがストアされているが、
波形テーブル151内にストアされている情報は、キャリ
ブレーションテーブルから受け取られるデータによって
特定される時間遅延を使用する前に高精度のマスタクロ
ックのどれだけのマスタクロックカウントを実施せねば
ならないかを決定する部分を有しているので、広範囲の
種類の時間を発生させることが可能である。例えば、10
0ナノ秒遅延が望まれる場合、高精度の12ナノ秒クロッ
クの８マスタクロックカウントが波形テーブル151内に
特定されている如く４ナノ秒遅延を形成する前に実施さ
れ（即ち、96ナノ秒）、その際にこのエッジを発生する
為に100ナノ秒遅延を与えている。何等タイミングデッ
ドゾーンを発生することなしにテストサイクル境界を越
えてタイミングエッジを自由に移動させる為に12ナノ秒
よりも大きなキャリブレーションテーブル範囲を使用し
ている。重要なことであるが、マスタクロックカウント
は高精度のクロック（即ち、0.5ppm以内の精度）上で実
施されるので、何れのマイナーなカウントタイミングエ
ラーは無視可能（即ち、20ピコ秒未満）であるから、マ
イナーカウントに起因するタイミングエラーに対しては
調節を行わない。従って、本発明に拠れば、周期的なコ
ンピュータテストシステム100は自動的にキャリブレー
トされて、キャリブレーションテーブル内に、タイミン
グ期間の開始から特定した時間増分においてピンエレク
トロニクスユニット上に物理的なタイミングエッジを供
給する為にDUT130の各ピンと関連した各エッジ発生器を
何時動作させるかを画定するデジタル情報をストアす
る。換言すると、キャリブレーションテーブル内にスト
アされ且つ特定のエッジタイプ及び特定の遅延時間を関
連しているデジタルデータは各エッジの実際のタイミン
グを変化させて何れかの発生源によって発生されたタイ
ミングエラーを除去している。キャリブレーションテー
ブルの各サブテーブルは、各エッジタイプに対して、シ
ステムオフセットを有している。このシステムオフセッ
トは、ピンエレクトロニクス127とDUT130の関連するリ
ードとの間に位置されている実際のアナログ歪を画定す
る。このアナログ歪は、ピンエレクトロニクス127とDUT
130の関連するリードとの間の伝播遅延の差異によって
発生され、且つ電気的テストの際にDUT130を保持するテ
ストソケットを包含するロードボードの経路に沿っての
歪及び伝播遅延を有している。これらのシステムオフセ
ットはロードボードやその中に構成される回路等のユー
ザが決定するハードウエハに依存するので、システムオ
フセットはロードボードが変えられる場合に再計算され
る。このシステムオフセットキャリブレーションは極め
て簡単に実施され、殆ど時間がかからず、而も高精度の
タイミングエッジがDUT130の各リードへ供給されること
を確保する為の有用なキャリブレーション情報を供給す
る。このアナログ遅延のキャリブレーションは、従来公
知の如く、任意の適宜の技術によって実施されるもので
あり、従ってその詳細な説明は割愛する。従って、DUT1
30の特定のリード及びキャリブレーションテーブル内に
ストアされている特定の波形タイプと関連する適宜のシ
ステムオフセット値は、DUT130の特定のリード及び使用
されるべき波形タイプと関連するデジタル情報をルック
アップする前に波形エッジを発生する為の所望の時間遅
延に加えられ、その際にシステム内のアナログ歪を補償
する。重要なことであるが、本発明に拠れば、システム
内の全てのタイミング及びアナログ歪は、タイミング発
生器エッジのプログラムされたデジタル値を修正するこ
とによって補償される。これはタイミングエラー発生源
の数を最小に減少させ、且つ本発明に基づいて構成され
たテストシステムを幾つかの箇所で発生されるタイミン
グエラー項を加算し且つアナログタイミングパルスを調
節することによってこれらのエラーを補償せねばならな
い従来のシステムとことなり本発明においてはデジタル
タイミング情報を調節することによって本質的に一層正
確なものとすることを可能としている。

ベクトルメモリ122がDUT130に印加すべきテストシーケ
ンスを定義するテストベクトルを介してサイクル動作す
る間、単一のテストベクトルが任意の与えられた時間に
使用される。前述した如く、テストベクトルの最初の10
ビットはグローバルサイクルタイプを定義し、それはタ
イミング期間を定義し且つグローバルツーローカルサイ
クルテーブル150（第4b図）をアドレスし、それは更に
各ピンエレクトロニクスユニット127と関連しており従
ってDUT130の各リードと関連している波形テーブル151
からどの波形タイプが選択されるべきであるかを画定す
る。従って、GCTはグローバルツーローカルサイクルテ
ーブル150内のワードをアドレスし、それは波形テーブ
ル151内にストアされているワードをアクセスし、それ
は波形テーブル151内にストアされている複数個の波形
から単一のサイクルに対して何時及びどのタイプのエッ
ジを発生すべきであるかを画定する。次いで、DUT130の
各リードに対して、波形テーブル151によりそのリード
に対して画定された波形は、タイミングがキャリブレー
ション工程によって決定される任意のキャリブレーショ
ン調節を有するものである場合に、或るデジタル情報に
よりタイミング発生器内の選択した波形のタイプ及びタ
イミングを設定させる。重要なことであるが、特定のピ
ンエレクトロニクスユニット（従ってDUT130の特定のリ
ード）と関連する各波形テーブルは３つの部分から構成
されており、その１つは各ピンエレクトロニクスユニッ
ト127-1と関連する３つのエッジ発生器124-1乃至124-3
の各々を制御する為に使用されるデータをストアする為
のものである。特定のエッジ発生器と関連する各部分は
更に２つの部分に細分化されており、その１つは論理０
データに対するものであり、もう１つは論理１データに
対するものである。波形テーブル151のこれらの部分の
各々は複数個の64個の個別的なワードをストアし、従っ
て各ベクトルサイクルに対して64個の可能な波形を選択
することを可能としている。ベクトルメモリ122からの
テストベクトルも、又、前述した如く、M,D,Iワードを
有している。ベクトルメモリ122からのテストベクトル
もデータビットを有しており、１つのデータビットはDU
T130の各リードと関連しており、その際にDUT130の各リ
ードの論理状態（即ち、論理０又は論理１）を決定す
る。このデータ情報は、各エッジ発生器124-1乃至124-3
に対する波形テーブル151の適宜の部分を選択し、その
際に各エッジ発生器124-1乃至124-3によって使用する為
に波形テーブル151から適宜のデジタル情報を選択する
ことを可能とし、エッジ発生器124-1乃至124-3によって
与えられるこれらのエッジの正確な位置決めはDUT130の
各リード上に与えられるデータ（即ち、論理０又は論理
１）に部分的に依存するという事実を考慮して、その際
にエッジ発生器124-1乃至124-3が可及的に正確にエッジ
を発生することを可能とする。この各リード上のデータ
レベルに依存してエッジを発生する為に別々の情報を与
える能力は、特定のリードに関連するデータの特定の状
態を考慮すること無しに各エッジが発生されていた従来
のテストシステムと著しく対比される。

第５図を参照すると、各エッジ発生器124-1乃至124-3は
複数個の出力信号を供給し、それは複数個のピンエレク
トロニクス回路機能を制御し、該機能は集約的に多くの
高度に望ましい波形を形成する為に充分なる波形制御を
提供する。

エッジ発生器１は、ピンエレクトロニクス駆動機能をそ
の論理１電圧レベルへ設定する駆動データ高信号と、ピ
ンエレクトロニクス駆動機能をその論理低レベルへ設定
する駆動低論理信号と、ピンエレクトロニクス駆動機能
をオフさせるディスエーブル信号と、ピンエレクトロニ
クス駆動機能をその論理高レベルへ設定する発生器124-
2が出力信号として供給する駆動高と、ピンエレクトロ
ニクス電圧比較機能をイネーブルさせてDUTによって発
生された論理高電圧に対しテストするストローブ高と、
ピンエレクトロニクス電圧比較機能をイネーブルしてDU
Tによって発生された論理低電圧に対してテストするス
トローブ低と、ピンエレクトロニクス電圧比較機能をイ
ネーブルしてDUTによって発生される高インピーダンス
状態をテストするストローブＺとを供給する。同様に、
エッジ発生器３は、ピンエレクトロニクス駆動機能をそ
の論理低レベルへ設定する出力信号駆動低と、ピンエレ
クトロニクスストローブ機能をオフさせるストローブオ
フを供給する。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は従来の自動テストシステムのブロック図、第2a
図は或るタイミング信号を示したグラフ図、第2b図は本
発明に基づいて構成された構造によって供給され得る或
るタイミング信号を示したグラフ図、第３図は本発明に
基づいて構成された構造の１実施例のブロック図、第4a
図は第３図のシステムのキャリブレーションテーブルを
示したチャート図、第4b図は第３図のベクトルメモリ12
2とデジタル波形フォーマッタ123とタイミング発生器12
4とピンエレクトロニクス127とテスト中のデバイス130
のブロック図、第５図は第３図のピンエレクトロニクス
127の１実施例の概略図、である。 （符合の説明） 100:テストシステム 111:マスタクロック 113:DUT電源 114:PMU 115:CPU 116:コンピュータメモリ 117:ローカル周辺装置 118:通信インターフェース 119;ユーザワークステーション

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−14547（ＪＰ，Ａ)

Claims (12)

【特許請求の範囲】
1. 【請求項１】複数個のリードを持ったテスト中のデバイ
   スを電気的にテストする自動テスト装置において、 中央処理装置が設けられており、 前記中央処理装置から信号を受け取るべく接続されてお
   り前記中央処理装置から受け取った複数個のテストベク
   トルを格納するベクトルメモリが設けられており、 各々が前記テスト中のデバイスのリードの一つへ個別的
   に接続されるべきものであって接続されたリードへ電気
   的テスト信号を供給する複数個のピンエレクトロニクス
   ユニットが設けられており、 各々が前記テスト中のデバイスのリードの一つと個別的
   に関連しており且つ前記関連するリードに接続されるべ
   きピンエレクトロニクスユニットへ接続されている複数
   個のタイミング発生器が設けられており、前記タイミン
   グ発生器は複数個の波形フォーマッタから供給されるデ
   ジタル波形データに応答して前記ピンエレクトロニクス
   ユニットの制御のためのタイミング信号を供給し、前記
   タイミング信号は該タイミング信号を受け取った場合に
   前記ピンエレクトロニクスユニットによって供給される
   前記電気的テスト信号の状態遷移を発生させる時間領域
   信号を有しており、前記タイミング発生器の各々は前記
   デジタル波形データの制御下にあり前記ピンエレクトロ
   ニクスユニットへタイミング信号を供給する複数個のエ
   ッジ発生器を有しており、 前記複数個の波形フォーマッタの各々は前記タイミング
   発生器の内でそれに接続されているものへ前記デジタル
   波形データを供給するために前記タイミング発生器の一
   つへ個別的に接続されており、前記デジタル波形データ
   は、データ値、波形フォーマット、及び前記ピンエレク
   トロニクスユニットの一つによって発生される前記電気
   的テスト信号の状態遷移の時間領域位置を定義する前記
   ベクトルメモリからの情報によって決定されるものであ
   る、 ことを特徴とする自動テスト装置。
2. 【請求項２】特許請求の範囲第１項において、前記テス
   ト信号の１つ又はそれ以上のものが、前記デジタル波形
   データによって定義される三つ又はそれ以上のタイミン
   グエッジによって発生されることを特徴とする自動テス
   ト装置。
3. 【請求項３】特許請求の範囲第１項において、前記テス
   ト期間の開始の後の所望の時期に前記波形エッジが前記
   ピンエレクトロニクスユニットへ印加されることを確保
   するために、テスト期間の開始と相対的に、何時波形エ
   ッジが前記タイミング発生器によって発生されるべきか
   を定義する情報を格納するキャリブレーションテーブル
   が前記中央処理装置に接続されており、前記波形エッジ
   の特定の組み合わせが前記テスト中のデバイスへ印加す
   る特定の電気的テスト信号を定義することを特徴とする
   自動テスト装置。
4. 【請求項４】特許請求の範囲第３項において、前記キャ
   リブレーションテーブルは複数個のサブテーブルに格納
   されているキャリブレーション情報を格納しており、各
   サブテーブルは前記タイミング発生器の一つと個別的に
   関連しており、前記キャリブレーション情報は、波形エ
   ッジを発生すべき場合にテスト期間の開始後に複数個の
   波形エッジタイプ及び複数個の時間遅延を修正するため
   に使用され、それにより自動テストの精度を向上させて
   いることを特徴とする自動テスト装置。
5. 【請求項５】特許請求の範囲第４項において、前記複数
   個の波形エッジタイプは、駆動高、駆動低、駆動オフ、
   ストローブ高、ストローブ低、ストローブ高インピーダ
   ンス、ストローブオフからなる波形エッジタイプのグル
   ープから選択される一つ又はそれ以上の波形エッジタイ
   プを包含していることを特徴とする自動テスト装置。
6. 【請求項６】特許請求の範囲第３項において、前記キャ
   リブレーションテーブルは、前記波形エッジがテスト期
   間の開始後の所望の時間に前記テスト中のデバイスのリ
   ードへ印加されることを確保するために、テスト期間の
   開始と相対的に、前記波形エッジが前記タイミング発生
   器によって発生されるべき時を定義するスキュー情報を
   有していることを特徴とする自動テスト装置。
7. 【請求項７】特許請求の範囲第６項において、前記スキ
   ュー情報は、前記タイミング発生器の各々とそれと関連
   する前記テスト中のデバイスのリードとの間に与えるア
   ナログ遅延を定義することを特徴とする自動テスト装
   置。
8. 【請求項８】特許請求の範囲第１項において、前記各タ
   イミング発生器は、単一のテスト期間中に、３個の波形
   エッジを与えることが可能であることを特徴とする自動
   テスト装置。
9. 【請求項９】特許請求の範囲第１項において、前記各波
   形フォーマッタは、それの接続されたタイミング発生器
   へデータを供給することが可能であり、前記データは前
   記タイミング発生器と関連するテスト中のデバイスのリ
   ード上に所望される二進状態に依存するものであること
   を特徴とする自動テスト装置。
10. 【請求項１０】中央処理装置と、複数個のテストベクト
    ルを格納するベクトルメモリと、テスト中のデバイスの
    リードへ接続されるべきものであって前記リードへ電気
    的テスト信号を供給するピンエレクトロニクスユニット
    と、前記ピンエレクトロニクスユニットへ接続されてお
    り前記ベクトルメモリによって供給されるデジタルデー
    タに応答して前記ピンエレクトロニクスユニットを制御
    するためのタイミング信号を供給するタイミング発生器
    と、を具備する自動テスト装置によって実施される自動
    テスト方法において、 波形の論理状態及びテスト期間の開始と相対的な前記波
    形のエッジの位置を包含しており前記テスト中のデバイ
    スのリードへ印加されるべき波形を定義するデジタルテ
    ストベクトルを前記ベクトルメモリから供給し、 前記タイミング発生器が何時波形のエッジを発生させる
    べきであるかを定義するデジタルワードであって前記波
    形のエッジの所望の位置及び全ての発生源によって発生
    されるエラーの関数として与えられるデジタルワードを
    前記タイミング発生器へ供給し、 次いで、前記タイミング発生器をして前記デジタルワー
    ドに応答してタイミング信号を発生させる、 上記各ステップを有することを特徴とする自動テスト方
    法。
11. 【請求項１１】特許請求の範囲第10項において、前記デ
    ジタルワードを供給するステップにおいて、前記タイミ
    ング発生器と前記テスト中のデバイスのリードとの間に
    与えられるアナログ遅延に対して補償するために前記デ
    ジタルワードを調節することを特徴とする自動テスト方
    法。
12. 【請求項１２】特許請求の範囲第11項において、前記デ
    ジタルワードを供給するステップにおいて、前記テスト
    中のデバイスのリードへ印加される波形の論理状態に依
    存するタイミングエラーを補償するために前記デジタル
    ワードを調節することを特徴とする自動テスト方法。