JPH06505105A - 最小メモリインサーキットデジタルテスタ方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 最小メモリインサーキットデジタルテスタ方法および装置 本発明は、最小のテスタメモリを使用したインサーキットデジタルテスタに関す る。

インサーキットテスタは、回路の部品を周辺部品からアイソレートしたり、取り 外したりすることなくデジタルテスト信号を発生し、完成した論理回路の電気ノ ードにこれら信号を印加できる。公知のインサーキ・ソトテスタとしては、米国 再発行特許第３１．８２８号および米国特許第４．５００．９９３号（各特許の 開示を本明細書で引用する）に記載のものがある。

かかるインサーキットテスタは、特定の時間にすべてのテスタピンステートを含 むテストベクトルにより定義される電気信号をテスト中の回路の電気ノードに印 加することにより作動する。電気ノードは、テスタピンに接触される。ベクトル 配列テストエキササイズはかかるステートのテーブルまたはファイルとなってい る。ベクトルはプリントされた状態では、テキストとのファイル内ではラインま たは列として構成される。通常は、ベクトルの要素とテスタ内のピン、テスト中 の回路内の電気ノードまたはテスト中の部品のリード線とを関連づけるのにこの ファイルにいくつかのプレアンブル情報が必要である。テストエキササイズを構 成するテストベクトルのファイルでは、ファイルの各行は、特定時間におけるす へての参加テスタピンのテスタピンステートに対応しており、各列は全テストエ キササイズにおける各時間における一つのテスタピンのステートを表している。

一つのファイルは、数千、数十刃までのベクトルを含むことができ、使用テスタ でのテスタピンの数は数百にもなり得る。従って、ベクトルファイルむは極端に 大きくなることがある。

これらベクトルファイルを処理するための公知の方法は、全テストシーケンスに わたってベクトルファイル内の対応するコラムを処理するのに充分なメモリとロ ジックを各テスタピンに設けることである。作動中、各テスタピンにテスタチャ ンネルを連動し、チャンネルメモリ内にベクトルファイルがストレートにロード され、ベクトルファイル内でベクトルごとにチャンネルメモリをステップさせる ベクトルクロックの制御によりテストが実行される。このようなｒＲＡＮビハイ ンドザピン（ＲＡＭｂｅｈｉｎｄ　ｔｈｅ　ｐｉｎ）　Ｊ方法では、メモリの必 要数はテスタピン（コラム）の数およびベクトルファイル内のベクトル（行）の 数に直接比例して増加する。更に特定テストベクトルの応用中、アクティーブで ないチャンネルがあると、このチャンネルメモリは全く使用されず、無駄となる 。

チャンネルメモリを節約する一つの方法として新ピンステートが旧ピンステート と異なる時に限り、テスタピンのステートを更新する方法が提案されている。こ の方法は、上記米国特許第４．５００．９９３号に開示されており、ここでは新 しい論理ステートと現在の論理ステートとが異なっているときに限り、ベクトル クロックの制御により個々のテスタピンの論理ステートを更新（トグル）してい る。異なっていないときはピンステートはそのままである。しかしながら、この 方法はテスタに必要なチャンネルメモリの量を少なくする（またはテスタはより 大きいテストベクトルファイルを作動できる）が、テストファイル内であるベク トルから次のベクトルに変えるのに必要なピンのトグル操作は、全テストンーケ ンス中で何回も生じ得るので、ある程度のメモリの冗長性が残る。

利点を得られないでこれと同じことは生じないが、いくつかのテストアプリケー ション、例えばゲートアレイ、プログラマブル論理デバイス、ＬＳＩ周辺回路等 では、かかる冗長性はメモリの利用を不効率にする。

本発明は、テストベクトル処理回路内のすべてのメモリを集中化し、チャンネル メモリを除くことにより従来技術の上記およびその他の欠点を処理するものであ る。

従って、テストンーケンス長は、チャンネルメモリの長さにより制約されないの で、長いテストシーケンスを生じることができる。次にメモリは実際のピンステ ートでな（てテスタピンの変化分だけを記憶しているので、これによりテストベ クトルファイルを記憶するためのメモリ１が減少する。更に、ベタ１−ルクロツ クザイクルごとに生じるピン変化のユニークなリストだけを記憶し、異なるクロ ックサイクル中の冗長変化リストを使用することによりメモリを再使用する。

ポインタメモリ内に記憶されるアドレスポインタを使用して変化リストメモリ内 の変化リストの個々にアクセスするう。変化リス１−メモリに対するアクセス（ ポインタ）を含む一つのポインタメモリエントリーを各ベクトルクロックサイク ルが選択する。変化リストメモリは、ベクトルテストに使用されているテストピ ンのリストを含んでおり、各変化リストエントリーは、ピン番号、ベクトルシー ケンサ制御ビットおよびチャンネル制御ビットを含む。

一般に、本発明は、多数の変化リストを記憶し、各変化リスト内の各エントリー はテストベクトルファイル内の単一エントリーに対する変化データを含み、記憶 された変化リストのうちの少なくとも一つは、２つ以上のエントリーを有する。

次に変化リストの個々のリストを所定順序で逐次に選択することによりテスト中 の回路の電気ノードに印加するためのテストベクトルを発生する。

作動中、各ベクトルクロックサイクルの開始時において、ベクトルシーケンサは ポインタメモリ内のエントリーの内容をフェッチし、後の解析のため先のベクト ルクロックサイクルからのレスポンスも記憶する。選択されたポインタメモリの エントリーは、特定ベクトルクロックサイクル中に１〜グル操作すべきピンのリ スト内の第１エントリー、すなわち変化リストの第１エントリーの変化リストメ モリ内のアトＩ／スを含む。シーケンサは、インクリメントし、ポインタメモリ アドレスをセー・−ブし、ポインタメモリの内容を変化リストアドレスレジスタ 内にロードし、選択された変化リストの第１エントリーを検索する。シーケンサ は選択された変化リス１〜の第１エントリーに含まれる情報をチャンネルにルー ト指定し、変化リストエントリー内のチャンネル制御ビットに従って表示された チャンネルを附勢する。シーケンサは互いに選択された変化リストエントリー内 のシーケンサ制御ビットの検査もし、シーケンサの制御ビットがシーケンサを作 動し続けることを表示すれば、シーケンサは変化リストアドレスをインクリメン トし、次の変化リストエントリーをフェッチし、プライム作動を繰り返す。選択 された変化リストエントリー内のシーケンサ制御ビットが特定変化リストの終了 点に達したことまたはシーケンサがクロック動作し、作動し続けることを表示す るまでこのインクリメントおよびプライムサイクルが続く。リストの終了点に達 した時またはリストの要素がクロックおよび連続動作を表示したとき、変化リス １−シーケンサはチャンネルにベクトルクロックを送る。ベクトルクロックです べてのプライムチャンネル変化ステートおよびすべてのプライムがクリアされる 。クリアおよび連続作動用ベクトルクロックが送られた後、シーケンサは同じ変 化リストからエントリーをフェッチし続ける。

リストの終了点に対するベクトルクロックを発生した後、セーブされたインクリ メントポインタメモリアドレスを検索し、変化リストメモリ内の別の、または同 じ変化リスト内の第１エントリーを選択する次のポインタをポインタメモリから 選択するのに使用される。次に新しいプライムサイクルが始まる。ポインタのフ ェッチおよびプライムサイクルは、選択された変化リストエントリー内のシーケ ンサ制御ビットがテストの終了を表示するまで続く。

記憶された変化リストの開始点と終了点との間の変化リストメモリ内のアドレス を指すポインタメモリ内のポインタを含ませて変化リストの共用をすることによ り更にデータ圧縮を行うことができる。次に開始アドレスを選択することにより その変化リストをそのまま使用できるし、また開始アドレスと終了アドレスとの 間の一つのアドレスを選択することにより変化リストの一部だけを使用すること もてきる。

更にポインタおよび変化リストメモリの内容を発生するようテストベクトルファ イルを処理した後、変化リスト内のエントリーの順序を換えて変化リストの共用 の頻度を最大にすることにより更に圧縮することができる。

ポインタおよび変化リストエントリー上の圧縮された最適化されたベクトルデー タをテストベクトル処理回路にロードする前に、磁気メディア、例えばディスク にポインタおよび変化リストを記憶できる。変化リストファイルの最初のほうに より使用頻度の高い変化リストが現れるように変化リストの順序を換えることに よりディスクの記憶スペースを最小にできる。次にポインタ延長ワードを使用す ることなく順序を換えた変化リストへのポインタの大多数を発生し、ポインタフ ァイルの全体の大きさを最小にてきる。

第１図は、本発明を実施したベクトル処理回路のブロック図である。

第２図は、第１図で使用されるドライバ／レシーバ回路のブロック図である。

第３図は、第２図で使用されるスリーステートノードのドライバの略図である。

第４図は、第１図のレスポンス解析回路の一部のブロック図である。

第５Ａ図は、変化リストメモリ内のエントリーのデータ構造である。

第５Ｂ図は、ポインタメモリ内のエントリーのデータ構造である。

第６Ａ〜６Ｄ図は、異なる作動モードにおけるドライバ／レシーバ制御バスのデ ータ構造である。

第６Ｅおよび６Ｆ図は、ドライバ／レシーバ制御バス上に生じるコマンドの例で ある。

第７図は、本発明に係わるマイクロプロセッサの主ループのフローチャートであ る。

第８図は、本発明に係わるマイクロプロセッサとパソコンとの間の通信のフロー チャートである。

第９図は、本発明に係わるテストベクトル圧縮のフローチャートである。

第１０図は、本発明に係わるテストベクトル最適化のフローチャートである。

第１１図は、本発明に係わるテストベクトルのローディングのフローチャートで ある。

第１２図は、本発明に係わるベクトルテストの実行のフローチャートである。

第１３図は、ベクトル処理中の本発明のポインタと変化リストメモリとの相互作 用の略図である。

下記の説明では、マルチ信号ラインを有するバスはスラッシュをつけたラインで 表示され、一本のラインはスラッシュを付けないラインで表示されている。更に 信号はすべて大文字で表示され、コンプリメンタリ−信号は上にバーを付けて表 示されている。例えばＶＥＣＴＯＲＣＬＯＣＫとそのコンプリメンタリ−信号は 汀■皿■眠ｒと表示される。

次に第１図を参照する。ここには本発明に係わるテストベクトルプロセッサが開 示されている。内部通信バス１１には、プロセッサ１２、ベクトルシーケンサ１ ３、コンピュータインターフェース１４．スタティックランダムアクセスメモリ （ＲＡＭ）１６．マツプメモリ３６、ドライバ／レシーバコマンドコントロール １８およびコマンド発生器１９が接続されている。マイクロプロセッサ１２とし ては、１０ＭＨｚのクロック周波数で作動するモトローラ６８０００が好ましい 。スタティックＲＡＭ１６の一部であるプログラムメモリ２１内にはマイクロプ ロセッサ１２用の作動プログラムが収容されている。

内部バス１１は、双方向性データバス２２と、アドレス制御バス２３から成り、 コンピュータインターフェース１４を介して適当なプログラムが組み込まれたパ ソコン（ＰＣ）２４、例えばコンパツク社から販売されているデスクプロ（Ｄｅ ｓｋｐｒｏ　）　３８６コンピユータに接続されている。コンピュータインター フェース１４は内部バス１１と同じように双方向性データバス２６と、アドレス 制御バス２７を含む。ＰＣ２４の作動の詳細については、第７〜１２図を参照し て後に説明する。

パワーアップ時に、ＰＣ２４からコンピュータインターフェース１４および内部 バス１１を介してプログラムメモリ２１に作動プログラムがロードされる間、マ イクロプロセッサ１２はリセットされたままである。一旦作動プログラムがロー ドされると、ＰＣ２４は内部バスｌｌＯ制細をレリースし、マイクロプロセッサ １２は作動プログラムの実行を開始する。このプログラムの特徴と機能について は詳述する。マイクロプロセッサ１２の一つの機能はマイクロプロセッサ１２と ベクトルシーケンサ１３とＰＣ２４との間の内部バス１１の制御を仲裁すること にある。バスマスクコントロール２８により発生される信号ＰＣＭＡＳＴＥＲ２ ９は、ＰＣ２４がバス１１を制御することを表示する。バスマスクコントロール ２８により発生される信号ＳＥＱＭＡＳＴＥＲ３１はベクトルシーケンサ１３が バス１１を制御することを表示する。ＰＣＭＡＳＴＥＲ２９もＳＥＱＭＡＳＴＥ Ｒ３１もアクティーブてない時は、マイクロプロセッサ１２がバス１１を制御す るようになっている。

ベクトルシーケンサ１３は、アドバンストマイクロデバイセス社から販売されて いる２９１１タイプのシーケンサから製造することが好ましく、このシーケンサ は、内部ストレージ、オートインクリメント内部スタックメモリと内部データレ ジスタを含む４ビツトのビットスライスシーケンサである。

スタティックＲ，ＡＭＩ６は、６４Ｋｘ４ビツトのデバイスから製造された１メ ガバイトのものであることが好ましいが、他の大きさおよび構造も使用できる。

スタティックＲＡＭ１６は、プログラムメモリ２１、変化リストメモリ３２およ びポインタメモリ３３にダイナミックに区分される。これらの機能および相互作 用については後に詳述する。

内部ハス１１は、ドライバ／レシーバコマンドコントロール１８を介してドライ バ／レシーバ制御バス３４にルート指定され、次に制御バス３４は裏面を介して 個々のドライバ／レシーバ回路（第２図）に接続される。ドライバ／レシーバ制 御バス３４上にはすべてのドライバ／レシーバインストラクションが発生する。

第６図に示す構造については後に詳述する。ドライバ／レシーバ制御バス３４上 の内部バス１１のドライバ／レシーバコマンドコントロール１８によるマツピン グは、アクティーブなバスマスクに応じて異なる。第６図に特定のマツピングも 示されている。

内部バス１１およびドライバ／レシーバ制御バス３４の双方は、レスポンスマツ プメモリ３６に接続されている。マツプメモリ３６は、ベクトルシーケンサ１３ がバスマスタである時、ドライバ／レシーバ制御バス３４に応答し、その他の時 は内部バス１１に応答する。内部バス１１は、マツプメモリ３６内にデータをロ ードするのに使用される。ベクトルシーケンサ１３がバスマスタである時、マツ プメモリ３６内のデータはドライバ／レシーバ制御バス３４上のデータを予想レ スポンス制御信号に変換する。この制御信号は、第４図を参照して詳述するレス ポンス解析回路３８へ印加するようバス３７上に生じる。

レスポンス解析回路３８は、６本のセパレート式の同じチャンネルを有し、各チ ャンネルは３つの部分；フリップフロップ部分３９と、比較部分４１と、レジス タ部分４２とから成る。レスポンス解析回路３８のフリップフロップ部分３９で は、マツプメモリ３６の制御により予想レスポンス信号がプライム作動され、ラ イン４３上のベクトルシーケンサ１３で発生された■死Ｔ引Ｅｒ徂下−信号の制 御によりトグル操作される。選択されたドライバ／レシーバからレスポンスバス ４４上にレスポンスイ「号が収集される。これらの実際のレスポンス信号は、フ リップフロップ部分３９からの予想データと共にレスポンス解析回路３８のコン パレータ部分４１に印加される。

この比較の結果、すなわち実際のレスポンスデータは、ライン４６上のＳＥＬＥ ＣＴＣＯＭＰＡＲＥ信号のｉ！Ｊ御により、ライン４７上に生じるＭＥＡＳＬＩ ＲＥＣＬＯＣＫ信号によりレジスタ部分４２にラッチされる。ＭＥＡＳＵＲＥＣ ＬＯＣＫ信号は、カウンタ４８によりｗｍ信号から遅延される。内部バス１１の バス２２上には、レジスタ部分４２に記憶された実際のレスポンス信号または比 較データが生じ、ポインタメモリ３３に記憶されたポインタの高位ビットに記憶 される。これら高位ビットは、内部バス１１を介してマイクロプロセッサ１２に よりアクセスできるし、コンピュータインターフェース１４および内部バス１１ を介してＰＣ２４によりアクセスされ、更に解析できる。

次に、第２図を参照する。ここには本発明で使用されるドライバ／レシーバチャ ンネルが開示されている。各ドライバ／レシーバチャンネルはデコーディング回 路４９．５１および５２、リードリレーマトリックス５３、レスポンスデコーダ ５４およびドライバ回路５６を含む。

各ドライバ回路５６は同一であり、２対のプライム／トグルフリップフロップを 含み、一方の対（５７，５９）はドライバのデータ機能専用であり、他の対（５ ９，６１）は、ドライバのイネーブル機能専用である。ドライバ回路には２つの ＮＯＲゲー）６２および６３およびスリーステートビンドライバ６４も含まれて いる。

好ましい実施例では、２０４８本のドライバ／レジ−・バチャンネルと２０４８ 本のテスタビンが使用される。

換言すれば、ベクトルファイル内の各テストベクトルは２０４８ピツ）・までの 幅にできる。これはテストベクトルに対する好ましい最大幅であるが、ドライバ ／レシーバチャンネルを増設し、または除去することは簡単なことであり、どん な輻のテストベクトルも使用できると解される。更にドライバ／レシーバチャン ネルの数は、ビンの数に等しくてもよいし、等しくなくてもよいと解される。例 えば単一のドライバ／レシーバチャンネルを多重化して多数のビンを制御するこ ともできる。

各ドライバ回路５６では、各対の第１フリツプフロツプ５７および５９は、Ｄタ イプのフリップフロップであり、第１図のテストベクトルプロセッサか別々にア ドレス指定およびリセットできる。本明細書ではフリップフロップ５７および５ ９をプライムフリップフロップと称し、プライムフリップフロップのクリアリン グ作動のことをプライム作動と称す。各対の第２フリツプフロツプ５８．６１は 、対応するプライムファイルをクリアした時フリップフロップをトグル操作する よう作動し、対応するプライムフリップフロップをセットした時現在のステート をホールドするよう構成されたＪＫドライブフリップフロップである。フリップ フロップ５８および６１をトグルフリップフロップと称す。

第１１図のマイクロプロセッサ１２の作動プログラムの一つの機能は、ドライバ ／レシーバ制御バス３４およびチャンネルデコード回路５２を介してライン６６ 上にＸ信号を発生することである。ドライバ回路５６内のデータ部分では、ＮＯ Ｒゲート６２の相補形入力端がライン６６上のｎ信号およびライン４２上の■Ｅ ｍ引？’ｔｌｒ−下−信号に接続されている。ＮＯＲゲート６２の出力端は、プ ライムフリップフロップ５７のデータ入力端は論理「ｌ」に接続されている。ラ イン６７上の信号ＤＰＲＩＭＢはデータデコード回路４９よりドライバ／レシー バ制御バス３４からデコードされ、プライムフリップフロップ５７のクリア入力 端をドライブする。プライムフリップフロップ５７のｑ出力端は、トグルフリッ プフロップ５８のＪおよびに入力端の双方に接続され、トグルフリップフロップ ５８の相補形クリア入力端は、Ｘ信号を受けるようライン６６に接続されている 。

トグルフリップフロップ５８の相補形クロック入力端は、■τＴ田τｌ−信号を 受けるようライン４３に接続されている。トグルフリップフロップ５８のＱ出力 端はスリーステートドライバ６４のデータ入力端に接続されている。

同様にして、ドライバ回路５６のイネーブル部分ではＮＯＲゲート６３の相補形 入力端は、ライン６６上の＆信号に接続され、かつライン４３上の■冗Ｔ引ｆｆ １−信号に接続されている。ＮＯＲゲート６３の出力端は、プライムフリップフ ロップ５９のクロック入力端に接続されている。プライムフリップフロップ５９ のデータ入力端は、論理ＮＪに固定されている。ライン６８上の信号ＥＰＲＩＭ Ｅは、イネーブルデコード回路５１によりドライバ／レシーバ制御バス３４から デコードされ、この信号はプライムフリップフロップ５９のクリア入力端をドラ イブする。プライムフリップフロップ５９のＱ出力端はトグルフリップフロップ ６１のＪおよびに端の双方に接続されている。トグルフリップフロップ６１のコ ンブリメント化されたクロック入力端は、■ｍ−信号を受けるようライン４３に 接続されている。トグルフリップフロップ６１の相補形クリア入力端は６信号を 受けるようライン６６に接続されている。トグルフリップフロップ６１のＱ出力 信号はスリーステートドライバ６４のイネーブル入力端に印加される。

ドライバ／レシーバ制御バス３４に接続されたデータデコード回路４９は、バス ３４上に発生したインストラクションおよびビンアドレスをデコードするよう作 動する。ピンアドレスがバス３４上に発生したアドレスと一致し、インストラク ションがＤＡＴＡピットセットを有するプライムインストラクションであれば、 データデコード回路４９はクリアフリップフロップ５７にＤＰＲＩＭＢ信号を印 加し、フリップフロップ５７をプライム作動させる。

同じようにドライバ／レシーバ接続バス３４に接続されたイネーブルデコード回 路５１はバス３４上に生じたピンアドレスおよびインストラクションデータをデ コードするよう作動する。ピンアドレスがバス３４上に生じているアドレスと一 致しインストラクションがＥＮＡＢＬＥビットセットを有するプライムインスト ラクションであればイネーブルデコード回路５１はクリアフリップフロップ５９ にＥＰＲＩＭＥ信号を印加し、フリップフロップをプライム作動させる。

特定のテストベクトルを発生するよう、トグル操作すべきすべてのピンに対する プライム動作が完了した後、ベクトルシーケンサ１３（第１図）は汀■■■■Ｔ 信号を発生し、それぞれのプライムフリップフロップがクリアされている（プラ イム作動している）いずれのトグルフリップフロップもステートを変える。逆に 、それぞれのプライムフリップフロップがクリアされていない（プライム作動し ていない）いずれのトグルフリップフロップもステートを変えない。■ｍ−信号 はすべてのプライムフリップフロップもクロック制御し、これらを除勢させる。

スリーステートノードドライバ６４の出力信号は、テストピン６９に選択的に接 続するためのリードリレーマトリックス５３へ印加される。テストピン６９はテ スト中のデバイス（図示せず）の電気ノードにスプリング押圧されたプローブ等 を介して接続される。リードリレーマトリックス５３は公知の態様で、ドライバ ／レシーバ制御バス３４から制御される。テストピン６９はリードスイッチＫｌ −に４を選択的に開閉することによりスリーステートドライバ６４の出力端また は３本のレスポンスライン７１．７２または７３のいずれかに接続できる。

従ってリードリレーマトリックス５３を制御することにより、ピン６９を刺激ピ ン、レスポンスピンまたはその組み合わせとして使用できる。

レスポンスライン７１．７２および７３は、レスポンスバス４４に接続できるよ うレスポンスデコーダ５４に接続されている。好ましい実施例では、各ベクトル サイクルの間に６本までのピンを用いて測定ができる。特定のテストベクトルの ために７つ以上のレスポンスが必要であれば、多数バスを用いる。多数バスを用 いるような場合、バス／フェイルラッチを検査し、レスポンスリレーをセットし てクリアし、レスポンスピンのセットごとにマツプメモリを予めプログラムする （第４図参照のこと）。ポインタメモリ３３の高位ビットに格納されたレスポン スもバスの間で検査する場合もある（検査用以外ではポインタメモリ３３と変化 リストメモリ３２は各バスに対しても変わらない）。

第３図を参照する。ここにはスリーステートドライバ６４の詳細が示されている 。第２図を参照して説明したように、スリーステートノードドライバ６４の入力 端はデータトグルフリップフロップ５８のＱ出力端およびイネーブルトグルフリ ップフロップ６１のＱ出力端に接続されている。データトグルフリップフロップ ５８の出力信号はＮＡＮＤゲート７４の一方の入力端およびＡＮＤゲート７６の 反転入力端に印加される。イネーブルトグルフリップフロップ６１の出力信号は ＮＡＮＤゲート７４への入力信号およびＡＮＤゲート７６への入力信号として印 加される。ＮＡＮＤゲート７４の出力信号は抵抗器７７を介してＰＮＰ　）ラン ジスタフ８のベースへ印加され、ＡＮＤゲート７６の出力信号は抵抗器７９を介 してＮＰＮ　トランジスタ８１のベースに印加される。トランジスタ７８のエミ ッタは適当な電源、例えば５ボルトに接続され、トランジスタ８１のエミッタは アースされている。トランジスタ７８および８１のコレクタは共通であり、スリ ーステートノードドライバ６４の出力端となっている。

第１図のレスポンス解析回路３８の１本のチャンネルは第４図に詳細に示されて おり、第２図に示された個々のドライバ／レシーバチャンネルに多少類似するよ う構成されている。レスポンスバス４４上に生じる６つのレスポンスの各々は、 レスポンス解析回路３８の６本の同一チャンネルのうちの１本によりテストされ る。ベクトルバーストに先立ち、バス１１を介してＰＣ２４によりマツプメモリ ３６にロードされる。ベクトルのバースト中、マツプメモリ３６はレスポンス解 析回路３８のすべてのチャンネルを制御し、ストレージ部分８２を含む。

このストレージ部分８２はドライバ／レシーバ制御ｊハス３４のピンアドレスビ ット８３によりアドレス指定され、ドライバ／レシーバ制御バス３４のＭＥＡＳ ＵＲＩＥビット８４によりイネーブルされる。マツプメモリ３６のストレージ部 分８２はＭＥＡＳＵＲＥビット８４によりイネーブルされると、ピンアドレス８ ３をレスポンス選択バス８６に変換する。レスポンス選択バス８６のビットパタ ーンは、レスポンス解析回路３８内の６本のチャンネルのうちの１本を選択する 。現在のレスポンスマツプにないピンアドレスは、チャンネル選択コードを発生 しない。レスポンス選択バス８６およびドライバ／レシーバ制ａｌｌ　／＜ス３ ４のインストラクション部分８７およびレスポンス選択バス８６は、デコード論 理回路８８および８９０入力端をドライブする。

レスポンス選択バス８６がアクティーブなレスポンスチャンネルを表示し、イン ストラクション部分８７がＤＥＴＡビットセットを有するプライムインストラク ションを表示すると、データデコード回路８８は適当なレスポンスチャンネルに 対するバス９１内のＤＰＲＩＭＥ信号を発生する。レスポンス選択バス８６はア クティーブなレスポンスチャンネルをデコードし、インストラクション部分８７ がＥＮＡＢＬＥビットセットを有するプライムインストラクションを表示すると 、イネーブルデコード回路８９は適当なレスポンスチャンネルに対し、バス９１ 内のＥＰＲ［ＭＥ倍信号発生する。

６本のレスポンスチャンネルの各々は同一に構成され、予想Ｉ／スボンス部分３ ９と、レスポンス比較部分４１とレジスタ部分４２とから成る。

予想レスポンス部分３９は、第２図のドライバ回路５６と同一に構成されている 。各予想レスポンス部分３９は２対のフリップフロップから成り、一方の対（９ ２，９３）はレスポンスのデータ機能専用であり、他方の対（９４，９６）はレ スポンスのイネーブル機能専用となっている。各予想レスポンス回路はＮＯＲゲ ート９７および９８も含む。プライムフリップフロップ５２および９４はそれぞ れＤタイプのフリップフロップであり、トグルフリップフロップ９３および９６ はＪＫタイプのフリップフロップである。

ＮＯＲゲート９７の反転入力端はチャンネルデコード回路９０によりドライバ／ レシーバ制御バス３４からデコードされたライン９９上の５信号およびライン４ ３上の■ｍτ■１−信号に接続されている。ＮＯＲゲート９７の出力端はプライ ムフリップフロップ９２のクロック入力端に接続され、プライムフリップフロッ プ９２のデータ入力端は論理ＮＪに固定されている。ライン９９上のＤＰＲＩＭ Ｂ信号はバス９１のうちの６本のＤＰＲｔＭＢラインのうちの１本であり、デー タデコード回路８８によりドライバ／レシーバ制御バス３４およびストレージ部 分５２からデコードされ、プライムフリップフロップ９２のクリア入力端に入力 される。プライムフリップフロップ９２の夏出力端はトグルフリップフロップ９ ３のＪおよびに入力端の双方に接続され、トグルフリップフロップ９３の相補形 クロック入力端は■τＴ川江用世下−信号を受けるようライン４３に接続されて いる。トグルフリップフロップ９３の相補形クリア入力端はライン９９上の６信 号に接続されている。トグルフリップフロップ９３のＱ出力端から予想レスポン スデータが得られる。

同様に、ＮＯＲゲート９８の反転入力端はライン９９上の６信号に接続され、ラ イン４３上の■ＥＩＴＯ”Ｒ”Ｃτ■１−信号に接続されている。ＮＯＲゲート ９８の出力信号はプライムフリップフロップ９４のクロック入力端に印加される 。プライムフリップフロップ９４のデータ入力端は論理ＮＪに固定されている。

ライン４３上の信号ＥＰＲ［！ｉｌＥはイネーブルデコーダ回路８９によりドラ イバ／レシーバ制御バス３４およびストレージ部分８２からデコードされるバス ９１の６本のＥＰＲＩＭＥラインのうちの１本であり、プライムフリップフロッ プ９４のクリア入力端をドライブするようになっている。プライムフリップフロ ップ９４の夏出力端はトグルフリップフロップ９６のＪおよびに入力端の双方に 接続されており、トグルフリップフロップ９６の相補形クロック入力端は■［− 信号を受けるようライン４３に接続されている。トグルフリップフロップ９６の クリア入力端は、６信号９９に接続されている。トグルフリップフロップ９６の Ｑ出力端からは予想イネーブルレスポンス信号が得られる。

レスポンス比較部分４１にはレスポンスバス４４からの測定されたレスポンスデ ータと共に予想データおよびイネーブルレスポンスが印加される。レスポンスノ くス４４の一つのビットはレスポンス解析回路３８のチャンネルの各々と関連し ている。この単一ビットは１本のテスタピンからの実際のレスポンスデータを含 み、本明細書ではデジタルレスポンスポールと称す。トグルフリップフロップ９ ３により発生する予想レスポンスデータとレスポンスバス４４の適当なデジタル レスポンスポール上に生じる実際のレスポンスポールとの比較は、排他的ＯＲゲ ート１０２で行われる。排他的ＯＲゲート１０２の出力信号はトグルフリップフ ロップ９６により生じた予想イネーブルデータと共にＡＮＤゲート１０３へ印加 される。従って、ＡＮＤゲート１０３の出力は予想イネーブルビットが真である 限り実際のレスポンスデータと予想レスポンスデータとのデジタル比較の結果と なる。比較されない場合、ＡＮＤゲート１０３から論理ｒＮが出力される。イネ ーブルビットが偽であればデータの比較を無視し、その結果はバスする比較（Ａ ＮＤゲートの出力は論理「０」となる）と同じになる。このように、イネーブル ビットは実際のレスポンスを認め、または無視するのに使用される。

マルチプレクサ１０４はライン４６上に生じるＳＥＬＥＣＴＣＯＭＰＡＲＥ信号 の制御によりＡＮＤゲー）１０３により生じた比較データまたはレスポンスバス ４４からの実際のレスポンスデータを選択し、レジスタ部分４２に印加する。レ ジスタ部分４２はデータレジスタ１０６と、ＡＮＤゲート１０５と、バス／フェ イルラッチ１０７と、グローバルフェイルＯＲゲート１０８への入力端とを含み 、ライン４７上に生じるＭＥＡＳＵＲＥＣＬＯＣＫ信号の制御により変更される 。データレジスタ１０６はＤタイプのレジスタであり、このレジスタの出力端は バス２２に接続されており、パス／フェイルラッチ１０７はＲ／Ｓラッチである 。パス／フェイルラッチ１０７の出力信号はバス１０９上の他のレスポンス回路 のうちの他の５つのパス／フェイルラッチからの出力信号と共に６人力形グロー バルフェイルＯＲゲート１０８の一つの入力端に印加され、グローバルフェイル 表示信号を発生する。

本発明の好ましい実施例の物理的属性についての上記の説明から判るように、ド ライバ／レシーバチャンネル内にはメモリはな（、テストベクトル処理回路に全 てのメモリが集中されている。この結果、チャンネルメモリの長さによってベク トル長が制約されないので、長いベクトルを発生できる。

変化リストメモリ３２内の各エントリーはトグル操作し、刺激のため押圧するテ スタピンまたは予想レスポンスをトグル操作すべきピンのアドレスを含む。第５ Ａ図は変化リストメモリ３２内のエントリーのデータ構造を示す。最高位のビッ トであるフィールド１１１内のベクトルシーケンサ制御ビットＣＣは、ベクトル シーケンサ１３に対して下記の機能を定める。すなわち、０〇一連続、０１−リ ストの終了（ＥＯＬ）、１１−クロックおよび続行、ＩＯ−テストの終了（ＥＯ Ｔ）である。フィールド１１２および１１３内のＥＮＡＢＬＥおよびＤＡＴＡ　 ）グルフラッグＥおよびＤはそれぞれ対応するドライバ／レシーバチャンネルの イネーブルまたはデータ部分をトグル操作すべきかどうかを制御する。フィール ド１１４内のＭ［ＥＡＳＵＲＥフラッグＭのステートは、トグル情報が対応する ドライバ／レシーバチャンネルの刺激に影響しているかまたは予想レスポンスに 影響しているかどうかを判別する。ＭＥＡＳＵＲＥフラグＭが偽であれば、ＥＮ ＡＢＬＥおよびＤＡＴＡビットが刺激を統括し、アドレスビットがドライバ／レ シーバチャンネルにより適当にデコードされる。

ＭＥＡＳＬＩＲＥフラグＭが真であれば、ＩＮＡＢＬεおよびＤＡＴＡビットは 予想レスポンスを統括し、アドレスビットがマツプメモリ３６により適当にデコ ードされる。最終的にフィールド１１６内の下位の１１桁のビットが変化リスト メモリ３２内の特定エントリーに対応するテスタピンのアドレスを含む。１１の アドレスビットは２０４８本のチャンネルの制御を可能にする。しかしながら任 意の数のアドレスビットを使用して、任意の数のチャンネルを制御できることは 理解できよう。第５Ｂ図はポインタメモリ３３内のエントリーの構造を示す。８ ビツトフイールド１１７はベクトルテストに対する実際のレスポンスデータの記 憶を可能にし、２４ビツトのフィールド１１８は変化リストメモリ３２内の対応 するエントリーへのポインタを含む。

第６Ａ−Ｆ図は、ドライバ／レシーバ制御バス３４に　□対するデータ構造を示 す。第６Ａ図を参照するとドライバ／レシーバ制御バス３４は制御ストローブビ ットとフィールド１１９内のＳと３つのデータフィールドを含む。

第１データフイールド１２１はメジャービットＭＳしか含まない。フィールド１ ２２は１１のピンアドレスビットを含み、フィールド１２３は８つのインストラ クションビットを含む。制御ストローブビットＳはドライバ／レシーバ制御コマ ンド１８により発生され、アドレスおよびインストラクションが有効になる時を 定める。先に述べたようにドライバ／レシーバ制御バス３４のデータフィールド 上の内部バス１１のマツピングはバスマスタ２８に依存している。

第６Ｂ図および６０図に示すようにシーケンサ１３がバスマスタであるときシー ケンサ１３はインストラクションフィールド１２３のビット２〜７を供給する。

変化リストメモリ３２により、アドレスフィールド１２２およびインストラクシ ョンフィールド１２３のビット０およびｌが供給され、内部バス１１のデータバ ス２２からドライバ／レシーバ制御バス３４にルート指定される。

特に、内部バス１１のビットＤ１３は変化リストメモリ３２内のＥビットに対応 し、内部バス１１のピッ１−ＤＩ２は変化リストメモリ３２内のＤビットに対応 し、内部バス１１のビットＤｌｌは変化リストメモリ３２内のＭビットに対応し 、内部バス１１のビットＤＯ〜Ｄｌｌは変化リストメモリ３２内のアドレスビッ トに対応している。

ベクトルシーケンサ１３がバスマスタでないとき、内部ハス１１は第６Ｄ図に示 すようにデータフィールドの全てを制御する。第６Ｄ図を参照すると、内部バス １１のアドレスおよび制御バス２３のアドレスビットＡ６はＭＳビットを供給し 、アドレスおよび制御バス２３のアドレスビットＡＯ〜Ａ５はテスタピンアドレ スフィールド１２２のうちの上位の６桁のビットを供給し、データバス２２のデ ータヒツトＤ８〜Ｄ１２はフィールド１２２のうちの下位の５桁のビットを供給 し、データバス２２のデータビットＤＯ〜Ｄ７はフィールド１２３のうちのイン ストラクションビットを供給する。

第６Ｅ図および６Ｆ図はドライバ／レシーバ制御バス３４上に生じ得るインスト ラクションの例を示す。第６Ｅ図はＤＰＲＩＭＥインストラクション信号を示す 。ここでＭＳビットはＭＥＡＳＵＲＥフラッグに対応し、Ｃはドライバ／レシー バアドレスビットを示し、Ｉおよび０は実際のインストラクションの定義である 。第６Ｆ図に示す５インストラクシヨンに対してはＸはインストラクションに対 応しないビットを示す。ＭＳビットまたはテスタピンアドレスのステートとは無 関係に、すべてのドライバはこのＭインストラクションによりクリアされる。

本発明の作動は第７図〜第１２図を参照して詳述するいくつかのソフトウェアを 実行することにより行われる。

最高レベルの制御はＰＣ２４から行われる。このＰＣ２４は変化リストメモリ３ ２およびポインタメモリ３３にロードされたデジタルテストベクトルシーケンス をフォーマット化し、編集し、処理するためのソフトウェアを含んでいる。プロ グラムメモリ２１内のマイクロプロセッサ１２用のソフトウェアはＰＣ２４から のコマンドを取り込み、リクエストされたアクションを実行するようハードウェ アを制御する。ＰＣ２４はマイクロプロセッサ１２にコマンドを送ったり、ＲＡ Ｍ１６のすべての部分からの読み出しおよびこれらへの書き込みができる。

マイクロプロセッサ１２はまずラッチされたリセットステートで始動する。この リセットステートはＰＣ２４がプログラムメモリ２１に適当なソフトウェアをロ ードし、バスマスタ２８がマイクロプロセッサ１２をレリースし、内部バス１１ の制御信号をマイクロプロセッサ１２に転送するようバスマスタ２８をコマンド し、よってマイクロプロセッサ１２が始動するまで保持される。一旦マイクロプ ロセッサ１２が始動すると、ＰＣ２４はＰＣインターフェース１４内のＦＩＦＯ メモリにコマンドを送る。

プログラムメモリ２１内に格納された作動プログラムはコマンドディスパッチャ であり、第７図のフローチャートに示されている。プログラムが初期化ステップ １２６を完了すると、プログラムは処理ブロック１２７および判断ブロック１２ ８を含むループに移り、ここでＦＩＦＯメモリのステータスは連続して読み出さ れる。コマンドが存在していると判断されるとマイクロプロセッサ１２はステッ プ１２９で１６ビツトのコマンドワードを読み出す。このコマンドワードは２つ の部分すなわち８ビツトのデータと８ビツトのインストラクションコードに別れ ている。リクエストされたアクション、例えば第１２図を参照して詳述するよう なベクトルテストの実行を処理する適当なサービスルーチンに分岐するのに、ス テップ１３１でインストラクションコードが使用される。

マイクロプロセッサ１２にほとんどのＦＩＦＯコマンドが入力されると、この結 果インストラクションコードに関連したデータがハードウェア内のレジスタに移 動し、単純なアクションが実行される。その他の場合では、インストラクション コードはハードウェア内のレジスタからの読み取りおよび／またはこれへの書き 込みを何回も必要となることがある。ＰＣ２４へのレスポンスバックを必要とす るマイクロプロセッサ１２のリクエストする全てのアクションは、このリクエス トされたアクションを実行し、プログラムメモリ２１内の特定メモリロケーショ ンにレスポンスをセーブし、次にこのアクションが完了したことを表示するよう ＰＣ２４に割り込みするこ特表千６−５０５１０５　（１Ｇ） とによりこれを実行する。この操作は第８図のフローチャートにより詳細に示さ れている。

第８図を参照すると、ブロック１３２においてＰＣ２４からコマンドが送られ、 ＰＣインターフェース＋４内のＦＩＦＯメモリによって受信され、プロッタ１２ ７においてマイクロプロセッサ１２により認識される。上記のようにブロック１ ２７および１２８はＰＣ２４からのインストラクションのためＦＩＦＯメモリを 常にモニタするループを共に構成している。一旦インストラクションを受信する と、ブロック１３３内でアクションが完了され、ブロック１３４にてプログラム メモリ２１にレスポンスが記録され、ブロック１３６にてプログラムメモリ２１ にプロセスステータス、例えばパス／フェイルが記憶される。ブロック１３７に てマイクロプロセッサ１２はリクエストされたアクションの完了を表示する信号 をＰＣ２４に送る。アクションが完了すればプログラム制御はブロック１２７に 戻る。

ＰＣ２４およびマイクロプロセッサ１２は非同期で作動し、ＰＣインターフェー ス１４のＦＩＦＯメモリにはいくつかのコマンドがスタックすることがあるので 、マイクロプロセッサ１２がリクエストされたアクションを実行している間、Ｐ Ｃ２４によりタイムアウトが使用される。特に、ブロック１３２においてＰＣ２ ４がコマンドを送ると、このコマンドはブロック１３８においてタイムアウトタ イマーをスタートさせる。ブロック１３９および１４１はこのタイマーのステー タスおよびブロック１３７においてマイクロプロセッサにより発生される完了信 号のステータスをモニタしている。タイムアウト信号または一方の完了信号が検 出された後プログラム制御はブロック１４２に進み、ここでタイマーがタイムア ウトしたかとうか判別される。タイムアウトしていればマイクロプロセッサ１２ が割り当てられた時間内にリクエストされたアクションを完了していないことを 表示し、ブロック１４３に進み、ここでマイクロプロセッサ１２の作動のエラー を処理する。

ブロック１４２でマイクロプロセッサＩ２から完了信号を受信したと判断される とブロック１４４に進み、タイムアウトタイマーをクリアする。次にブロック１ ４６でＰＣ２４はマイクロプロセッサ１２によりブロック１３６でセットされた プログラムメモリ２１のその部分を読み取り、プロセスのステータスを判断する 。判断ブロック１４７の判断するようにプロセスがエラー状態にあると判断され ると、ブロック１４８でそのエラーを処理する。判断ブロック１４７がプロセス 中にエラーがないと判断するとブロック１４９に進み、ブロック１３４の実行中 にプログラムメモリ２１内のマイクロプロセッサ１２により記憶されたレスポン スをＰＣ２４により読み出す。

特定のアプリケーションを参照して、本発明のデータの圧縮およびメモリ節約の 利点を最良に示す。表Ｉを参照すると、４４のアクセス可能なノードすなわちテ ストポイントを存するカスタムデバイス用のテストを示す。

このテストシーケンスは合計１０４の個々のベクトルを含み、各々のベクトルは ４４ビンの幅となっている。表１はこのデバイスをテストするのに使用される全 ベクトルファイルをリストしており、１０４のベクトルの各々に対する４４ピン の各々に対するエントリーを含んでいる。

表■ パターン番号　ピン番号 パターン番号　ピン番号 パターン番号　ピン番号 表Ｉに示すテストベクトルデータでは、次の刺激および測定コマンドを使用する 。

Ｘ　−予想ステートを気にしないコマンドＵ　−論理ｌ　（ハイレベルの出力） を予想するコマンド Ｄ　−論理０（ローレベルの出力）を予想するコマンド Ｚ　−ピンドライバをハイインピーダンスにするコマンド Ｌ　−ピンドライバを論理０にするコマンドＨ−ピンドライバを論理１にするコ マンド本発明の利用により、変化リストへのポインタを用いてベクトルファイル を変化リストに変換することにより、全ベクトルファイルが圧縮される。表ＩＩ は本発明に従ってポインタおよび変化リストに圧縮された表１に示す全ベクトル ファイルを示す。

表１１ ｔ＆＞９　文鰺υ上 −ベクトルパターンのポインタおよび　化リストフォーマ　ト表Ｉｆは表Ｉに示 した同じベクトルファイルに対するポインタおよび変化リストデータのＡＳＣＩ Ｉ表示を含んでいる。これらデータは可能な変化リストの使用量を最小とするよ う圧縮され、かつ最適化されている（第９及び１０図および添付テキストを参照 ）。表１１の第１コラムの「ステート番号」は表Ｉと表Ｕのエントリー間のクロ スレファレンスを容易にするため記載されたものであり、実際には記憶されない 。第２コラム［ポインタアドレス」は特定のポインタにより参照される変化リス ト内のＡＳＣＩＩアドレスである。第３コラムの「インデックス／（カウント） 」は、本例では変化リストメモリへのエントリーポイントおよび変化のリストメ モリのこの部分への参照の回数を示すため記載したものである。また表Ｕのコラ ム３内の情報は、表１１のコラムｌに記載の情報と同じように単に図示のための もので、実際には記憶されない。コラム３のエントリーでは、最初の番号はリス トアドレスオフセットすなわちインデックス値である。これら番号は、ポインタ エントリー中になされる「ポインタアドレスＪの参照を変化リストメモリにマツ チするのに使用される。括弧内に記載の第２番号は、変化リストのこの部分にな される参照の回数であり、残りのコラム［ピンタイプ、、、［ＣＣ］Ｊは、全ベ クトルファイルを発生するのに必要とされるピントグルおよびシーケンサ制御コ ード（ＣＣ）を示すのに使用される。

変化リストエントリーは、特定の変化アドレスから次のリスト終了点である［Ｅ ＯＬ］マーカーまでのすべてのピンタイプのエントリーを含む。ポインタアドレ スフィールド中の”、”は、全リストエントリーに対する第１の参照を示し、” Ｓ′は、部分リストエントリーに対する参照または全リストに対する多数回の参 照を示す。インデックス／（カウント）フィールドでは、”＊０は部分リストエ ントリ一点を示す。ステート番号１０４　（最後のステート番号）は、ポインタ アドレス１７６を有し、このアドレスはインデックス／（カウント）およびピン タイプコラムでテスト終了［ＥＯＴ］制御コードを有するｎｏ−ｏｐを示す。

表■内のデータは、２つの表の間の相関性を示すのに表ＩＩのデータと比較でき る。例えば、比較Ｉ内のベクトルパターン９１と９２との差は、イネーブルステ ートが変わらない場合刺激データステートを変えることを表示している。表【Ｉ のパターン９２を見ると、ステート番号コラムの下では対応するポインタアドレ スは９９となっていることが判る。このエントリーはポインタアドレスフィール ド内の共用リストであるとされている。インデックス／（カウント）コラム内の ９９のポインタアドレスを使用すると、ピンタイプコラム内の変化リストは、ピ ン１４．２８．２７．２１，２０および１８に対する刺激データステート変化を 含んでいることが判る。これらステート変化は、実際のデータ内で見つけられる 変化の組と同じである。これらピン変化の順は、アドレス９９で開始するリスト とピン２０および１８上でのみ刺激データステート変化を含むアドレス１０３で 開始するリストと共用できるよう最適化されている。アドレス９９で始まる変化 リストも、ピン１５．１４．２８．２７．２１１２０および２８上の刺激データ ステート変化を含むトリーであることに留意されたい。

ピンステート条件のすべての可能な組み合わせを表示するのにピンステートごと に少なくとも３ビツトのメモリが必要であると仮定すると、表Ｉに示されるデー タの記憶条件と表１１に示されるデータの記憶条件を比較できる。　ベクトル能 力を有するテスタチャンネルがわずか４４本であるとすると、表１のデータを記 憶するのに少なくとも１７１６バイトの記憶容量が必要となる。他方、テスタチ ャンネルが２０４８本であるとすると、７９７８２バイトの記憶容量と同じｒＲ ＡＭビハインドザピン（ｂｅｈｉｎｄ　ｔｈｅ　ｐｉｎ）　Ｊを備えたメモリが 必要となる。テスタ内の記憶方法によっては、実際のメモリ条件はこれよりも大 きくなることがある。

表］！に示す同一ベクトルデータに対する全メモリ条件は、わずか７６８バイト であり、これにより圧縮比はある例の１：２．２３４および他の例のｌ二１０４ よりも大きくなる。圧縮比は他の要因によって影響される。本発明は、幅よりも かなり長いテストベクトル、すなわちピンよりも多くのベクトルを有するテスト ベクトルに対し、より高いデータ圧縮比を達成する。図示した実施例では、ベク トル対ビン比はわずかｌ：２．３７である。

ベクトルの数のほうが多い、すなわちピン数のほうが少ないテストベクトルファ イルを使用すると、圧縮比が大きくなることが判った。

データ圧縮は、第９図および第１Ｏ図のフローチャートに示す方法にしたがって ＰＣ２４で実行される。実際のベクトルデータからポインタおよび変化リストフ ォーマットへの変換は、２つの別のステップで実行される。

最初のステップすなわち圧縮は、使用可能なポインタおよび変化リストイメージ を発生するベクトルごとのプロセスであり、このイメージはリスト要素のりサイ ジングまたは順序を再指定したり、ポインタアドレスを変えることなく行うこと ができるリストの共用を含んでいる。

第２のステップすなわち最適化は、リストエントリーを最も効率的なグループに 組み合わせてメモリの利用量を少なくするより複雑なプロセスである。この最適 化段階は、ベクトルイメージの大きさを小さくするので、ディスク記憶条件を小 さくし、ベクトルパターンを実行する前にＰＣ２４からＲＡＭ１４ヘイメージを ロードするのにかかる時間を短くする。

第９図を参照する。ポインタおよび変化リストフォーマットへの圧縮は、ベクト ルファイル（例えば表Ｉ）のベクトルを一時に一つずつシーケンス化し、そのと きのベクトルと先のベクトルとを比較することにより達成される。ポインタファ イルの後ではブロック１５１でリストファイルおよびマーカーファイルを発生し 、ブロック１５２てポインタファイル内のヘッダ情報を初期化する。

このヘッダ情報は、例えばテストに関係したビンの数（ポインタの数に等しい） 、ポインタデータの開始点へのファイルポインタ、変化リストデータの開始点へ のファイルポインタおよびマーカーデータの開始点へのファイルポインタを含む 。これらの情報は、第１１図を参照して詳述するようにＰＣ２４がＲＡＭ１６に ベクトルテストシーケンスをロードする時、ポインタおよび変化リストメモリに ＲＡＭ１６をダイナミック式に割り当てるのに後で使用される。マーカーファイ ルは主に編集を容易にするのに使用される。

ブロック１５３では、ベクトルファイル内の最初のベクトルと比較するため、刺 激およびレスポンスピンに対しすへてＺおよびＸから初期ステートを作る。次の ブロック１５４では、多数のベクトル、例えば３００個のベクトルをステートバ ッファに読み込む。ブロック１５６では、ステートバッファ内の最初のベクトル を先のステートと比較して変化リストを作成する。最初のベクトルは、ブロック １５３でセットされた初期ステートと比較される。次に１５７へ進み、ここで現 在の変化リストの順序付けを開始する。判断ブロック１５８で判断されるように 、現在の変化リストの長さが選択された現行の変化リスト以下であればブロック １５８に進み、ここで（長さＸの）現在の変化リストと、選択された現行の変化 リストの最後のＸエントリーと比較する。判断ブロック１６１で判断されるよう に一致していれば、現行の変化リストの順序付けを停止し、ブロック１６２でポ インタバッファにポインタを加える。一方、判断ブロック１６１により一致が見 られなければ判断ブロック１６３へ進み、ここで現行の変化リストの終了点に達 したかどうか判断される。終了点に達していなければ、ブロック１５７へ進み、 ここで現行の変化リストの順序付けを行う。

終了点に達していればブロック１６４へ進み、現行の変化リストファイルに現在 の変化リストを加え、ブロック１６２てポインタバッファにポインタを加える。

次に判断ブロック１６６へ進み、ここでブロック１５４でロードされたステート バッファの終了点に達したかどうか判断される。達していなければブロック１５ ６へ進み、ここでステートバッファ内のステートとの比較が続けられる。達して いればブロック１６７へ進み、マーカーファイルへのエントリーを行い、ブロッ ク１６８でポインタファイルにポインタバッファを書き込む。次に判断ブロック １６９では、追加ステートが処理されたままになっているかどうか判断される。

処理されたままであれば、ブロック１５４に戻り、ここでステートバッファによ り多くのステートを読み込む。処理されていなければブロック１７１へ進み、こ こでポインタファイルに変化リストおよびマーカーファイルを加え、次にブロッ ク１７２でポインタデータおよび変化リストデータの開始点にファイルポインタ を修正することを含めてヘッダの調節を行う。

個々の変化リスト内のエントリーの順序の指定をし、変化リスト共用量を潜在的 に増加することにより、最適化段階で更なる圧縮を実行する。ピンの順序を変え ることに加えて圧縮プロセスの後の段階で生じるより長い変化リストに収容でき る短い変化リストをリストフォーマット化の初期段階で見つけたときは、圧縮プ ロセス中に生じ得るリストおよび部分リストの重複を最適化段階で検出する。ポ インタおよび変化リストファイルが大きくなれば、参照回数に基づいて変化汁と エントリーの順序付けを行うことにより更に圧縮を行う。低い順序のアドレスで は、変化リストがより多く参照される。

変化リスト一時ファイルに記憶されている個々の変化リストに共用されている変 化リストを含む各変化リストをまず拡大することにより最適化を進める。次に変 化リスト内の変化回数に基づき変化リストインデックスファイル内でこれら変化 リストにインデックスを付け、この変化リストインデックスファイルは、各変化 リスト内の変化数により指定された変化リスト一時ファイル内のリストを変える ためのポインタのリストを含む。最適化プロセスを補助するのに２つの新しいフ ァイルを生成する。

これらファイルは変化リスト出力ファイルおよび変化リストイメージファイルで ある。最適化された変化リストを含むよう変化リスト出力ファイルが生成される 。変化リストイメージファイルは、共用のため順序付けされた変化リスト出力フ ァイル内のエントリーを示す。このように共用をトラッキングすることにより、 初期のステップで実行される順序付けが後に再順序付けされないよう保護される 。この後の再順序付けは、現行の変化リスト共用関係を損ねる可能性があるから である。現行リスト内の共用変化リストの第１エントリーをマーキングすること により変化リストの共用をモニタする。マークされたリストを共用しようとする 後の試みでは、ＥＯＬ間マーカーに対する変化リストのＥＯＬに最も近い共用マ ーカーからのエントリーを考慮することしかできない。最も長い変化リストから 始めて、最も短い変化リストに向かって移ると、変化リストイメージファイル内 のエントリーと各リストとを比較する。一致を探す場合、現行の変化リストの順 序を換えて、より小さい変化リストを現行のより大きな変化リストに分配する試 みを行う。新しいエントリーが現行リストのいずれとも一致したい場合、変化リ スト出力ファイル内の新しいエントリーを作成する。新しい変化リストが必要と なる度に、変化リストイメージジャイロおよび変化リスト出力ファイルに新しい エントリーを作る。各変化リストが処理される際、共用また新しく作られた変化 リストへのポインタをポインタファイル中で更新する。すべての変化リストのす べてを一旦処理すれば、最適化プロセス中に作成された一時フアイルを削除する 。

最適化プロセスは第１Ｏ図のフローチャートに示してあり、最適化プロセス中に 使用される一時フアイルをブロック１７３まで確立することにより進行する。こ れらの一時ファイルは、変化リスト一時ファイル戸、変化リストインデックスフ ァイルと、変化リストイメージファイルを含む。次に、（ブロック１７４で決定 される）ポインタファイル内の各ポインタに対し、これらポイントすべき変化リ ストをブロック１７６で変化リストの一時フアイルにコピーし、ブロック１７７ で変化リストの大きさに基づき変化リストインデックスファイル内のリンクを加 える。次に判断ブロック１７８で、すべての変化リストが処理されたかどうか判 断される。処理されていなければ、ブロック１７６に進み、ここで変化リスト処 理を続ける。処理されていればブロック１７９に進み、最大の変化リストから最 大の変化リストに向かって変化リストインデックスファイル内のエントリーの処 理を始める。ブロック１７６．１７７および１７８の処理の結果、共用されてい る変化リストを含む変化リストをここの変化リストまで広げる。

ブロック１８１では、変化リストインデックスに従って、変化リスト一時ファイ ルから変化リストを選択し、ブロック１８２では変化リストイメージファイル内 にある変化リストを逐次読み出す。ブロック１８３では、変化リスト一時ファイ ル内の変化リストは変化リストイメージファイルから選択した変化リストと共用 できるかどうか判断するよう処理を開始する。特にブロック１８４では、変化リ スト一時ファイルからの変化リストが変化リストイメージファイルから選択した 変化リストファイル内に適合するかどうか判断される。適合しなければ判断ブロ ック１９６に進み、変化リストイメージファイル内により多くのエントリーがあ るか否か判断される。存在していればブロック１８３へ戻り、ここで変化リスト イメージファイル内の次の変化リストを処理のため選択する。ブロック１８６が 変化リストイメージファイルにはそれ以上のエントリーがないと判断するとブロ ック１８７に進み変化リスト出力ファイルに現在の変化リスト一時ファイルエン トリーを入れ、次にブロック１９２に進む。判断ブロック１８４が、変化リスト 一時ファイル内の変化リスト一時ファイル内の変化リストは変化リストイメージ ファイルから選択された変化リストに適合すると判断すると、ブロック１８８に 進み、正しいピン番号があるかどうか判断される。存在していなければ、ブロッ ク１８６に進み、下記のように処理を続ける。存在していればブロック１８９に 進み、ピン番号が正しい順序になっているかどうか判断する。正しい順序になっ ていなければ、ブロック１９１へ進み、変化リスト出力ファイルおよび変化リス トイメージファイル内のピン番号の順序を換えた後か、またはピン番号が適当な 順序になっていれば、ブロック１９２に進む。

ブロック１９２では、変化リストイメージファイル内の第１ピン番号をマークし 、ブロック１９３でそのピンへのポインタを発生す□る。次にブロック１９４へ 進み、変化リストインデックスファイル内の各インデックスを処理したかどうか を判断する。処理していなければ、ブロック１８１へ進み、上記のように処理を 続ける。判断ブロック１９４で判断したように変化リストインデックスファイル 内のすべての変化リストが処理されていれば、ブロック１９６へ進み、変化リス ト出力ファイルとポインタファイルとをマージし、圧縮し、最適化されたベクト ルファイルを発生する。次にブロック１９７で、ヘッダを修正し、ブロック１９ ８で一時フアイルを削除する。

最適化プロセスの最終ステップが変化リスト要素の順序換えとなることがある。

３２によりも多い変化リストメモリを必要とするベクトルでは、変化リストファ イルの開始点に向かってより頻繁に使用する変化リストエントリーを移動する。

これによりポインタ拡張ワードを使用することなくこれらの変化リストに対する 大多数のポインタを発生し、よってポインタおよび変化リストファイルの全体の 大きさを最小にできる。

より詳細に説明すれば、特定テストベクトルシーケンスに対する変化リストメモ リが３２７６７個以下のエントリーを有していると、そのベクトルテストシーケ ンスに対するポインタは、長い（３２ビツト）整数でなくて、短い（１６ビツト ）整数で表示できる。特定ベクトルテストシーケンスに対する変化リストメモリ が３２７６７個より多いエントリーを有している場合、テストシーケンスにわて る参照回数によって変化リストの順序付けをすると、ポインタ記憶空間が最適化 される。より多く参照されるリストは、変化リストメモリの低位の順序のアドレ スに格納する。このような配列により、使用頻度の高いリストに対するポインタ をより短い（１６ビツト）の整数で表示できる。ポインタエントリーの最高位の ビットは、拡張ビットとして残される。この拡張ビットが偽であれば、ポインタ アドレスのうちの上位の９桁のビットをゼロとみなす。拡張ビットが真であれば 、ポインタアドレスの上位の９桁のビットを２番目に短い整数として記憶する。

従って使用頻度の低いポインタしかディスク上のフルの３２ビツトを使用しない 。最も多用されるポインタはディスク記憶装置の１６ビツトしか使用せず、３２ ７６８個より少ないエントリーを存するベクトルテストシーケンス中のすべての ポインタはディスク記憶装置の１６ビツトしか必要としない。圧縮されたポイン タは、ポインタメモリ３３にロードされる前に拡張される。

先の最適化の効果は、新しい圧縮が行われる度に得られる。これは２つのプロセ スの間の作動の順序の差の結果によるものである。圧縮プロセスは、第１ベクト ルから最終ベクトルまでの順で一時に一つずつベクトルを処理するのに対し、最 適化プロセスは個々のベクトルの元の順序とは無関係に最長変化リストから最短 変化リストでの順でベクトルの変化を処理しているからである。ベクトルファイ ルが完全に圧縮されるのを保証するには、圧縮さえれたベクトルファイルの編集 またはデバッキングを完了した後最適化プロセスを実施する必要がある。

本発明の好ましい実施例によれば、所定ベクトルテストシーケンス用データは、 ＰＣ２４によりポインタおよびリストフォーマットでディスク上に記憶される。

これは、ベクトルテストパターンを実行するための最大の可能なスルーブツトを 生じるようなされる。第１１図のフローチャートにベクトルテストシーケンスの ためセーブしたデータをＰＣ２４からＲＡＭ１６ヘローデイングすることを示し である。第１１図を参照すると、ベクトルファイルを開き、ブロック１９９およ び２０１でポインタおよびリストの大きさを決めた後、ブロック２０２でＰＣ２ ４はポインタの番号を含むコマンドをＦＩＦＯメモリを介してマイクロプロセッ サ１２へ送る。ブロック２０３で、マイクロプロセッサ１２はＲＡＭ１６内のメ モリを割り当て、ブロック２０４でポインタデータをポインタメモリ３３にロー ドすべきロケーションへの開始アドレスに応答する。次にＰＣ２４はブロック２ ０６でＦＩＦＯメモリを介してマイクロプロセッサ夏２にコマンドを送り、変化 リスト内のエントリーの数をパスする。

マイクロプロセッサ１２はブロック２０７で変化リストのためメモリをＲＡＭ１ ６内に割り当て、ブロック２０８で変化リストデータを変化リストメモリ３２に ロードすべきロケーションへの開始アドレスをＰＣ２４へ戻す。

ブロック２０９で、ＰＣ２４は内部パス１１の制紳をし、ブロック２１１および ２１２でポインタメモリ３３および変化リストメモリ３２へのポインタおよび変 化リストデータのローディングを開始する。次にブロック２１３でＰＣ２４によ り内部バス１１がレリースされる。

ベクトルデータがロードされると、マイクロプロセッサはベクトルテストを実行 するようＰＣ２４によりリクエストされることがある。これは第１２図のフロー チャートにより示されている。第１２図を参照すると、ＰＣ２４はベクトルテス トの実行に先立ち、適当なレスポンスルート指定およびキャプチャを行うテスタ ハードウェアをセットアツプする。このレスポンスルート指定およびキャプチャ は、同時に取り得るレスポンスの数を最大に（６つまで）するよう適当なポール のセットアツプを選択することを含む。ブロック２１４および２１６でこれを実 施すれば、ＰＣ２４はブロック２１７でマツプメモリ３６をプログラムし、ボー ルの割り当てにマツチする。次にブロック２１８で、ＰＣ２４はマイクロプロセ ッサ１２にコマンドを送り、ベクトルシーケンスをスタートさせ、ブロック２１ ９でレスポンスを待つ。ベクトルテストを開始させるコマンドがなされると、マ イクロプロセッサ１２はブロック２２１でポインタメモリ３３の開始アドレスを ロードし、ブロック２２２でシーケンサ１３をスタートさせる。ブロック２２３ におけるベクトルテスト中のシーケンサ１３の機能は下で詳述する。

ＰＣ２４は、ベクトルプロセッサからテストバーストごとに２つのインタラブド 信号を受ける。一つはベクトルシーケンサ１３からのもので、一つはマイクロプ ロセッサ１２からのものである。第１インタラブド信号はベクトルシーケンサ１ ３がベクトルテストの実行を完了したこと（ブロック２２３を完了したこと）を 表示し、第２インタラブド信号は、マイクロプロセッサ１２がベクトルシーケン サ１３からの完了信号を受け、すべてのドライバ回路５６（ブロック２２４）を クリアし、テストバーストのためパス／フェイルラッチ１０７およびグローバル フェイルＯＲゲート１０８に含まれるパス／フェイルステータスを検査したこと を表示する。マイクロプロセッサ１２は、完了インタラブド信号の送信に先立ち 、エラーマツプへのポインタ（もしあるとすれば）（ブロック２２６．２２７． ２２８．２２９）を含むプログラムメモリ２１にの適当なステータスをセーブす る。

ＰＣ２４は、完了インタラブド信号を受信すると（ブロック２３１）、ＰＣ２４ はブロック２３２における後の処理のための現在のテストバーストに対するステ ータスおよび障害データ（あるとすれば）を読み出し、セーブする。判断ブロッ ク２３３は、必要なプロセスを繰り返し、バースト中に各レスポンスピンをテス トされるよう保証する。

必要なバースト（一つのバーストはすべてのポインタを通る一回のバスである） が完了すると、ＰＣ２４はブロック２３４ですべてのバーストからバス／フェイ ルデータを収集し、テストの全ステータスを判断する。判断ブロック２３６で判 断されるような障害が生じると、ＰＣ２４は全ベクトルシーケンス内の第１障害 ステートを識別する。ＰＣ２４は障害を示す、またはストップオンフェイルモー ド（判断ブロック２３７）になっている障害ダグをプリントし、ブロック３２８ でベクトルエディターをコールし障害ベクトルの発生時にエディツトスクリーン を位置決めする。

再度第１図および第２図を参照してベクトルテスト（ブロック２２３、第１２図 ）中のベクトルシーケンサ１３の作動を示す。ベクトルシーケンサ１３は、各ベ クトルクロックサイクル中のいくつかの機能を実行する。

各サイクルが開始すると、ベクトルシーケンサ１３はポインタメ３３から次のエ ントリーの内容をフェッチし、ポインタメモリ３３内の先のベクトルからのレス ポンスを記憶する。上記のように、ポインツメ３３内のフェッチされたエントリ ーは、この特定のクロックサイクルにおきる第１エントリーの変化リストメモリ アドレスを含む。次にベクトルシーケンサ１３は、フェッチされたポインタアド レスをインクリメントし、ベクトルシーケンサ１３のスタックメモリ内にインク リメントされたポインタを押し込み、変化メモリアドレスレジスタにフェッチさ れたポインタメモリのエントリーを入れ、表示された変化リストメモリエントリ ーの内容を検索する。ベクトルシーケンサ１３は、ドライバ／レシーバコマンド コントロール１８のインストラクションレジスタにピンアドレスおよび制御ビッ トを記憶し、ドライバ／レシーバ制御バス３４を開始専用チャンネルのフリップ フロップをプライム作動するよう進む。ベクトルシーケンサ１３は、選択された 変化リストエントリーのシーケンサ制御ビット（ＣＣ）を検査し、シーケンサ１ ３の次のアクションを決める。制御ビットが「続行」を表示していれば、ベクト ルシーケンサ１３は変化リストメモリアドレスレジスタをインクリメントし、変 化リストメモリ３２内の次のエントリーに対する別のプライム作動を実行する。

このインクリメントおよびプライムサイクルは、選択された変化リストエントリ ー内のシーケンサ制御ビットが「リストの終了」または「クロックおよび続行」 を表示するまで続く。「リストの終了」および［クロックおよび続行」制御コー ドは、別のシーケンサ１３がライン４３にＷ訂■０■■信号を発生するようにさ せるもので、この信号は先に述べたようにすべてのプライム動作したドライバ／ レシーバチャンネルをトグル動作させ、すべてのプライムをクリアする。「クロ ックおよび続行」信号に対し、ベクトルシーケンサ１３はクロックが送られた後 に同じ変化リストの処理を続ける。換言すればベクトルシーケンサ１３は変化リ ストメモリアドレスレジスタをインクリメントし、変化リストメモリ３２内の次 のエントリーのための別のプライム作動を実行する。「リストの終了」制御コー ドは、リスト用のすべてのプライム作動が完了したことを示す。「リストの終了 」用のクロックが発生された後、ベクトルシーケンサ１３はスタックメモリから インクリメントされたポインタメモリアドレスをポツプし、インクリメントされ たアドレスを使用して次のポインタメモリエントリーを選択する。このプライム サイクルは、再度開始する。

選択された変化リストのシーケンサ制御ビットが「テストの終了」を表示するま で、このポインタおよびプライムサイクルは続く。「テストの終了」制御コード を検出すると、ベクトルシーケンサ１３はレスポンスを記憶し、停止し、内部バ ス１１の制御はマイクロプロセッサに戻され、ＰＣインターフェース１４を介し てＰＣ２４へインタラブド信号が送られる。

従って、ベクトルテスト中のベクトルの数は変化リストメモリ３２およびポイン タメモリ３３の組み合わせた長さによってのみ制限される。テストベクトルファ イル内のテストベクトルとポインタメモリ３３内のエントリーとは１：ｌに対応 している。テストベクトルファイル内の各テストベクトルはポインタメモリ３３ 内の一つのエントリーに対応しており、ポインタメモリ３３内の各エントリーは テストベクトルファイル内のひとつのテストベクトルに対応している。ポインタ メモリ３３内の各エントリーの変化リストエントリーの一つの組に対応している が、ポインタメモリ３３内のエントリーと変化リストメモリ３２内の変化リスト エントリーとはｌ：１に対応していない。各変化リストは、ポインタメモリ３３ 内のエントリ一番号に関連することがある。例えば、ゲートアレイ、プログラマ ブルロジックデバイスおよびＬＳＩ周辺回路のテストのときのように、全テスト ンーケンス中であるテストベクトルと次のテストベクトルの間でステートが数回 変わる場合、いくつかの異なるポインタメモリエントリーに変化リストメモリ３ ２内の同じ変化リストをアドレス指定させることによりデータを圧縮できる。

第１３図は、本発明に従ってテストベクトルシーケンスを実行する際のポインタ メモリ３３と変化リストメモリ３２との相互作用を示すブロック図である。第１ ３図の簡略化されたブロック図では、ポインタおよび変化リストメモリの図示し た作動は、トグル動作するテスタチャンネルに関連している。図中、刺激および レスポンスピンは区別していない。実際には、トグル動作ピンの参照は刺激ピン を制御するスリーステートドライバのステートの変化またはレスポンスピンの予 想レスポンスのステートの変化のいずれかを示す。

ポインタメモリ３３内の第１ポインタ（ポインタ０）は、変化リストメモリ３２ 内に記憶された６番目の変化リスト（変化リスト５）のアドレスを含み、変化リ スト５は６つのエントリーを含み、これらエントリーは６本のテスタピンが初期 状態からトグル動作することを表示する。変化リスト５の最終エントリー内の「 リストの終了」制御コードは、次のポインタ、すなわちポインタｌがポインタメ モリ３３から選択されるようにする。ポインタｌは変化リストメモリ３２内の第 １変化リストエントリー（変化リスト０）に対するアドレスを含む。変化リスト ０は１本のテスタチャンネルしかトグル動作させないことを表示する一つのエン トリーしか含んでいない。

これは例えばテスタピンをテスト中のデバイスのクロップノードに接続した場合 に生じる。第１変化リストは多数のポインタ（ポインタ１．３．５．６．１１． １３および１７）によりコールされ、これらポインタに対応するテストベクトル を発生するよう、同じテスタピンがトグル動作されることを表示する。同様にし て、一つのエントリーしか有していない変化リスト１が４つの異なるポインタに よりアドレス指定され、変化リストＯにより示されるピンと異なる単一のピンが これら４つのポインタに対応するベクトルを発生するよう変えられる。変化リス ト２、すなわち２エントリー変化リストは、第１３図に示すポインタ１〜１９の いずれによってもアドレス指定されないが、ポインタメモリ３３内のポインタ１ ９とポインタＮとの間のポインタによってはアドレス指定される。変化リスト３ 、すなわち４エントリー変化リストは３つのポインタによりコールされ、変化リ スト４、すなわち３エントリー変化リストは２つのポインタによりコールされる 。

ポインタ８は変化リスト５の開始アドレスと終了アドレスとの間にある変化リス トメモリ３２内のアドレスを含む。従って、ポインタ８に対応するベクトルは変 化リスト５内の最後の３つのエントリーに対応する３本のテスタピンだけをトグ ル動作させることを必要とする。このテストシーケンスはベクトルシーケンサ１ ３がポインタメモリ３３からのポインタを逐次アドレス指定し、表示変化リスト または部分変化リストに含まれるテスタピンをプライム動作およびトグル動作さ せながら続行する。

最後に、ベクトルシーケンサ１３がテストシーケンスを終了させるよう指示する 「テスト終了」制御コードを含む変化リストメモリ３２内のエントリーをポイン トするポインタＮが選択される。

以上で、一つの好ましい実施例を参照して本発明を説明したが、当業者であれば 本発明の精神および範囲から逸脱することなく、この好ましい実施例を変更する ことは理解できよう。

Ｆ■Ｇ、１ Ｆｌ（ジー５Ａ ＦｌＧ、５Ｅ 補正書の写しく翻訳文）提出書（曲法組８４％（７）８）平成５年６月４日

Claims (16)

【特許請求の範囲】
1. １．各変化リストのエントリーがテストベクトル内の単一エントリー用の変化デ ータを含み、前記変化リストのうちの少なくとも一つは複数のエントリーを有す る複数の変化リストをメモリに記憶し、 所定順序で前記変化リストの個々のリストを逐次選択することによりテスト中の サーキットの電気ノードに対するサーキットテストベクトルのシーケンスを発生 することから成るサーキットテスト方法。
2. ２．前記シーケンス発生工程は、選択された変化リストの各エントリーを検索す ることを含む請求の範囲第１項記載の方法。
3. ３．前記シーケンス発生工程は、２回以上前記変化リストのうちの少なくとも一 つのうちの少なくとも一部を選択することから成る請求の範囲第１項記載の方法 。
4. ４．前記記憶工程は、テストベクトルの前記シーケンスを発生するよう前記変化 リストの各々の使用頻度を決定し、該頻度に従って前記メモリ内の前記変化リス トの順序を決めることから成る請求の範囲第１項記載の方法。
5. ５．前記記憶する工程は、使用頻度の高い変化リストを使用頻度の低い変化リス トのアドレスよりも前記メモリ内のより下位のほうのアドレスに記憶することか ら成る請求の範囲第４項記載の方法。
6. ６．前記変化リストは予想レスポンスデータも含み、この方法は、 テスト中の前記サーキットの選択したノードを測定し、測定したレスポンスデー タを発生し、 前記測定したレスポンスデータと前記予想レスポンスデータを比較し、比較デー タを発生することから成る請求の範囲第１項記載の方法。
7. ７．前記比較データを記憶することを更に含む請求の範囲第６項記載の方法。
8. ８．前記測定したレスポンスデータを記憶することを更に含む請求の範囲第６項 記載の方法。
9. ９．複数のテストピンと、 テストベクトルの制御により選択したテストピンを駆動するための駆動手段と、 前記テストベクトルの制御により選択したテストピンを測定して、測定したレス ポンスデータを発生するための測定手段と、 変化リストメモリ内の各変化リストの各エントリーが前記テストベクトルの一つ の要素のための変化データを含み、前記変化リストのうちの少なくとも一つが複 数のエントリーを含む変化リストメモリと、前記変化リストメモリのアドレスを 逐次記憶するためのポインタメモリと、 前記ポインタメモリをインクリメントしながらアドレス指定して、前記変化リス トメモリのエントリーにアクセスして選択し、選択された変化リストのエントリ ーに従って前記駆動手段および測定手段を逐次プライム動作させ、前記駆動手段 および測定手段を附勢して、各変化リストの終了点で前記テストピンを駆動して 測定するためのべクトルシーケンサとから成るサーキットテスタ。
10. １０．選択した変化リストエントリーの前記変化データを、前記測定手段を制御 するための制御データに変換するためのマップメモリを更に含む請求の範囲第９ 項記載のサーキットテスタ。
11. １１．前記マップメモリは前記変化データから予想レスポンスデータを発生する ための手段を更に含む請求の範囲第１０項記載のサーキットテスタ。
12. １２．前記測定手段は、前記予想レスポンスデータと前記測定レスポンスデータ とを比較し、比較した結果を発生するための手段を更に含む請求の範囲第１１項 記載のサーキットテスタ。
13. １３．前記比較結果を記憶するための手段を更に含む請求の範囲第１２項記載の サーキットテスタ。
14. １４．前記測定されたレスポンスデータを記憶するための手段を更に含む請求の 範囲第１２項記載のサーキットテスタ。
15. １５．前記ベクトルシーケンサ手段は前記測定手段を附勢する前に前記駆動手段 を附勢する請求の範囲第９項記載のサーキットテスタ。
16. １６．前記ベクトルシーケンサは前記駆動手段を附勢し、前記テストピンを同侍 に駆動する請求の範囲第９項記載のサーキットテスタ。