JPH02287270A - 試験データ圧縮方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はＩＣやＰＣボードの機能試験等に必要な試験デ
ータの圧縮方式に関する。

〔従来技術およびその問題点〕

ＩＣやＰＣボードの機能試験を行うに当たっては、その
端子を所望の信号でドライブし、それに応答して端子に
現れる信号をその期待値と比較する。このような信号の
印加・印加された信号への応答とその期待値の比較とい
う一連の動作を繰り返すことにより、試験対象が期待通
りに機能するか否かを判定する。

ｔＣやＰＣボードはその機能が増々複雑化しつつあり、
それに必要な試験内容も一層詳細化、複雑化している。

その結果、機能試験に必要なデータ量は飛躍的に増大し
つつある。このように、必要なデータ量が増大すると、
試験制御装置から試験装置への試験データの転送に要す
る時間が長（なるという問題があった。これに加えて、
試験デ−タ量が膨大であるため試験データが試験装置側
のメモリに入り切らないことが多くなり、一つのＩＣや
ＰＣボードの試験中に試験装置のメモリの内容を入れ換
えてから次の段階へ進む必要が出てくる。これにより、
試験データ転送時間が試験のスルーブツトを支配する重
大な要因の一つとなってきた。

この問題を解決するため、従来は制御装置から試験装置
へのデータ転送路の転送速度を速くして試験データの転
送時間を短縮したり、また試験装置のメモリの容量を太
き（してメモリの入れ換えを少なくする等の方法をとっ
ていた。しかしながら、このような解決法では費用が高
くつくなどの問題があり、データ転送時間の短縮には限
度があった。

〔発明の目的〕

本発明は上述した従来技術の問題点を解消し、制御装置
から試験装置へ転送されるデータを圧縮しておくことに
より、データ転送時間を短縮することを目的とする。

〔発明の概要〕 本発明の一実施例によれば、制御装置から試験装置へ転
送される試験データに対して、その性質を利用したデー
タ圧縮を施す。すなわち、試験データを構成する各種の
データのうち、変化頻度の低いものについてはその変化
点のみを記録しておく。このようにして圧縮されたデー
タは試験装置内で展開されてから使用される。この圧縮
方式を用いることにより、従来技術では試験装置内のメ
モリに置かれるデータと試験装置へ転送すべくディスク
等のデータ格納装置内に保存されているデータとは同じ
構造になっていたのに比較して、試験装置へのデータ転
送に要する時間が大幅に短縮される。

試験データは通常は出力値、入力期待値、出力波形フォ
ーマット、人出力タイミング番号等から構成される。そ
のうちで、変化頻度の低い部分は、出力波形フォーマッ
トや入出力タイミング番号等である。

〔発明の実施例〕

第１図に本発明の一実施例が通用される試験システムの
ブロック図を示す。試験装置１１はＩＣやＰＣボード等
の試験対象１３に多数のテストピンを介して接続され、
このテストピンにより試験信号を試験対象１３に与えま
たそこからの応答を受信してこれを期待値と比較する。

なお、試験装置１１と試験対象１３の物理的接続形態お
よびこの物理的接続を介して試験信号を与えまた応答を
受信するための回路それ自体は当業者にはよく知られて
いる事項であり、また本願発明の要旨とは直接関係しな
いため、ここではこれ以上説明しない。

第１図に示された試験システムでは、詳細な試験を行う
ため、試験装置１１にテストビン対応に機能試験モジュ
ール１１１．１１３．１１５１．。

、を持ち、機能試験のためのモジュール入出力を各クロ
ック毎に変更できる。このため、各機能試験モジュール
はある回数のクロック分だけの機能試験データを自分の
メモリ内に保持する。１クロック分の機能試験データは
出力値、入力期待値、出力波形フォーマット、入出力タ
イミング番号（タイミング情報を格納しておく入出力タ
イミングメモリへのポインタ）で与り、入出力タイミン
グ番号により指示されるタイミングメモリの内容ととも
に１クロック周期内のモジュール入出力を定義する。こ
のデータ構造を一つの機能試験モジュールについて第２
図に示す。このデータは各モジュール内のメモリに置か
れている。

本実施例では、このデータのうち出力波形フォーマット
および入出力タイミング番号の変化の頻度が出力値や入
力期待値よりもかなり低いことを利用してデータ量の圧
縮を実現している。すなわち、出力値や入力期待値はテ
ストビンから出力される信号あるいはテストピンから入
力されるはずの信号の２進表現であるから、これらの値
はクロック毎に変化する可能性がかなり高い。これに比
較して、出力波形フォーマットや入出力タイミング番号
はかなり低い頻度でしか変化しない。それは、出力波形
フォーマットはテストピンに出力される出力値が具体的
にとるパルス波形の種類を表現するものであり、また入
出力タイミング番号はテストビンでの入出力パルスの立
上がり／立下がりがクロックに対してどのようなタイミ
ングになるか／なるべきかを示すデータを記憶する入出
力タイミングメモリへのポインタであるが、通常はこれ
らをある程度の期間に渡って固定したままで機能試験を
行うからである。

本実施例では上述の性質に基づき、変化頻度の低い出力
波形フォーマットと入出力タイミング番号については試
験装置外すなわちデータ格納装置１７および試験装置制
御コンピュータ１５内ではそれとは別にアトリビュート
として取扱い、クロックタイミング毎ではなく対応する
データが変化する時点に関する情報だけを保持する。こ
のアトリビュートは試験装置１１内でクロックタイミン
グ毎の形態に展開される。

なお、複数のクロックを持つ試験対象に対しては、試験
装置の基本タロツクの周期を試験対象の複数のクロック
の周期の最大公約数とし、またアトリビュートには、対
応するクロックの開始点およびそのクロックの周期と基
本タロツクの周期の比を表す整数値を追加しておく。

また、本実施例では、一連のアトリビュートが繰り返し
出現する場合、データ格納装置１７中にこれらアトリビ
ュートを必要な回数だけ繰り返して記憶しておく代わり
に、この繰り返しを指示するメタアトリビュートを使用
することにより、冗長性を除（ことができる。アトリビ
ュートとメタアトリビュートのデータ構造の一例を以下
の表に示す。

表 メタアトリビュート スオフセット アトリビュート データ格納装置１７中において、このようなアトリビュ
ート、メタアトリビュートを採用して機能試験用データ
を格納する形態の一例を第３図に示す。同図において、
機能試験用データ中の変化頻度の高い部分、ここでは出
力値と人力期待値、をクロック毎に表現するデータの系
列が高変化頻度データ領域３３に格納されている。これ
に対して変化頻度の低い部分はアトリビュートおよびア
トリビュートの繰り返しを表すメタアトリビュートの形
態で低変化頻度データ領域３１に格納される。メタアト
リビュート中の終了アトリビュートアドレスは、当該メ
タアトリビュートが関連する一連のアトリビュートのう
ちの最後のもののアドレスを示す。また、アトリビュー
ト中の終了アドレスは、領域３３中の出力値、入力期待
値データの系列のうちで当該アトリビュートが適用され
る最後のデータのアドレスを示す、これらのアドレスは
絶対アドレスでもよいし、あるいはＳＭ　ｂ５の先頭や
自分自身等のある基準に対する相対値であってもよい。

試験装置制御コンピュータ１５によりデータ格納装置１
７から読み出された試験データは、第３図に示すような
形態で試験装置１１へ転送される。

試験装置ｌｌ内でこのデータはデータ展開部３５によっ
て第２図に示した形態に展開される。すなわち、アトリ
ビュート中に含まれている変化点毎のデータをクロック
毎の形態に展開し、これらを始めからクロック毎に保持
されていたデータの対応するものに夫々付加する。この
ようにして展開された試験データはモジュール内の機能
試験データメモリ３７に格納され、以降の試験に使用さ
れる。

データ展開部３５の構成例を第４図に示す。データバス
４０１を介して試験装置制御コンビュータ１５から送り
込まれたメタアトリビュートはメタアトリビュートレジ
スタ４０３に保持され、またこのメタアトリビュートに
続いてデータバス４０１から入力される一連のアトリビ
ュートはアトリビュートメモリ４０５に保持される。こ
れによりメタアトリビュートにより指示される繰り返し
展開が可能になる。この繰り返し展開は制御部４０７の
制御の下でオフセット加算器４０９、比較回路４１１、
アトリビュートメモリアドレスカウンタ４１３等を用い
て行われる。これにより、アトリビュートメモリ上で現
在有効なアトリビュートがアトリビュートメモリアドレ
スカウンタ４１３によって指示され、このように指示さ
れたアトリビュートとやはりデータバス４０１を介して
送られてくるクロック毎の出力値、入力期待値とがデー
タコンバータ４１５で合成される。この合成結果である
最終的に展開された機能試験データが、機能試験データ
メモリアドレスのアドレスカウンタ４１７で指示される
ロケーションに書き込まれる。なお、メモリの深さだけ
最初にアトリビュートを送りだめすることにより、デー
タ転送中の試験制御コンピュータ１５の介在を最小限に
できる。

試験データ量の具体的な削減の程度は使用されるデータ
中で変化頻度が低い部分が実際にどのくらいの頻度で変
化するかに依存するが、本願発明者の実験によれば、出
力波形フォーマットと入出力タイミングをアトリビュー
トとすることによりデータ量を最大１７６まで圧縮でき
た。また、試験対象の複数のクロックをクロック周期比
としてアトリビュート中に含めることにより、最大１１
５までの圧縮ができた。両者を合わせることにより、最
大ｌ／３０の圧縮を達成することができた。

さらに、アトリビュートの繰り返しが多い場合には、メ
タアトリビュートを採用することにより最大数百分の１
までの圧縮が可能であった。

なお、当然ながら本発明は上述した実施例に限定される
ものではなく、広範な変形例を包含している。例えば、
アトリビュートとして上述したちの以外を採用してよい
。また、圧縮後のデータ構造も上述のものに限定されな
い。また、圧縮されたデータを展開するのにソフトウェ
アを使用してもよい。更に、試験装置内での圧縮データ
の展開を行わず、例えば第４図に示したものと類似の構
成を用いることにより、圧縮されたデータから直接に試
験対象へ与えたりまたその出力と比較するデータを発生
させる構成も可能である。

〔発明の効果〕

以上詳細に説明したように、本発明によれば試験データ
のうちの冗長性の大きな部分を圧縮して試験装置に短時
間で転送できるので、試験システムのコストの増大を最
小限に抑えながら、ＩＣやＰＣボードの試験時間を大き
く短縮することができる。また与えられた試験データを
圧縮されたままの形態で機能試験モジュール内のメモリ
に格納しておき、試験に必要な信号を直接に発生すれば
、従来に比べて長期間に渡る試験データを機能試験モジ
ュールに格納できるので、複雑な試験対象のために必要
とされる時間を一層短縮できる。

【図面の簡単な説明】

第１図は本発明の一実施例が適用される試験システムの
ブロック図、第２図は機能試験モジュール内での試験デ
ータのデータ構造の例を示す図、第３図は本発明の一実
施例に基づいて圧縮された試験データのデータ構造を示
す図、第４図はデータ展開部の構成の例を示す図である
。 １１：試験装置 １３：試験対象 １５：試験装置制御コンピュータ １７：データ格納装置 １１１．１１３．１１５：機能試験モジュール３１：低
変化頻度データ領域 ３３：高変化頻度データ領域 ３５：データ展開部 ３７：機能試験データメモリ

Claims (2)

【特許請求の範囲】
1. （１）試験対象にディジタル信号の系列を出力しその応
   答を入力することにより試験を行う試験手段と、 前記試験を行うための試験データを記憶するデータ格納
   手段と、 前記試験データを前記データ格納手段から読み出して前
   記試験手段へ送出する試験制御手段とを設け、 試験データを構成する情報のうち変化頻度の高い情報は
   所定の時間の単位毎に保持し、 前記試験データを構成する情報のうち変化頻度の低い情
   報は変化時点毎に保持する 試験データ圧縮方式。
2. （２）前記試験データは前記試験手段に送り込まれた後
   に所定の時間の単位毎の形態に変換されることを特徴と
   する請求項１記載の試験データ圧縮方式。