JP2001051028A - Ｌｓｉテスタ及びｌｓｉテストシステム - Google Patents

Abstract

(57)【要約】 【課題】 テストパターンを効率的かつＬＳＩテスタの
動作速度に影響をあたえないように圧縮する事により、
ＬＳＩテスタ内部におけるメモリやキャシュ間の転送速
度を速め、テスト時間を削減可能なＬＳＩテスタ、ＬＳ
Ｉテストシステム等を提供すること。 【解決手段】 ＬＳＩテスタに与えるテストパターンの
圧縮データを生成する圧縮データ生成手段と、前記圧縮
データに基づきＬＳＩのテストを行うＬＳＩテスタとを
含むＬＳＩテストシステムである。前記圧縮データ生成
手段は、同一端子に対応するテストパターン値が所与の
区間で固定値をとる場合に当該固定値区間のテストパタ
ーン値を省略し、省略区間を特定するパターンアドレス
及び省略された固定値を対応する端子に関連づけて記憶
する圧縮情報を含む圧縮データを生成する。前記ＬＳＩ
テスタは、前記圧縮情報に基づき省略区間に省略された
固定値を補い圧縮前のテストパターンに伸長して、ＬＳ
Ｉのテストを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩテスタ、Ｌ
ＳＩテストシステム、テストパターン圧縮方法及び情報
記憶媒体に関する。

【０００２】

【背景技術及び発明が解決しようとする課題】近年では
ＬＳＩの集積化がすすみ、ピン数の増大や、同時に使用
されない複数の入出力が同一ピンに割り当てられる等の
ピンの多機能化が進んでいる。このためテスト対象とな
るＬＳＩの各ピンに入力テストパターンを与え、出力を
期待値パターンと比較するＬＳＩテストシステム（ＬＳ
Ｉテスタも含む）においても、テストパターンサイズが
増大することになる。

【０００３】しかしテストパターンを格納するキャッシ
ュやメモリの容量には制約があるため、テストパターン
サイズが増大するとデータの読み込みが頻繁に生じるこ
とにより、メモリやキャッシュへのテストデータの転送
時間が増大する。このためテスト時間が増大し、ひいて
はテストされるＬＳＩの製品価格の増大を招くという問
題があった。

【０００４】また多ピン、多機能の集積製品は複数のモ
ジュールを含む場合が多く、係る場合には試験の際にモ
ジュール毎の単体テストを行う場合が多い。この場合モ
ジュール単体で使用しない大部分の端子は未使用であ
り、テストパターン値は変化していない。しかし端子が
ある以上対応するテストパターンは存在する。このた
め、未使用端子分の値が変化しないパターンサイズのテ
ストパターン全体に対する割合は想像以上に大きなもの
となっており、テストパターンを格納するキャッシュや
メモリの使用効率の悪化が問題となっていた。

【０００５】かかる問題点を解決するためには、テスト
パターンデータの圧縮を行うことが好ましい。しかし集
積化の進んだＬＳＩはシステムの動作速度が早いため、
複雑な圧縮を行うことは困難である。圧縮が複雑である
とそれを伸長するための回路も複雑になり動作速度が落
ちるからである。

【０００６】またあえて複雑な圧縮をしたデータを用い
る場合には動作速度を維持するために高価な部品が必要
となりＬＳＩシステム自体の作成に費用がかかりすぎる
という問題点があった。

【０００７】本発明は、以上のような技術的課題に鑑み
てなされたものであり、その目的とするところは、テス
トパターンを効率的かつＬＳＩテスタの動作速度に影響
をあたえないように圧縮してメモリに格納する事によ
り、ＬＳＩテスタ内部におけるメモリやキャシュ間の転
送速度を速め、テスト時間を削減可能なＬＳＩテスタ、
ＬＳＩテストシステム、テストパターン圧縮方法及び圧
縮プログラムが記憶された情報記憶媒体を提供する事で
ある。

【０００８】

【課題を解決するための手段】本発明は、ＬＳＩの各端
子に対応したテストパターンに基づきＬＳＩのテストを
行うＬＳＩテスタであって、前記ＬＳＩの同一端子に対
応するテストパターン値が所与の区間で固定値をとる場
合に当該固定値区間のテストパターン値を省略し、省略
区間を特定するパターンアドレス及び省略された固定値
を対応する端子に関連づけて記憶する圧縮情報を含む圧
縮データを記憶するメモリと、前記圧縮データを読み込
み、前記圧縮情報に基づき省略区間に省略された固定値
を補い圧縮前のテストパターンに伸長するパターン伸長
手段とを含むことを特徴とする。

【０００９】ここにおいてＬＳＩにはＶＬＳＩやＵＬＳ
Ｉを含む。またテストパターンはＬＳＩの各端子の入力
をテストするための入力パターンでもよいし、ＬＳＩの
各端子の出力をテストするための期待値パターンでもよ
い。

【００１０】固定値区間を特定するパターンアドレス
は、固定値区間の開始位置及び終了位置のいずれか一方
を指定してもよいし両方を指定してもよい。例えば固定
値区間の開始位置及び終了位置のみで固定値区間が特定
できる場合には、開始位置及び終了位置のパターンアド
レスのみでもよい。即ち固定値区間が所定位置からテス
トパターンの最後までである場合には、固定値区間の開
始位置のパターンアドレスのみ指定すれば足りる。また
固定値区間がテストパターンの最初から所定位置までで
ある場合には、固定値区間の終了位置のパターンアドレ
スのみ指定すれば足りる。

【００１１】また固定値区間は一つでもよいし、複数で
もよい。

【００１２】本発明によれば、同一ピンに固定値が連続
する場合に当該固定値区間のテストパターン値が省略さ
れるので冗長部分を省略して効率よくメモリを使用する
ことができる。

【００１３】従ってテストパターンサイズ及びパターン
数が増大することによる煩雑なデータの読み込みを減少
させ、ＬＳＩテスタ内でのメモリ、キャッシュ間でのデ
ータの転送速度を速めることが可能となる。従ってテス
ト時間の増大を防止し、ひいてはテストされるＬＳＩの
製品価格のコストパフォーマンスを向上させることがで
きる。

【００１４】また多ピン、多機能の集積製品は複数のモ
ジュールを含む場合が多く、係る場合には試験の際にモ
ジュール毎の単体テストを行う場合が多い。この場合モ
ジュール単体で使用しない大部分の端子は未使用であ
り、テストパターン値は変化していないが端子がある以
上対応するテストパターンは存在する。本発明は端子単
位で省略をおこなうため、未使用端子分のテストパター
ンを効率よく削減することがでる。このため、モジュー
ル毎の単体テスト時のキャッシュやメモリ間の転送速度
を速め、テスト時間の増大を防止することができる。

【００１５】しかも本発明は、圧縮内容が動作速度に影
響をあたえるほど複雑でないため、圧縮したために高価
な部品が必要となることもなくコストパフォーマンスの
よいＬＳＩテスタを提供する事ができる。

【００１６】また本発明のＬＳＩテスタは、前記パター
ン伸長手段は、パターンアドレスカウンタとＬＳＩの各
端子に対応した固定パターンアドレスレジスタ及び固定
値レジスタを含み、前記圧縮情報に基づき省略区間を特
定するパターンアドレス及び省略された固定値を対応す
る端子別の固定パターンアドレスレジスタ及び固定値レ
ジスタに格納し、パターンアドレスカウンタと固定パタ
ーンアドレスレジスタの値を比較し、パターンアドレス
カウンタが省略区間内にある場合には固定値レジスタに
格納されている値を出力し、省略区間に省略された固定
値を補うことを特徴とする。

【００１７】ここにおいてパターンアドレスカウンタが
省略区間内にない場合にはメモリに格納されている圧縮
データの当該端子の当該パターンアドレスに対応するテ
ストパターン値を出力するようにしてもよい。

【００１８】本発明によればパターン伸長手段はパター
ンアドレスカウンタとＬＳＩの各端子に対応した固定パ
ターンアドレスレジスタ及び固定値レジスタを含み、パ
ターンアドレスカウンタと固定パターンアドレスレジス
タの値を比較し、パターンアドレスカウンタが省略区間
内にある場合には固定値レジスタに格納されている値を
出力するという簡単な回路で実現可能であり、ＬＳＩテ
スタの動作速度にあたえる影響がほとんどなくコストパ
フォーマンスのよいＬＳＩテスタを提供する事ができ
る。

【００１９】また本発明のＬＳＩテスタは、前記圧縮デ
ータが、前記固定値区間がテストパターンの先頭から所
与の位置まで、又は所与の位置からテストパターンの最
後までである場合に、当該固定値区間のテストパターン
値が省略されており、省略区間の終了位置のパターンア
ドレス又は開始位置のパターンアドレスのいずれかを、
省略区間を特定するパターンアドレスとして有している
ことを特徴とする。

【００２０】ここにおいて前記パターン伸長手段は、パ
ターンアドレスカウンタとＬＳＩの各端子に対応した終
了位置のパターンアドレスレジスタ又は開始位置のパタ
ーンアドレスレジスタのいずれかと固定値レジスタを含
み、前記圧縮情報に基づき省略区間の終了位置のパター
ンアドレス又は開始位置のパターンアドレスと固定値を
対応する端子別の終了位置のパターンアドレスレジスタ
又は開始位置のパターンアドレスレジスタと固定値レジ
スタに格納し、パターンアドレスカウンタと終了位置の
パターンアドレスレジスタ又は開始位置のパターンアド
レスレジスタの値を比較し、パターンアドレスカウンタ
が省略区間内にある場合には固定値レジスタに格納され
ている値を出力し省略された固定値を補うように構成し
てもよい。

【００２１】本発明によれば省略区間を特定するための
アドレスは、省略区間の終了位置のパターンアドレス又
は開始位置のパターンアドレスのいずれか一方でよいた
めＬＳＩテスタの回路構成がさらに簡単になり、動作速
度にほとんど影響をあたえない。このためコストパフォ
ーマンスのよいＬＳＩテスタを提供する事ができる。ロ
ーコストなＬＳＩテスタを提供可能である。

【００２２】しかも複数のモジュールを含む多ピン、多
機能の集積製品の単体テストを行う場合には、モジュー
ル単体で使用しない大部分の端子は未使用であるため、
固定値区間がテストパターンの先頭から所与の位置ま
で、又は所与の位置からテストパターンの最後までであ
る場合が多い。このため本発明によれば、モジュール単
体テスト時等の未使用端子分のテストパターンを効率よ
く削減することができる。

【００２３】また本発明は、ＬＳＩテスタに与えるテス
トパターンの圧縮を行い、圧縮データを生成する圧縮デ
ータ生成手段と、前記圧縮データに基づきＬＳＩのテス
トを行うＬＳＩテスタとを含むＬＳＩテストシステムで
あって、前記圧縮データ生成手段は、前記ＬＳＩの同一
端子に対応するテストパターン値が所与の区間で固定値
をとる場合に当該固定値区間のテストパターン値を省略
し、省略区間を特定するパターンアドレス及び省略され
た固定値を対応する端子に関連づけて記憶する圧縮情報
を含む圧縮データを生成し、前記ＬＳＩテスタは、前記
圧縮データを読み込み、前記圧縮情報に基づき省略区間
に省略された固定値を補い圧縮前のテストパターンに伸
長して、ＬＳＩのテストを行うことを特徴とする。

【００２４】本発明のＬＳＩテストシステムは、前記Ｌ
ＳＩテスタが、パターンアドレスカウンタとＬＳＩの各
端子に対応した固定パターンアドレスレジスタ及び固定
値レジスタを含み、前記圧縮情報に基づき省略区間を特
定するパターンアドレス及び固定値を対応する端子別の
固定パターンアドレスレジスタ及び固定値レジスタに格
納し、パターンアドレスカウンタと固定パターンアドレ
スレジスタの値を比較し、パターンアドレスカウンタが
省略区間内にある場合には固定値レジスタに格納されて
いる値を出力し、省略区間に省略された固定値を補うこ
とを特徴とする。

【００２５】本発明のＬＳＩシステムは、前記圧縮デー
タが、前記固定値区間がテストパターンの先頭から所与
の位置まで、又は所与の位置からテストパターンの最後
までである場合に、当該固定値区間のテストパターン値
が省略されており、省略区間の終了位置のパターンアド
レス又は開始位置のパターンアドレスのいずれかを省略
区間を特定するパターンアドレスとして有していること
を特徴とする。

【００２６】本発明は、ＬＳＩテスタに与えるテストパ
ターンを圧縮する方法であって、圧縮前のテストパター
ンを読み込むステップと、読み込んだテストパターンの
前記ＬＳＩの同一端子に対応するテストパターン値が所
与の区間で固定値をとる場合に、当該固定値区間を特定
するパターンアドレス及び固定値を対応する端子に関連
づけて記憶する圧縮情報を生成するステップと、前記固
定値区間のテストパターン値を省略した圧縮テストパタ
ーンを生成するステップと、生成された前記圧縮情報と
圧縮テストパターンを圧縮データファイルに書き込むス
テップを含むことを特徴とする。

【００２７】本発明のテストパターン圧縮方法は、前記
圧縮データが、前記固定値区間がテストパターンの先頭
から所与の位置まで、又は所与の位置からテストパター
ンの最後までである場合に、当該固定値区間のテストパ
ターン値が省略されており、省略区間の終了位置のパタ
ーンアドレス又は開始位置のパターンアドレスのいずれ
かを省略区間を特定するパターンアドレスとして有して
いることを特徴とする。

【００２８】本発明は、ＬＳＩテスタに与えるテストパ
ターンを圧縮するためのプログラムを記憶した情報記憶
媒体であって、圧縮前のテストパターンを読み込むステ
ップと、読み込んだテストパターンの前記ＬＳＩの同一
端子に対応するテストパターン値が所与の区間で固定値
をとる場合に、当該固定値区間を特定するパターンアド
レス及び固定値を対応する端子に関連づけて記憶する圧
縮情報を生成するステップと、前記固定値区間のテスト
パターン値を省略した圧縮テストパターンを生成するス
テップと、生成された前記圧縮情報と圧縮テストパター
ンを圧縮データファイルに書き込むステップとを実行す
るために必要なプログラムを記憶していることを特徴と
する。

【００２９】本発明の情報記憶媒体は、前記圧縮データ
が、前記固定値区間がテストパターンの先頭から所与の
位置まで、又は所与の位置からテストパターンの最後ま
でである場合に、当該固定値区間のテストパターン値が
省略されており、省略区間の終了位置のパターンアドレ
ス又は開始位置のパターンアドレスのいずれか省略区間
を特定するパターンアドレスとして有していることを特
徴とする。

【００３０】

【発明の実施の形態】以下、本発明の好適な実施形態に
ついて図面を用いて詳細に説明する。

【００３１】１．ＬＳＩテストシステム 図１は本実施の形態のＬＳＩテストシステムの構成につ
いて説明するための図である。

【００３２】本実施の形態のＬＳＩテストシステム１０
は、圧縮データ生成手段２０とＬＳＩテスタ１００を含
んで構成される。

【００３３】圧縮データ生成手段２０は、ＬＳＩテスタ
に与えるテストパターンの圧縮を行い、圧縮データを生
成する機能を有する。圧縮データ生成手段２０は前記Ｌ
ＳＩの同一端子に対応するテストパターン値が所与の区
間で固定値をとる場合に当該固定値区間のテストパター
ン値を省略し、省略区間を特定するパターンアドレス及
び省略された固定値を対応する端子に関連づけて記憶す
る圧縮情報を含む圧縮データ３０の生成を行う。

【００３４】前記ＬＳＩテスタ１００は、前記圧縮デー
タ３０を読み込み、前記圧縮情報に基づき省略区間に省
略された固定値を補い圧縮前のテストパターンに伸長し
て、ＬＳＩのテストを行う。

【００３５】以下圧縮データの特徴、生成方法、ＬＳＩ
テスタの構成について詳細に説明する。

【００３６】２．圧縮データの特徴 図２（Ａ）（Ｂ）は圧縮データの特徴について説明する
ための図である。図２（Ａ）は圧縮前のテストパターン
ファイルの様子を模式的に示した図であり、図２（Ｂ）
は圧縮後のテストパターンファイルの様子を模式的に示
した図ある。

【００３７】図２（Ａ）（Ｂ）ではわかりやすくするた
めにデータの内容を構成要素ごとに改行したテキストデ
ータで表し、各行の右側にデータの内容を表す注釈（図
２（Ａ）の３５０、図２（Ｂ）の３５２）を付している
が、実際にＬＳＩテスタで処理されるデータはバイナリ
データであり、全てのデータは連続している。

【００３８】図２（Ａ）に示すように圧縮前のデータ
は、テスト対象となるＬＳＩの端子数を定義する端子数
定義３１０と前記端子数に対応した番号を記憶している
端子パターン対応３２０を有し、その後にアドレス１か
らアドレスｎまで各パターンアドレスに対応したテスト
パターン（図２の３３０部分）を記憶している。

【００３９】ここにおいて３４１に示すように端子１に
対応するテストパターンはアドレス１からアドレスｎま
で全て０に固定されている。また３４２に示すように端
子２に対応するテストパターンはアドレス３からアドレ
スｎまで全て１に固定されている。また３４３に示すよ
うに端子３に対応するテストパターンはアドレス２から
アドレスｎまで全てＬに固定されている。また３４４に
示すように端子４に対応するテストパターンはアドレス
１からアドレスｎまで全てＬに固定されている。

【００４０】なお’１’または’０’は入力パターンで
あり、’Ｌ’’Ｈ’’Ｘ’は期待値パターンである。

【００４１】本実施の形態では３４１から３４４のよう
に所与の端子に対応するテストパターンが所与のアドレ
ス以降で固定した値をとる場合に当該固定値区間を圧縮
の対象とする。

【００４２】圧縮後のテストパターンは図２（Ｂ）に示
すように、端子定義数３６０、前記端子数に対応した番
号を記憶している端子パターン対応３７０と、各端子毎
に省略された固定値区間の先頭アドレスを示すパターン
固定アドレス３８０とパターン固定値３９０を圧縮情報
４００としてヘッダ部分に有している。

【００４３】例えば端子１に対しては、図２（Ａ）の３
４１に示すように省略された固定値区間の開始アドレス
が１で固定値０であるため、パターン固定アドレスは
１、パターン固定値は０と記憶されている。

【００４４】ヘッダ部分４００に続くテストパターン値
部分４１０では、図２（Ａ）の３４１〜３４４等の固定
値区間のテストパターン値は省略され、省略された部分
は以降のデータがずれて詰まることになる。このためテ
ストパターン値部分は大幅に圧縮される。なお、各ライ
ンのテストパターンの先頭部分には、当該ラインに省略
されずに書き込まれているパターン数が格納されたライ
ンパターン数フィールドｎ１、ｎ２、‥が記憶されてい
る（図２（Ｂ）の４１２参照）。

【００４５】このように、同一ピンに固定値が連続する
場合に当該固定値区間のテストパターン値が省略される
ので冗長部分を省略して効率よくメモリを使用すること
ができる。

【００４６】また端子単位で省略をおこなうため、モジ
ュール毎の単体テスト時の未使用端子分のテストパター
ンを効率よく削減することがでる。

【００４７】３．圧縮データの生成方法 次に図２（Ｂ）で説明したデータ圧縮を行うためのデー
タ圧縮方法について説明する。図３〜図７は、圧縮デー
タ生成手段のデータ圧縮時の動作例について説明するた
めのフローチャート図である。

【００４８】図３に示すように、圧縮データの生成は圧
縮前のテストパターンの読み込み・圧縮処理（ステップ
Ｓ１０）と圧縮後のテストパターンの書き込み処理（ス
テップＳ２０）とで構成されている。

【００４９】図４は、圧縮前のテストパターンの読み込
み・圧縮処理（図３のステップＳ１０）の詳細な動作例
のフローチャート図である。

【００５０】まず圧縮前のテストパターンが格納された
ファイルをオープンする。以下は圧縮前のテストパター
ンファイルは図２（Ａ）のような構成を有している場合
の動作例である。

【００５１】まず端子数定義３１０（図２（Ａ）参照）
を読み込み、端子数定義Ｎに格納する（ステップＳ１２
０）。

【００５２】各種変数領域、配列領域の初期化又は初期
値設定を行う（ステップＳ１３０）。ＷＬＩＮＥはライ
ン数カウンタを格納する変数であり、ＬＩＮＥＭＡＸは
ライン最大値を格納する変数であり、ＢＵＦ（ＬＩＮＥ
ＭＡＸ）（ｎ）は図２（Ａ）の３３０部分の全テストパ
ターン値を格納する配列であり、ＯＬＤ（ｎ）は１ライ
ン前のテストパターンを格納する配列であり、ＡＤＲ
（ｎ）は、各端子の省略された固定値区間の先頭ライン
のアドレスを格納する配列である。なお１≦ｎ≦Ｎであ
る。

【００５３】次に、図２（Ａ）の端子パターン対応部分
３２０の読み込みをＮ端子分行う（ステップＳ１４
０）。

【００５４】そしてＥＯＦになるまでステップＳ１５０
からＳ１８０の処理をくりかえす。まず１ライン分のテ
ストパターン値の読み込みを行い（ステップＳ１５
０）、ＥＯＦでない場合には（ステップＳ１６０）、Ｗ
ＬＩＮＥの更新を行い（ステップＳ１７０）、読み込ん
だラインと前ラインとのテストパターンの比較処理を行
う（ステップＳ１８０）。

【００５５】ＥＯＦの場合には（ステップＳ１６０）、
ライン最大値を格納する変数ＬＩＮＥＭＡＸにラインカ
ウンタの値ＷＬＩＮＥを格納し（ステップＳ１９０）、
圧縮前のテストパターンファイルをクローズする（ステ
ップＳ２００）。

【００５６】図５は、読み込んだラインと前ラインとの
テストパターンの比較処理（図４のステップＳ１８０）
の動作例について説明するためのフローチャート図であ
る。

【００５７】端子数をカウントする変数ＷＮを初期設定
し（ステップＳ２１０）、ステップＳ２２０からＳ２７
０で、各端子毎に読み込んだラインと前ラインとのテス
トパターンの比較処理を行う。

【００５８】まず端子数カウンタｗｎの更新を行う（ス
テップＳ２２０）。そして現在処理中のライン（ＷＬＩ
ＮＥ）について、読み込んだテストパターン値を端子パ
ターン対応に基づきＢＵＦ（ＷＬＩＮＥ）（ｗｎ）に代
入する（ステップＳ２３０）。

【００５９】そして現在処理中のライン（ＷＬＩＮＥ）
の現在処理中の端子（ｗｎ）に対応するテストパターン
値であるＢＵＦ（ＷＬＩＮＥ）（ｗｎ）と前ラインの当
該端子（ｗｎ）のテストパターン値ＯＬＤ（ｗｎ）を比
較する（ステップＳ２４０）。テストパターン値が同じ
でない場合には、当該端子の固定値の先頭ラインのアド
レスを格納する配列ＡＤＲ（ｗｎ）に現在のラインカウ
ンタ（ＷＬＩＮＥ）を格納する（ステップＳ２５０）。

【００６０】次にＯＬＤ（ｗｎ）にＢＵＦ（ＷＬＩＮ
Ｅ）（ｗｎ）を格納するＯＬＤ（ｗｎ）の更新処理を行
う（ステップＳ２６０）。

【００６１】そして端子ラインカウンタｗｎが端子数定
義Ｎに達するまでステップＳ２２０からＳ２６０の処理
を行い、端子ラインカウンタｗｎが端子数定義Ｎに達し
たら処理を終了する（ステップＳ２７０）。

【００６２】図６は、圧縮後のテストパターンの書き込
み処理（図３のステップＳ２０）の動作例について説明
するためのフローチャート図である。

【００６３】まず圧縮後のテストパターンを書き込むた
めの圧縮パターンファイルをオープンする（ステップＳ
３１０）。

【００６４】そして図４のステップＳ１２０で読み込ん
だ端子数定義Ｎを、図２（Ｂ）の３６０に示すように圧
縮パターンファイルに書き込む（ステップＳ３２０）。
次に図４のステップＳ１４０で読み込んだ端子パターン
対応部分を、図２（Ｂ）の３７０に示すように圧縮パタ
ーンファイルに書き込む（ステップＳ３３０）。次に各
端子の省略された固定値区間の先頭ラインのアドレスを
格納する配列ＡＤＲ（ｎ）（１≦ｎ≦Ｎ）を、図２
（Ｂ）の３８０に示すように圧縮パターンファイルに書
き込む（ステップＳ３４０）。

【００６５】次にＢＵＦ（ＡＤＲ（ｎ））（ｎ）（１≦
ｎ≦Ｎ）に格納されているパターン値を各端子のパター
ン固定値部分に書き込む（ステップＳ３５０）。ここに
おいてＡＤＲ（ｎ）はラインを、ｎは端子番号をあらわ
している。ＡＤＲ（ｎ）には各端子の省略された固定値
区間の先頭アドレスが格納されているため、ＢＵＦ（Ａ
ＤＲ（ｎ））（ｎ）には、省略された固定値区間の固定
値が格納されていることになる。

【００６６】そしてＢＵＦ（ＷＬＩＮＥ）（ｗｎ）に格
納されているパターン値部分（図２（ａ）の３３０に対
応する部分）の固定値区間を省略して、テストパターン
値部分を書き込む処理を行う（ステップＳ３６０）。こ
れにより図２（Ｂ）の４１０に示すように固定値部分が
省略され、その分が詰まって圧縮パターンファイルに書
き込まれることになる。

【００６７】そしてテストパターン値部分の書き込みが
すべて終了したら圧縮パターンファイルのクローズを行
う（ステップＳ３７０）。

【００６８】図７は、固定値区間を省略して、テストパ
ターン値部分を書き込む処理（図６のステップＳ３６
０）の動作例について説明するためのフローチャート図
である。

【００６９】まず書き込み用のラインカウンタＷＬＩＮ
Ｅを初期化する（ステップＳ４１０）。

【００７０】そして書き込み用のラインカウンタＷＬＩ
ＮＥがライン数最大値ＬＩＮＥＭＡＸに達するまでステ
ップＳ４２０からＳ４９０の処理を行う。

【００７１】まずラインカウンタＷＬＩＮＥの更新を行
い（ステップＳ４２０）、１ライン分書き込み用の各種
カウンタ及び出力バッファの初期化を行う（ステップＳ
４３０）。ｗｎは端子数カウンタであり、ＷＣＯＵＮＴ
は各ラインで省略されずに書き込まれるパターン値数の
カウンタで、ＯＵＴ（ｎ）は圧縮パターンに書き込む１
ライン分のパターン値を格納しておく出力バッファであ
る。

【００７２】そしてステップＳ４４０からＳ４７０で、
１ライン分のパターン値を圧縮して書き込む処理を行
う。

【００７３】まず端子数カウンタｗｎの更新を行い（ス
テップＳ４４０）。現在処理中のラインＷＬＩＮＥがパ
ターン固定アドレスＡＤＲ（ｗｎ）より小さい場合に
は、パターンカウンタＷＣＯＵＮＴの更新を行い、当該
端子（ｗｎ）の現在のライン（ＷＬＩＮＥ）のパターン
値ＢＵＦ（ＷＬＩＮＥ）（ｗｎ）を出力バッファＯＵＴ
（ＷＣＯＵＮＴ）に書き込む（ステップＳ４５０、Ｓ４
６０）。

【００７４】ｗｎ＝端子定義数ＮになるまでステップＳ
４４０からＳ４７０の処理を繰り返す（ステップＳ４７
０）。

【００７５】ｗｎ＝端子定義数Ｎに達したら、各ライン
で省略されずに書き込まれるパターン値数ＷＣＯＵＮ
Ｔ、各ラインで省略されずに書き込まれるパターン値Ｏ
ＵＴ（ｎ）（１≦ｎ≦ＷＣＯＵＮＴ）を圧縮パターンフ
ァイルに書き込む（ステップＳ４８０）。

【００７６】ＷＬＩＮＥ＝ＬＩＮＥＭＡＸになるまでス
テップＳ４２０からステップＳ４８０の処理を繰り返す
（ステップＳ４９０）。

【００７７】このようにすることで図２（Ｂ）で説明し
たような圧縮パターンファイルを生成することができ
る。

【００７８】４．ＬＳＩテスタ図８はＬＳＩテスタ５０
０のブロック図である。

【００７９】パターンメモリ５１０は、図３から図７で
説明した圧縮方法で圧縮された図２（Ｂ）のような圧縮
データが記憶されている。

【００８０】パターン伸長装置５２０は、前記圧縮デー
タを読み込み、前記圧縮情報に基づき省略区間に省略さ
れた固定値を補い、圧縮パターン５１２を伸長して圧縮
前のテストパターン５２２を生成する処理を行う。

【００８１】パターン生成装置５３０は、前記パターン
伸長装置５２０が生成した圧縮前のテストパターンに基
づき入力パターンと期待値パターンとを分離する処理を
行う。そして基本クロックに同期して入力パターン５３
２及び期待値パターン５３４を出力する。

【００８２】テストプログラム格納メモリ５６２に格納
されたテストプログラムは、波形生成時に必要なデータ
である基準クロックに対する遅れや幅等を規定するため
のタイミングパルスを生成したり、出力ドライバ５５０
及び電圧レベル比較装置５７０に電圧を設定するために
必要な処理等を行うプログラムである。

【００８３】タイミング生成装置５６０は、前記テスト
プログラムに基づき遅れ、幅等の時間を規定するタイミ
ングパルス５６４を発生させる処理をおこなう。

【００８４】波形生成装置５４０は、前記パターン生成
装置５３０からの入力パターン５３２と前記タイミング
パルス５６４を合成し、テストに必要な入力波形５４２
を生成する。

【００８５】出力ドライバ５５０は、波形生成装置５４
０からの入力タイミングパターン５４２をテストプログ
ラムによって設定された電圧５６６に増幅し入力波形５
５２を生成し、テスト対象である測定デバイス（ＬＳ
Ｉ）５９０に与える。

【００８６】電圧レベル比較装置５７０は、テストプロ
グラムによって設定された電圧５６６及び前記タイミン
グパルス５６４に基づき、測定デバイスから出力された
出力波形６０２から出力パターン５７２を生成する。

【００８７】期待値比較装置５８０は、出力パターン５
７２と期待値パターン５３４を比較し、比較結果５８２
をテスト結果表示装置５８８に出力し、不一致パターン
５８４を不一致パターンメモリ５８４に出力する。不一
致パターンメモリ５８４によって不一致が発生するまで
の過程を解析することができる。

【００８８】本実施の形態のＬＳＩテスタの特徴は、パ
ターン伸長装置５２０を含んでいる点にある。

【００８９】次にこのパターン伸長装置５２０のブロッ
ク図の一例についてより詳細に説明する。

【００９０】図９は、各端子毎にパターン固定アドレス
をひとつ有している場合のパターン伸長装置５２０のブ
ロック図の一例である。各端子毎にパターン固定アドレ
スをひとつ有している場合とは、例えば省略区間の開始
アドレス又は終了アドレスで省略区間が特定されるよう
な場合、即ち開始アドレス以降最後までが省略区間であ
る場合等や最初から終了アドレスまでが省略区間である
ような場合である。

【００９１】パターン伸長装置５２０は、端子別パター
ン振り分け回路６１０と、パターンアドレスカウンタ６
２０と、圧縮情報設定回路６８０と、各端子毎に設けら
れたパターン出力回路６３０−１、６３０−２‥を含
む。

【００９２】パターン出力回路６３０−１はパターン固
定アドレスレジスタ６４０−１と固定パターン値レジス
タ６５０−１とアドレス比較回路６６０−１とセレクタ
６７０−１を含む。

【００９３】圧縮情報設定回路６８０では、パターンメ
モリに格納された圧縮データの圧縮情報を読み込み、各
端子に対応したパターン固定アドレス及びパターン固定
値を、パターン出力回路６３０−１、６３０−２‥のパ
ターン固定アドレスレジスタ６４０−１及び固定パター
ン値レジスタ６５０−１にセットする。

【００９４】端子別パターン振り分け回路６１０は、圧
縮データのパターン値部分を読み込んで、各ラインごと
のパターン値数及び各端子のパターン固定アドレスに基
づき、端子別にテストパターン値を振り分けて出力す
る。

【００９５】パターンアドレスカウンタ６２０は、生成
するパターンのアドレスをカウントするカウンタであ
る。

【００９６】アドレス比較装置６６０−１は、パターン
アドレスカウンタ６２０の生成するアドレスがパターン
固定アドレスレジスタ６４０−１に格納されているパタ
ーン固定アドレスと一致した場合には固定パターン値イ
ネーブル信号６９０−１を出力する。

【００９７】そしてパターン出力回路６３０−１のセレ
クタ６７０−１は、固定パターン値イネーブル信号６９
０−１を受ける以前は、端子別パターン振り分け回路６
１０からおくられてきた端子別のテストパターン出力
し、固定パターン値イネーブル信号６９０−１を受けた
後には、固定パターン値レジスタ６５０−１に格納され
ている値を出力する（６９２−１）。

【００９８】このように本実施の形態によれば、新たに
追加されているパターン伸長装置５２０は、簡単な回路
で実現可能であり、ＬＳＩテスタの動作速度にあたえる
影響がほとんどないためコストパフォーマンスのよいＬ
ＳＩテスタを提供する事ができる。

【００９９】図１０は、各端子毎にパターン固定アドレ
スを複数有している場合のパターン伸長装置５２０のブ
ロック図の一例である。各端子毎にパターン固定アドレ
スを複数有している場合とは、例えば開始アドレスと終
了アドレスで特定される省略区間が複数あるような場合
である。

【０１００】図９の場合と同様にパターン伸長装置５２
０は、端子別パターン振り分け回路６１０と、パターン
アドレスカウンタ６２０と、圧縮情報設定回路６８２
と、各端子毎に設けられたパターン出力回路６３２−
１、６３２−２‥を含む。

【０１０１】パターン出力回路６３２−１はパターン固
定開始アドレスレジスタ６４２−１１、６４２−１２‥
とパターン固定終了アドレスレジスタ６４４−１１、６
４４−１２‥と固定パターン値レジスタ６５２−１１、
６５２−１２‥とアドレス比較回路６６２−１とセレク
タ６７２−１を含む。

【０１０２】圧縮情報設定回路６８２では、パターンメ
モリに格納された圧縮データの圧縮情報を読み込み、各
端子に対応したパターン固定開始アドレスとパターン固
定終了アドレス及びパターン固定値を、パターン出力回
路６３２−１のパターン固定開始アドレスレジスタ６４
２−１１、６４２−１２‥とパターン固定終了アドレス
レジスタ６４４−１１、６４４−１２‥及び固定パター
ン値レジスタ６５２−１１、６５２−１２‥にセットす
る。

【０１０３】端子別パターン振り分け回路６１０は、圧
縮データのパターン値部分を読み込んで、各ラインごと
のパターン値数及び各端子のパターン固定アドレスに基
づき、端子別にテストパターン値を振り分けて出力す
る。

【０１０４】パターンアドレスカウンタ６２０は、生成
するパターンのアドレスをカウントするカウンタであ
る。

【０１０５】アドレス比較装置６６２−１は、パターン
アドレスカウンタ６２０の生成するアドレスがパターン
固定開始アドレスレジスタ６４２−１１、６４２−１２
‥に格納されている値以上でパターン固定終了アドレス
レジスタ６４４−１１、６４４−１２‥に格納されてい
る値以下である場合には固定パターン値イネーブル信号
６９４−１を出力する。

【０１０６】そしてパターン出力回路６３２−１のセレ
クタ６７２−１は、固定パターン値イネーブル信号６９
４−１を受けた場合には、固定パターン値レジスタ６５
０−１に格納されている値を出力し、それ以外の場合に
は端子別パターン振り分け回路６１０からおくられてき
た端子別のテストパターンを出力する（６９６−１）。

【０１０７】なお、本発明は本実施形態に限定されず、
本発明の要旨の範囲内で種々の変形実施が可能である。

【０１０８】例えば、本実施の形態では、所与のパター
ンアドレス以降最後まで固定値が続く場合を例に取り圧
縮ファイルの例や圧縮方法について説明したがこれに限
らない。開始アドレスと終了アドレスの両方で省略区間
が特定されるような場合でもよい。また省略区間が複数
あるような場合でもよい。

【図面の簡単な説明】

【図１】本実施の形態のＬＳＩテストシステムの構成に
ついて説明するための図である。

【図２】図２（Ａ）（Ｂ）は圧縮データの特徴について
説明するための図である。

【図３】圧縮データ生成手段のデータ圧縮時の動作例に
ついて説明するためのフローチャート図である。

【図４】圧縮前のテストパターンの読み込み・圧縮処理
の詳細な動作例のフローチャート図である。

【図５】読み込んだラインと前ラインとのテストパター
ンの比較処理の動作例について説明するためのフローチ
ャート図である。

【図６】圧縮後のテストパターンの書き込み処理の動作
例について説明するためのフローチャート図である。

【図７】固定値区間を省略して、テストパターン値部分
を書き込む処理の動作例について説明するためのフロー
チャート図である。

【図８】ＬＳＩテスタのブロック図である。

【図９】各端子毎にパターン固定アドレスをひとつ有し
ている場合のパターン伸長装置のブロック図の一例であ
る。

【図１０】各端子毎にパターン固定アドレスを複数有し
ている場合のパターン伸長装置のブロック図の一例であ
る。

【符号の説明】

１０ ＬＳＩテストシステム ２０ 圧縮データ生成手段 ３０ 圧縮データ １００ ＬＳＩテスタ ３８０ パターン固定アドレス ３９０ パターン固定アドレス ５００ ＬＳＩテスタ ５１０ パターンメモリ ５１２ 圧縮パターン ５２０ パターン伸長装置 ５２２ 圧縮前のテストパターン ５３０ パターン生成装置 ５３２ 入力パターン ５４０ 波形生成装置 ５４２ 入力タイミングパターン ５５０ 出力ドライバ ５５２ 入力波形 ５６０ タイミング設定 ５６２ テストプログラム格納メモリ ５６４ タイミングパルス ５７０ 電圧レベル比較装置 ５７２ 出力パターン ５８０ 期待値比較装置 ５８４ 不一致パターン格納メモリ ５８６ 不一致パターン ５８８ テスト結果比較装置 ５９０ 測定デバイス（ＬＳＩ） ６０２ 出力波形 ６１０ 端子別パターン振り分け回路 ６２０ パターンアドレスカウンタ ６３０−１，６３０−２ パターン出力回路 ６４０−１ パターン固定アドレスレジスタ ６５０−１ 固定パターン値レジスタ ６６０−１ アドレス比較回路 ６７０−１ セレクタ ６８０ 圧縮情報設定回路

Claims (10)

【特許請求の範囲】
1. 【請求項１】 ＬＳＩの各端子に対応したテストパター
   ンに基づきＬＳＩのテストを行うＬＳＩテスタであっ
   て、 前記ＬＳＩの同一端子に対応するテストパターン値が所
   与の区間で固定値をとる場合に当該固定値区間のテスト
   パターン値を省略し、省略区間を特定するパターンアド
   レス及び省略された固定値を対応する端子に関連づけて
   記憶する圧縮情報を含む圧縮データを記憶するメモリ
   と、 前記圧縮データを読み込み、前記圧縮情報に基づき省略
   区間に省略された固定値を補い圧縮前のテストパターン
   に伸長するパターン伸長手段とを含むことを特徴とする
   ＬＳＩテスタ。
2. 【請求項２】 請求項１において、 前記パターン伸長手段は、 パターンアドレスカウンタとＬＳＩの各端子に対応した
   固定パターンアドレスレジスタ及び固定値レジスタを含
   み、 前記圧縮情報に基づき省略区間を特定するパターンアド
   レス及び省略された固定値を対応する端子別の固定パタ
   ーンアドレスレジスタ及び固定値レジスタに格納し、 パターンアドレスカウンタと固定パターンアドレスレジ
   スタの値を比較し、パターンアドレスカウンタが省略区
   間内にある場合には固定値レジスタに格納されている値
   を出力し、省略区間に省略された固定値を補うことを特
   徴とするＬＳＩテスタ。
3. 【請求項３】 請求項１又は２のいずれかにおいて、 前記圧縮データが、 前記固定値区間がテストパターンの先頭から所与の位置
   まで、又は所与の位置からテストパターンの最後までで
   ある場合に、当該固定値区間のテストパターン値が省略
   されており、省略区間の終了位置のパターンアドレス又
   は開始位置のパターンアドレスのいずれかを、省略区間
   を特定するパターンアドレスとして有することを特徴と
   するＬＳＩテスタ。
4. 【請求項４】 ＬＳＩテスタに与えるテストパターンの
   圧縮を行い、圧縮データを生成する圧縮データ生成手段
   と、 前記圧縮データに基づきＬＳＩのテストを行うＬＳＩテ
   スタとを含むＬＳＩテストシステムであって、 前記圧縮データ生成手段は 前記ＬＳＩの同一端子に対応するテストパターン値が所
   与の区間で固定値をとる場合に当該固定値区間のテスト
   パターン値を省略し、省略区間を特定するパターンアド
   レス及び省略された固定値を対応する端子に関連づけて
   記憶する圧縮情報を含む圧縮データを生成し、 前記ＬＳＩテスタは、 前記圧縮データを読み込み、前記圧縮情報に基づき省略
   区間に省略された固定値を補い、圧縮前のテストパター
   ンに伸長してＬＳＩのテストを行うことを特徴とするＬ
   ＳＩテストシステム。
5. 【請求項５】 請求項４において、 前記ＬＳＩテスタは、 パターンアドレスカウンタとＬＳＩの各端子に対応した
   固定パターンアドレスレジスタ及び固定値レジスタを含
   み、 前記圧縮情報に基づき省略区間を特定するパターンアド
   レス及び固定値を対応する端子別の固定パターンアドレ
   スレジスタ及び固定値レジスタに格納し、 パターンアドレスカウンタと固定パターンアドレスレジ
   スタの値を比較し、パターンアドレスカウンタが省略区
   間内にある場合には固定値レジスタに格納されている値
   を出力し、省略区間に省略された固定値を補うことを特
   徴とするＬＳＩシステム。
6. 【請求項６】 請求項４または５のいずれかにおいて、 前記圧縮データは、 前記固定値区間がテストパターンの先頭から所与の位置
   まで、又は所与の位置からテストパターンの最後までで
   ある場合に、当該固定値区間のテストパターン値が省略
   されており、省略区間の終了位置のパターンアドレス又
   は開始位置のパターンアドレスのいずれかを省略区間を
   特定するパターンアドレスとして有することを特徴とす
   るＬＳＩテストシステム。
7. 【請求項７】 ＬＳＩテスタに与えるテストパターンを
   圧縮する方法であって、 圧縮前のテストパターンを読み込むステップと、 読み込んだテストパターンの前記ＬＳＩの同一端子に対
   応するテストパターン値が所与の区間で固定値をとる場
   合に、当該固定値区間を特定するパターンアドレス及び
   固定値を対応する端子に関連づけて記憶する圧縮情報を
   生成するステップと、 前記固定値区間のテストパターン値を省略した圧縮テス
   トパターンを生成するステップと、 生成された前記圧縮情報と圧縮テストパターンを圧縮デ
   ータファイルに書き込むステップを含むことを特徴とす
   るテストパターン圧縮方法。
8. 【請求項８】 請求項７において、 前記圧縮データが、 前記固定値区間がテストパターンの先頭から所与の位置
   まで、又は所与の位置からテストパターンの最後までで
   ある場合に、当該固定値区間のテストパターン値が省略
   されており、省略区間の終了位置のパターンアドレス又
   は開始位置のパターンアドレスのいずれかを省略区間を
   特定するパターンアドレスとして有することを特徴とす
   るテストパターン圧縮方法。
9. 【請求項９】 ＬＳＩテスタに与えるテストパターンを
   圧縮するためのプログラムを記憶した情報記憶媒体であ
   って、 圧縮前のテストパターンを読み込むステップと、 読み込んだテストパターンの前記ＬＳＩの同一端子に対
   応するテストパターン値が所与の区間で固定値をとる場
   合に、当該固定値区間を特定するパターンアドレス及び
   固定値を対応する端子に関連づけて記憶する圧縮情報を
   生成するステップと、 前記固定値区間のテストパターン値を省略した圧縮テス
   トパターンを生成するステップと、 生成された前記圧縮情報と圧縮テストパターンを圧縮デ
   ータファイルに書き込むステップとを実行するために必
   要なプログラムを記憶していることを特徴とする情報記
   憶媒体。
10. 【請求項１０】 請求項９において、 前記圧縮データが、 前記固定値区間がテストパターンの先頭から所与の位置
    まで、又は所与の位置からテストパターンの最後までで
    ある場合に、当該固定値区間のテストパターン値が省略
    されており、省略区間の終了位置のパターンアドレス又
    は開始位置のパターンアドレスのいずれか省略区間を特
    定するパターンアドレスとして有していることを特徴と
    する情報記憶媒体。