WO2009122699A1 - 試験モジュール、試験装置および試験方法 - Google Patents

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test
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storage unit
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サミー アカタル
清志 村田
智之 菅谷
Original Assignee
株式会社アドバンテスト
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31919—Storing and outputting test patterns

Definitions

  • the present invention relates to a test module, a test apparatus, and a test method.
  • the present invention relates to a test module, a test apparatus, and a test method suitable for testing a large number of relatively small semiconductor devices.
  • This application is related to the following US applications and claims priority from the following US applications: For designated countries where incorporation by reference of documents is permitted, the contents described in the following application are incorporated into this application by reference and made a part of this application. 12 / 058,754 Filing date March 30, 2008
  • Patent Document 1 discloses a pattern generator and a test apparatus that can efficiently and continuously generate a test pattern for testing an electronic device.
  • the pattern generator of Patent Document 1 stores test data blocks in the cache memory in the order indicated by the instruction information, and then sequentially outputs the test data blocks stored in the cache memory as test patterns.
  • the pattern generator of Patent Document 1 is designed so that a plurality of pattern generators are controlled by one control unit, and an independent electronic device is tested by a plurality of pattern generators under the control of the control unit. Has been. Therefore, a plurality of pattern generators controlled by a single control unit are given a single instruction information, and there are cases where a test pattern cannot be generated independently. JP 2005-249735 A
  • an object of one aspect of the present invention is to provide a test apparatus and a test method that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention.
  • an instruction information storage unit that stores instruction information for instructing a basic pattern development order, a basic pattern data storage unit that stores basic pattern data, and part of the instruction information
  • a plurality of pattern generation units, and a plurality of pieces of position information indicating the reading position of the instruction information stored in the instruction information storage unit common to the plurality of pattern generation units in association with each of the plurality of pattern generation units There is provided a test module including a position information storage unit.
  • an instruction information storage unit for storing instruction information for instructing the development order of basic patterns, which are units of test patterns to be applied to the device under test, and a plurality of position information storage units for storing position information indicating the reading position of the instruction information
  • a basic pattern storage unit for storing the basic pattern, and a plurality of pattern generation units provided corresponding to each of the plurality of position information storage units, each of the plurality of pattern generation units
  • the basic pattern is developed in the order instructed in the instruction information read from the instruction information storage unit, and is applied to the device under test.
  • a test module is provided for generating a given test pattern.
  • the plurality of pattern generation units can independently generate each test pattern to be given to the same type of device under test.
  • an instruction information control unit that reads a part of the instruction information stored in the instruction information storage unit from the read position indicated by each position information stored in the plurality of position information storage units and stores it in the instruction information temporary storage unit can be further provided independently in association with each of the plurality of pattern generation units.
  • an arbitration unit that arbitrates each read request generated by a plurality of instruction information control units that reads a part of the instruction information from the instruction information storage unit can be provided.
  • a comparison detection unit that detects a failure and a result storage unit that stores fail information indicating the content of the failure detected by the comparison detection unit are further provided independently in association with each of the plurality of pattern generation units. be able to.
  • the result storage unit can store the fail information in association with the basic pattern in which the failure has occurred.
  • the instruction information storage unit for storing instruction information for instructing the basic pattern development order, the basic pattern data storage unit for storing basic pattern data, and a part of the instruction information are temporarily stored.
  • a basic pattern data storage stage for storing basic pattern data
  • an instruction information storage stage for storing the instruction information common to a plurality of pattern generation units for instructing the basic pattern development order
  • a position information storage stage for storing position information indicating a reading position of the instruction information independently in association with each of the plurality of pattern generation units, and a part of the instruction information is temporarily stored in the plurality of pattern generation units.
  • a plurality of test patterns to be applied to the device under test by expanding the basic pattern data in the order instructed by the instruction information stored in the instruction information temporary storage stage and the instruction information stored temporarily in the instruction information temporary storage stage.
  • a pattern generation stage that is independently generated in association with each of the pattern generation units.
  • the functional block example of the test apparatus 100 of this embodiment is shown with DUT200 which may be a device under test.
  • An example of functional blocks of the test segment 140 is shown.
  • An example of functional blocks of the pattern generation unit 170 is shown.
  • An example of a test flow using the test apparatus 100 of the present embodiment is shown.
  • the flow example of a pattern execution process is shown.
  • Test apparatus 110 Integrated control unit 120 Test module 130 Standard bus 140 Test segment 150 Interface 160 Group control unit 161 Instruction information storage unit 162 Instruction information control unit 163 Position information storage unit 164 Switch 165 Arbitration unit 166 Result storage unit 170 Pattern generation unit 171 Instruction information temporary storage unit 172 Basic pattern data storage unit 173 Pattern formation timing unit 174 Driver 175 Comparator 176 Comparison detection unit 177 Result temporary storage unit 180 Internal bus 200 DUT
  • FIG. 1 shows an example of functional blocks of a test apparatus 100 according to the present embodiment, together with a DUT 200 that may be a device under test.
  • the test apparatus 100 includes an integrated control unit 110, a test module 120, and a standard bus 130.
  • the test module 120 has a plurality of test segments 140 and an interface 150.
  • the test segment 140 includes a group control unit 160, a pattern generation unit 170, and an internal bus 180.
  • the integrated control unit 110 controls the test module 120 by transmitting and receiving data via the standard bus 130.
  • the integrated control unit 110 may be an information processing apparatus that operates by programmed software such as a computer. When the integrated control unit 110 is operated by software, a test procedure can be programmed.
  • the test module 120 tests the DUT 200 under the control of the integrated control unit 110.
  • the test module 120 can be prepared as a test module that provides a function according to the type of the DUT 200. For example, when the DUT 200 is a logic circuit, DRAM (dynamic memory), EEPROM (electrically rewritable read-only memory) or an analog circuit, the DUT 200 is specialized for a logic circuit, a DRAM, an EEPROM, or an analog circuit.
  • a test module 120 can be provided. Although FIG. 1 shows a single test module 120, a plurality of test modules 120 may be provided, and as long as data is communicated in conformity with the standard bus 130 and controlled by the integrated control unit 110, the function of the test module 120 is not limited. Different test modules 120 may be connected to the standard bus 130.
  • the standard bus 130 transmits control data from the integrated control unit 110 to the test module 120.
  • the test data acquired by the test module 120 is transmitted to the integrated control unit 110.
  • a plurality of test modules 120 having different functions as the test module 120 can be connected to the standard bus 130.
  • the test modules 120 can be arbitrarily combined as long as they conform to the standard bus 130, and the standard bus 130 conforms to a protocol with which these arbitrary test modules 120 can interface.
  • the test segment 140 defines the range of the pattern generation unit 170 controlled by one group control unit 160.
  • the number of pattern generation units 170 included in the test segment 140 can be selected within a suitable range for testing the DUT 200.
  • each pattern generation unit 170 included in one test segment 140 the same pattern sequence is generated.
  • each pattern generation unit 170 in one test segment 140 is controlled so that a pattern sequence is generated at an independent timing.
  • the interface 150 interfaces data input / output between the test segment 140 and the integrated control unit 110.
  • the interface 150 conforms to the protocol that the standard bus 130 follows.
  • the group control unit 160 exists in the test segment 140 and controls the pattern generation unit 170 included in the test segment 140.
  • the group control unit 160 also communicates with the integrated control unit 110 via the interface 150.
  • the group control unit 160 is controlled by the integrated control unit 110, and controls the entire test segment 140 including the pattern generation unit 170 under the control.
  • the pattern generation unit 170 generates a test pattern to be given to the DUT 200, which may be an example of a device under test.
  • a plurality of pattern generation units 170 are provided in one test segment 140. That is, one group control unit 160 controls a plurality of pattern generation units 170.
  • the internal bus 180 transmits data from the group control unit 160 to the pattern generation unit 170.
  • data to be transmitted typically, basic test pattern data which is an element of the test pattern or support information for instructing the development order of the basic test pattern can be exemplified.
  • FIG. 2 shows a functional block example of the test segment 140.
  • the group control unit 160 includes an instruction information storage unit 161, an instruction information control unit 162, a switch 164, an arbitration unit 165, and a result storage unit 166.
  • the instruction information control unit 162 includes a position information storage unit 163.
  • FIG. 3 shows an example of functional blocks of the pattern generation unit 170.
  • the pattern generation unit 170 includes an instruction information temporary storage unit 171, a basic pattern data storage unit 172, a pattern formation timing unit 173, a driver 174, a comparator 175, a comparison detection unit 176, and a result temporary storage unit 177.
  • the basic pattern data storage unit 172 stores basic pattern data.
  • the basic pattern may be a unit of a test pattern, and a test pattern can be generated by creating a pattern sequence by developing a plurality of test patterns in order.
  • the basic pattern data storage unit 172 is provided for each pattern generation unit 170. However, when a common basic pattern is used by a plurality of pattern generation units 170, a basic pattern data storage unit 172 may be provided separately from the pattern generation unit 170 and shared by the plurality of pattern generation units 170.
  • the instruction information storage unit 161 stores instruction information for instructing the basic pattern development order.
  • the instruction information stored in the instruction information storage unit 161 can be exemplified by a list of basic patterns. By developing basic patterns in the order listed, it is possible to generate complex test patterns. In addition, by listing the basic patterns according to the instruction information, it is possible to develop the continuous basic patterns and generate a continuous test pattern without any breaks.
  • the instruction information temporary storage unit 171 temporarily stores a part of the instruction information.
  • the instruction information temporary storage unit 171 is provided in the pattern generation unit 170 and holds a list of the most recent basic patterns to be developed by the pattern generation unit 170.
  • the instruction information temporary storage unit 171 can be exemplified by a prefetch first-out buffer (FIFO), but is not limited thereto.
  • FIFO prefetch first-out buffer
  • a memory whose recording position is specified by a register or an address may be used.
  • a cache memory such as SRAM may be used.
  • the instruction information control unit 162 controls reading of instruction information.
  • the instruction information control unit 162 includes a position information storage unit 163 and reads instruction information based on the position information stored in the position information storage unit 163. That is, the instruction information control unit 162 reads a part of the instruction information stored in the instruction information storage unit 161 from the read position indicated by each piece of position information stored in the plurality of position information storage units 163. Then, the instruction information control unit 162 stores the read instruction information in the instruction information temporary storage unit 171.
  • the instruction information control unit 162 is provided in the pattern generation unit 170 independently in association with each of the plurality of pattern generation units 170. By providing the instruction information control unit 162 and the position information storage unit 163 for each pattern generation unit 170, each pattern generation unit 170 can generate a test pattern independently.
  • each pattern generation unit 170 includes a position information storage unit 163, which can cope with such a shift in the output timing of the test pattern.
  • the instruction information control unit 162 may not be provided for each pattern generation unit 170.
  • the plurality of pattern generation units 170 can share the information.
  • the position information storage unit 163 records the reading position of the instruction information for each pattern generation unit 170 as described above. That is, the position information storage unit 163 associates position information indicating the reading position of the instruction information stored in the instruction information storage unit 161 common to the plurality of pattern generation units 170 with each of the plurality of pattern generation units 170. Store independently.
  • the arbitration unit 165 arbitrates each read request generated by the plurality of instruction information control units 162 when part of the instruction information is read from the instruction information storage unit 161.
  • the switch 164 connects between the instruction information control unit 162 and the corresponding pattern generation unit 170 and controls data transfer via the internal bus 180.
  • the switch 164 may be provided as hardware, or may be provided with a switch function as software.
  • the pattern formation timing unit 173 generates a test pattern by developing data in the order of the basic pattern indicated by the instruction information.
  • the pattern formation timing unit adjusts the output timing of the generated test pattern.
  • the driver 174 outputs the test pattern output from the pattern formation timing unit 173 as a signal to be supplied to the DUT 200.
  • the comparator 175 converts the signal output from the DUT 200 with respect to the input of the test pattern to a logical value by comparing with a reference voltage.
  • the comparison detection unit 176 compares the output of the comparator 175 with the expected value. That is, the comparison detection unit 176 compares the expected value pattern expected as the output from the DUT 200 when the test pattern is given to the DUT 200 with the output pattern actually output from the DUT 200 given the test pattern. The comparison detection unit 176 detects a failure when the expected value pattern and the output pattern do not match.
  • the temporary result storage unit 177 temporarily stores the comparison result of the comparison detection unit 176.
  • the result storage unit 166 stores fail information indicating the content of the failure detected by the comparison detection unit 176.
  • the result storage unit 166 is provided independently in association with each of the plurality of pattern generation units 170. By providing the result storage unit 166 for each pattern generation unit 170, even when one independent DUT 200 is assigned to each pattern generation unit 170, the test result can be stored or read independently.
  • the pattern generation unit 170 expands the basic pattern data in the order instructed by the instruction information stored in the instruction information temporary storage unit 171 and generates a test pattern to be given to the device under test. Since the pattern generation unit 170 independently generates a test pattern and can store and read out the test results independently, one independent DUT 200 can be assigned to each pattern generation unit 170. That is, the plurality of pattern generation units 170 independently generate each test pattern to be given to the same type of DUT 200.
  • FIG. 4 shows an example of a test flow using the test apparatus 100 of the present embodiment.
  • the test is started, first, basic pattern data is stored in the basic pattern data storage unit 172 (step 402).
  • the instruction information is stored in the instruction information storage unit 161 (step 404).
  • each unit such as the pattern generation unit 170 is initialized (step 406).
  • pattern processing is executed (step 408).
  • the result information is acquired and the result information is stored in the result storage unit 166 (step 410). Then, the test is terminated. After the test is completed, the test result can be arbitrarily read out from the result storage unit 166 to perform confirmation, analysis, and the like.
  • FIG. 5 shows a flow example of pattern execution processing.
  • a test cycle signal is started (step 502), and the instruction information is transferred to the instruction information temporary storage unit 171 (step 504).
  • the position information in the position information storage unit 163 is referred to.
  • the transfer of the instruction information to the instruction information temporary storage unit 171 can be performed at any time when the storage area of the instruction information temporary storage unit 171 is empty, and can be executed independently of the operations from step 506 onward.
  • step 506 basic pattern data indicated by the instruction information is acquired.
  • the corresponding instruction information becomes unnecessary, so the position information is updated (step 508).
  • the acquired basic pattern data is expanded (step 510).
  • the data can be expanded as follows.
  • a circuit can be formed so that a pattern string of the basic pattern is held as basic pattern data, and the pattern string is output as a test pattern by writing the basic pattern data into, for example, a cache memory.
  • a data table in which a predetermined pattern string is compared with identification information for identifying the pattern string is held, and identification information can be described in the basic pattern data.
  • the circuit can be configured such that the pattern string indicated by the identification information is written in, for example, a cache memory, and the pattern string is output as a test pattern.
  • the output test pattern is input to the DUT 200, and it is determined whether the output pattern of the DUT 200 matches the expected value pattern (step 512). If they do not match (No in step 512), fail information is generated (step 514). If they match (Yes in step 512), the process proceeds to a step of determining whether there is a next basic pattern.
  • step 516 It is determined whether there is the next basic pattern data (step 516). If there is (step 516: Yes), the process returns to step 506 to continue the process. If there is no next basic pattern data (No in step 516), the pattern processing is terminated (step 518).
  • the test apparatus 100 even when one independent DUT 200 is assigned to each pattern generation unit 170, the test can be performed at an independent timing and the test result can be stored. Thereby, the number of pattern generation units 170 that are not used can be reduced, and the utilization efficiency of the test apparatus 100 can be increased.
  • the present test apparatus 100 is effective when applied to a relatively small-scale DUT 200 with a small number of test terminals.
  • two or more pattern generation units 170 may test one independent DUT 200.
  • one DUT 200 may be inspected by the pattern generation unit 170 controlled by one group control unit 160 and the pattern generation unit 170 controlled by another group control unit 160. That is, the DUT 200 may be tested within or beyond the test segment 140.
  • the test apparatus 100 according to the present embodiment can control the pattern generation unit 170 independently, so that the test can be suitably performed.
  • a test module, a test apparatus, and a test method with high utilization efficiency of the pattern generation unit 170 can be realized.

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Abstract

　試験装置全体の試験効率を向上することを目的として、基本パターンの展開順序を指示する指示情報を格納する指示情報格納部と、基本パターンのデータを格納する基本パターンデータ格納部と、指示情報の一部を一時的に格納する指示情報一時格納部を有し、指示情報一時格納部に格納された指示情報が指示する順に基本パターンのデータを展開して、被試験デバイスに与える試験パターンを生成する複数のパターン生成部と、複数のパターン生成部に共通の指示情報格納部に格納された指示情報の読み出し位置を示す位置情報を、複数のパターン生成部の各々に対応付けて独立に格納する複数の位置情報格納部と、を備えた試験モジュールが提供される。

Description

試験モジュール、試験装置および試験方法
　本発明は、試験モジュール、試験装置および試験方法に関する。特に本発明は、比較的小規模な半導体デバイスを多数試験する場合に適した試験モジュール、試験装置および試験方法に関する。本出願は、下記の米国出願に関連し、下記の米国出願からの優先権を主張する出願である。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
　１２／０５８，７５４　　出願日　２００８年０３月３０日
　たとえば、特許文献１は、電子デバイスを試験するための試験パターンを効率よく連続的に生成できるパターン発生器および試験装置を開示する。特許文献１のパターン発生器は、指示情報が示す順序に従って試験データブロックをキャッシュメモリに格納した後、キャッシュメモリに格納した試験データブロックを試験パターンとして順次出力する。また、特許文献１のパターン発生器は、複数のパターン発生器が一つの制御部により制御され、当該制御部の制御下にある複数のパターン発生器によって独立した一つの電子デバイスを試験するよう設計されている。よって、一つの制御部により制御される複数のパターン発生器には、単一の指示情報が与えられ、各々独立に試験パターンを生成できない場合がある。
特開２００５－２４９７３５号公報
　このようなパターン発生器を用いて、比較的小規模な電子デバイス、つまり試験すべき端子の数が少ない電子デバイスを試験しようとすれば、一つの制御部で制御されるパターン発生器の数が、試験すべき端子の数を上回る状況を発生するようになる。すなわち、試験端子に接続されないパターン発生器は余剰として使用されず、試験装置全体の試験効率を低下させる場合がある。
　そこで本発明の１つの側面においては、上記の課題を解決することのできる試験装置および試験方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
　即ち、本発明の第１の形態によると、基本パターンの展開順序を指示する指示情報を格納する指示情報格納部と、基本パターンのデータを格納する基本パターンデータ格納部と、指示情報の一部を一時的に格納する指示情報一時格納部を有し、指示情報一時格納部に格納された指示情報が指示する順に基本パターンのデータを展開して、被試験デバイスに与える試験パターンを生成する複数のパターン生成部と、複数のパターン生成部に共通の指示情報格納部に格納された指示情報の読み出し位置を示す位置情報を、複数のパターン生成部の各々に対応付けて独立に格納する複数の位置情報格納部と、を備えた試験モジュールが提供される。あるいは、被試験デバイスに与える試験パターンの単位である基本パターンの展開順序を指示する指示情報を格納する指示情報格納部と、指示情報の読み出し位置を示す位置情報を格納する複数の位置情報格納部と、基本パターンを格納する基本パターン格納部を有し、複数の位置情報格納部のそれぞれに対応して設けられた複数のパターン生成部と、を備え、複数のパターン生成部のそれぞれは、複数のパターン生成部のそれぞれに対応する複数の位置情報格納部のそれぞれに格納された位置情報に従い指示情報格納部から読み出された指示情報に指示する順に、基本パターンを展開し、被試験デバイスに与える試験パターンを生成する、試験モジュールが提供される。
　複数のパターン生成部は、同一種類の被試験デバイスに与える試験パターンの各々を独立して生成できる。また、複数の位置情報格納部に格納された各位置情報が示す読み出し位置から、指示情報格納部に格納された指示情報の一部を読み出して、指示情報一時格納部に格納する指示情報制御部、を複数のパターン生成部の各々に対応付けて独立に、さらに備えることができる。さらに、指示情報の一部を指示情報格納部から読み出す、複数の指示情報制御部が生成する各読出要求を調停する調停部、を備えることができる。
　試験パターンが被試験デバイスに与えられた場合に被試験デバイスからの出力として期待される期待値パターンと、試験パターンが与えられた被試験デバイスが実際に出力した出力パターンとを比較して、不一致の場合にフェイルとして検出する比較検出部と、比較検出部が検出したフェイルの内容を示すフェイル情報を格納する結果格納部と、を複数のパターン生成部の各々に対応付けて独立に、さらに備えることができる。結果格納部は、フェイル情報を、フェイルを発生した基本パターンに関連付けて格納することができる。
　本発明の第２の形態によると、基本パターンの展開順序を指示する指示情報を格納する指示情報格納部と、基本パターンのデータを格納する基本パターンデータ格納部と、指示情報の一部を一時的に格納する指示情報一時格納部を有し、指示情報一時格納部に格納された指示情報が指示する順に基本パターンのデータを展開して、被試験デバイスに与える試験パターンを生成する複数のパターン生成部と、複数のパターン生成部に共通の指示情報格納部に格納された指示情報の読み出し位置を示す位置情報を、複数のパターン生成部の各々に対応付けて独立に格納する複数の位置情報格納部と、を備えた試験装置が提供される。
　本発明の第３の形態によると、基本パターンのデータを格納する基本パターンデータ格納段階と、基本パターンの展開順序を指示する、複数のパターン生成部に共通の指示情報を格納する指示情報格納段階と、指示情報の読み出し位置を示す位置情報を、複数のパターン生成部の各々に対応付けて独立に格納する位置情報格納段階と、指示情報の一部を一時的に、複数のパターン生成部の各々に対応付けて独立に格納する指示情報一時格納段階と、指示情報一時格納段階で格納された指示情報が指示する順に基本パターンのデータを展開して、被試験デバイスに与える試験パターンを、複数のパターン生成部の各々に対応付けて独立に生成するパターン生成段階と、を備えた試験方法が提供される。
　なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
本実施形態の試験装置１００の機能ブロック例を、被試験デバイスであってよいＤＵＴ２００と共に示す。 試験セグメント１４０の機能ブロック例を示す。 パターン生成部１７０の機能ブロック例を示す。 本実施形態の試験装置１００を用いた試験のフロー例を示す。 パターン実行処理のフロー例を示す。
符号の説明
１００　試験装置
１１０　統合制御部
１２０　試験モジュール
１３０　規格バス
１４０　試験セグメント
１５０　インターフェイス
１６０　群制御部
１６１　指示情報格納部
１６２　指示情報制御部
１６３　位置情報格納部
１６４　スイッチ
１６５　調停部
１６６　結果格納部
１７０　パターン生成部
１７１　指示情報一時格納部
１７２　基本パターンデータ格納部
１７３　パターン形成タイミング部
１７４　ドライバ
１７５　コンパレータ
１７６　比較検出部
１７７　結果一時格納部
１８０　内部バス
２００　ＤＵＴ
　以下、発明の実施の形態を通じて本発明の一側面を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、本実施形態の試験装置１００の機能ブロック例を、被試験デバイスであってよいＤＵＴ２００と共に示す。試験装置１００は、統合制御部１１０と、試験モジュール１２０と、規格バス１３０とを備える。試験モジュール１２０は、複数の試験セグメント１４０と、インターフェイス１５０とを有する。試験セグメント１４０は、群制御部１６０と、パターン生成部１７０と、内部バス１８０とを含む。
　統合制御部１１０は、規格バス１３０を介してデータを送受信することにより、試験モジュール１２０を制御する。統合制御部１１０は、たとえばコンピュータ等プログラムされたソフトウェアによって動作する情報処理装置であってよい。統合制御部１１０がソフトウェアによって動作する場合、試験手順をプログラムできる。
　試験モジュール１２０は、統合制御部１１０の制御の下に、ＤＵＴ２００を試験する。試験モジュール１２０は、ＤＵＴ２００の種類に応じた機能を提供する試験モジュールとして用意できる。たとえばＤＵＴ２００が論理回路、ＤＲＡＭ（ダイナミックメモリ）、ＥＥＰＲＯＭ（電気的書き換え可能な読出し専用メモリ）あるいはアナログ回路等である場合に、論理回路用、ＤＲＡＭ用、ＥＥＰＲＯＭ用あるいはアナログ回路用等に特化した試験モジュール１２０を提供できる。なお、図１では単一の試験モジュール１２０を示すが、試験モジュール１２０は複数備えてよく、また、規格バス１３０に適合してデータが通信され、統合制御部１１０により制御される限り、機能の異なる試験モジュール１２０が規格バス１３０に接続されてよい。
　規格バス１３０は、統合制御部１１０からの制御データを試験モジュール１２０に伝送する。また試験モジュール１２０が取得した試験データを統合制御部１１０に伝送する。上記の通り試験モジュール１２０として機能の相違する複数の試験モジュール１２０を規格バス１３０に接続できる。試験モジュール１２０は、規格バス１３０に適合する限り任意に組み合わせることが可能であり、規格バス１３０はこれら任意の試験モジュール１２０がインターフェイスできるプロトコルに従う。
　試験セグメント１４０は、一つの群制御部１６０で制御されるパターン生成部１７０の範囲を規定する。試験セグメント１４０に含まれるパターン生成部１７０の数は、ＤＵＴ２００を試験するに適切な範囲で選択できる。一つの試験セグメント１４０に含まれる各パターン生成部１７０では、同一のパターン列が生成される。ただし、本実施形態の試験装置１００では、一つの試験セグメント１４０内の各パターン生成部１７０は、独立したタイミングでパターン列が生成されるよう制御される。
　インターフェイス１５０は、試験セグメント１４０と統合制御部１１０との間のデータ入出力をインターフェイスする。インターフェイス１５０は、規格バス１３０が従うプロトコルに適合する。
　群制御部１６０は、試験セグメント１４０に一つ存在して、試験セグメント１４０に含まれるパターン生成部１７０を制御する。群制御部１６０は、また、インターフェイス１５０を介して統合制御部１１０と通信する。群制御部１６０は、統合制御部１１０によって制御され、その制御下においてパターン生成部１７０を含む試験セグメント１４０の全体を制御する。
　パターン生成部１７０は、被試験デバイスの一例であってよいＤＵＴ２００に与える試験パターンを生成する。パターン生成部１７０は、一つの試験セグメント１４０に複数有する。すなわち、一つの群制御部１６０は、複数のパターン生成部１７０を制御する。
　内部バス１８０は、群制御部１６０からパターン生成部１７０にデータを伝送する。伝送されるデータとして、代表的には、試験パターンの要素となる基本試験パターンのデータあるいは、基本試験パターンの展開順序を指示する支持情報が例示できる。
　図２は、試験セグメント１４０の機能ブロック例を示す。図２では、特に群制御部１６０の機能例を詳しく示す。群制御部１６０は、指示情報格納部１６１、指示情報制御部１６２、スイッチ１６４、調停部１６５および結果格納部１６６を備える。指示情報制御部１６２には、位置情報格納部１６３を有する。
　図３は、パターン生成部１７０の機能ブロック例を示す。パターン生成部１７０は、指示情報一時格納部１７１、基本パターンデータ格納部１７２、パターン形成タイミング部１７３、ドライバ１７４、コンパレータ１７５、比較検出部１７６および結果一時格納部１７７を備える。
　基本パターンデータ格納部１７２は、基本パターンのデータを格納する。基本パターンは、試験パターンの単位であってよく、複数の試験パターンが順に展開されてパターン列を作ることにより試験パターンが生成できる。基本パターンデータ格納部１７２は、パターン生成部１７０ごとに設けられている。ただし、複数のパターン生成部１７０で共通の基本パターンを用いる場合には、パターン生成部１７０とは別に基本パターンデータ格納部１７２を設け、複数のパターン生成部１７０で共用されても良い。
　指示情報格納部１６１は、基本パターンの展開順序を指示する指示情報を格納する。指示情報格納部１６１に格納される指示情報は、たとえば基本パターンのリストが例示できる。リストされた順に基本パターンを展開することによって、複雑な試験パターンの生成が可能になる。また、指示情報によって基本パターンをリストすることにより、連続した基本パターンの展開が可能になり、切れ目のない連続した試験パターンが生成できる。
　指示情報一時格納部１７１は、指示情報の一部を一時的に格納する。指示情報一時格納部１７１は、パターン生成部１７０に備えられ、そのパターン生成部１７０が展開すべき直近の基本パターンのリストを保持する。指示情報一時格納部１７１は、たとえば先読み先出しバッファ（ＦＩＦＯ）が例示できるが、これに限られない。たとえばレジスタ、アドレスにより記録位置が特定されるメモリであっても良い。たとえばＳＲＡＭ等のキャッシュメモリであっても良い。
　指示情報制御部１６２は、指示情報の読み出しを制御する。指示情報制御部１６２は、位置情報格納部１６３を備え、位置情報格納部１６３に格納部された位置情報に基づき指示情報を読み出す。すなわち、指示情報制御部１６２は、複数の位置情報格納部１６３に格納された各位置情報が示す読み出し位置から、指示情報格納部１６１に格納された指示情報の一部を読み出す。そして、指示情報制御部１６２は、読み出した指示情報を指示情報一時格納部１７１に格納する。
　また、指示情報制御部１６２は、複数のパターン生成部１７０の各々に対応付けて独立に、パターン生成部１７０に備えられる。パターン生成部１７０ごとに指示情報制御部１６２および位置情報格納部１６３を備えることにより、各パターン生成部１７０は、独立して試験パターンを生成できる。
　たとえば、各パターン生成部１７０で互いに異なるＤＵＴ２００を試験するような場合、ＤＵＴ２００の種類が同じであれば、同じ内容の試験が実施されるので基本パターンのデータを共用できる。しかし、指示情報を読み出すタイミングは共用できない。つまり、ＤＵＴ２００は一個の独立したデバイスなので、試験の進み具合がずれる場合があり、このような場合は独立して指示情報をパターン生成部１７０の提供しなければならない。本実施形態では、パターン生成部１７０ごとに位置情報格納部１６３を備えて、このような試験パターンの出力タイミングのずれに対応できる。
　なお、指示情報制御部１６２はパターン生成部１７０ごとに設けなくてもよい。複数の位置情報格納部１６３が利用でき、複数の指示情報を同時に処理できる場合には、複数のパターン生成部１７０で共用できる。
　位置情報格納部１６３は、上記の通り、パターン生成部１７０ごとの指示情報の読み出し位置を記録する。すなわち、位置情報格納部１６３は、複数のパターン生成部１７０に共通の指示情報格納部１６１に格納された指示情報の読み出し位置を示す位置情報を、複数のパターン生成部１７０の各々に対応付けて独立に格納する。
　調停部１６５は、指示情報の一部を指示情報格納部１６１から読み出す場合の、複数の指示情報制御部１６２が生成する各読出要求を調停する。スイッチ１６４は、指示情報制御部１６２と対応するパターン生成部１７０との間を接続して、内部バス１８０を介したデータの転送を制御する。スイッチ１６４は、ハードウェアとして設けられてもよく、ソフトウェアとしてスイッチ機能が提供されるものであっても良い。
　パターン形成タイミング部１７３は、指示情報が指示する基本パターンの順にデータを展開して試験パターンを生成する。また、パターン形成タイミング部は、生成した試験パターンの出力タイミングを調整する。
　ドライバ１７４は、パターン形成タイミング部１７３から出力された試験パターンを、ＤＵＴ２００に供給する信号として出力する。コンパレータ１７５は、試験パターンの入力に対してＤＵＴ２００が出力する信号を、基準電圧と比較して論理値に変換する。
　比較検出部１７６は、コンパレータ１７５の出力と期待値とを比較する。すなわち、比較検出部１７６は、試験パターンがＤＵＴ２００に与えられた場合にＤＵＴ２００からの出力として期待される期待値パターンと、試験パターンが与えられたＤＵＴ２００が実際に出力した出力パターンとを比較する。そして、比較検出部１７６は、期待値パターンと出力パターンとが不一致の場合にフェイルとして検出する。結果一時格納部１７７は、比較検出部１７６の比較結果を一時的に格納部する。
　結果格納部１６６は、比較検出部１７６が検出したフェイルの内容を示すフェイル情報を格納する。結果格納部１６６は、複数のパターン生成部１７０の各々に対応付けて独立に設けられる。結果格納部１６６をパターン生成部１７０ごとに設けることにより、パターン生成部１７０ごとに一個の独立なＤＵＴ２００が割り当てられる場合でも、試験結果を独立に保存あるいは読み出すことができる。
　以上のとおり、パターン生成部１７０は、指示情報一時格納部１７１に格納された指示情報が指示する順に基本パターンのデータを展開して、被試験デバイスに与える試験パターンを生成する。パターン生成部１７０は、独立に試験パターンが生成され、試験結果を独立に保存および読み出すことができるので、パターン生成部１７０ごとに独立した一個のＤＵＴ２００を割り当てることができる。すなわち、複数のパターン生成部１７０は、同一種類のＤＵＴ２００に与える試験パターンの各々を独立して生成する。
　図４は、本実施形態の試験装置１００を用いた試験のフロー例を示す。試験を開始すると、まず、基本パターンデータを基本パターンデータ格納部１７２に格納する（ステップ４０２）。次に、指示情報を指示情報格納部１６１に格納する（ステップ４０４）。その後、パターン生成部１７０等の各部を初期化する（ステップ４０６）。
　初期化の後、パターン処理を実行する（ステップ４０８）。パターン処理が終了すると、結果情報を取得して、結果情報を結果格納部１６６に格納する（ステップ４１０）。そして、試験を終了する。試験の終了後に、結果格納部１６６から任意に試験結果を読み出して、確認、分析等を実施できる。
　図５は、パターン実行処理のフロー例を示す。パターン実行処理が開始すると、まず、試験周期信号をスタートさせ（ステップ５０２）、指示情報を指示情報一時格納部１７１に転送する（ステップ５０４）。この場合、位置情報格納部１６３の位置情報を参照する。なお、指示情報の指示情報一時格納部１７１への転送は、指示情報一時格納部１７１の記憶領域に空きが発生した場合に随時実行でき、ステップ５０６以下の動作とは独立に実行できる。
　次に、指示情報が指示する基本パターンのデータを取得する（ステップ５０６）。基本パターンデータを取得すると該当する指示情報は不要になるので、位置情報を更新する（ステップ５０８）。
　次に、取得した基本パターンのデータを展開する（ステップ５１０）。データの展開は、たとえば以下のように行える。基本パターンデータとして、その基本パターンのパターン列を保持し、基本パターンデータをたとえばキャッシュメモリに書き込むことによってパターン列が試験パターンとして出力されるよう回路を形成できる。あるいは、既定のパターン列とそのパターン列を識別する識別情報とを対照させたデータテーブルを保持しておき、基本パターンデータには識別情報を記述できる。この場合、識別情報が認識されたとき、それが指標するパターン列がたとえばキャッシュメモリに書き込まれ、パターン列が試験パターンとして出力されるよう回路を構成できる。
　出力された試験パターンがＤＵＴ２００に入力され、ＤＵＴ２００の出力パターンが期待値パターンと一致するかを判断する（ステップ５１２）。一致しない場合（ステップ５１２のＮｏ）は、フェイル情報を生成する（ステップ５１４）。一致した場合（ステップ５１２のＹｅｓ）は、次の基本パターンがあるかの判断ステップに進む。
　次の基本パターンデータがあるか判断して（ステップ５１６）、ある場合（ステップ５１６のＹｅｓ）には、ステップ５０６に戻って処理を続行する。次の基本パターンデータが無い場合（ステップ５１６のＮｏ）には、パターン処理を終了する（ステップ５１８）。
　以上説明した試験装置１００によれば、パターン生成部１７０ごとに独立した一個のＤＵＴ２００を割り当てた場合であっても、独立したタイミングで試験が実施でき、試験結果を格納できる。これにより、使用されないパターン生成部１７０を少なくして、試験装置１００の利用効率を高めることができる。特に、試験端子が少ない比較的小規模のＤＵＴ２００に本試験装置１００を適用して有効になる。
　なお、ＤＵＴ２００は、パターン生成部１７０ごとに割り当てる場合のほか、二つあるいはそれ以上のパターン生成部１７０で独立した一個のＤＵＴ２００を試験してもよい。さらに一つの群制御部１６０が制御するパターン生成部１７０と他の群制御部１６０が制御するパターン生成部１７０とで一つのＤＵＴ２００を検査してもよい。つまり、ＤＵＴ２００は試験セグメント１４０の範囲内、あるいは範囲を超えて試験されても良い。このような場合であっても、本実施形態の試験装置１００は、独立にパターン生成部１７０を制御できるので、好適に試験を実施できる。
　以上、本発明の一側面を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
　上記説明から明らかなように、本発明の一実施形態によれば、パターン生成部１７０の利用効率が高い試験モジュール、試験装置および試験方法を実現することができる。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

Claims (15)

  1. 　被試験デバイスに与える試験パターンの単位である基本パターンの展開順序を指示する指示情報を格納する指示情報格納部と、
    　前記指示情報の読み出し位置を示す位置情報を格納する複数の位置情報格納部と、
    　前記基本パターンを格納する基本パターン格納部を有し、前記複数の位置情報格納部のそれぞれに対応して設けられた複数のパターン生成部と、
    　を備え、
    　前記複数のパターン生成部のそれぞれは、前記複数のパターン生成部のそれぞれに対応する前記複数の位置情報格納部のそれぞれに格納された位置情報に従い前記指示情報格納部から読み出された前記指示情報に指示された順に、前記基本パターンを展開し、被試験デバイスに与える試験パターンを生成する、
    　試験モジュール。
  2. 　前記複数のパターン生成部のそれぞれに対応付けて、前記指示情報の一部を一時的に格納する複数の指示情報一時格納部をさらに備え、
    　前記複数のパターン生成部のそれぞれは、前記複数の指示情報一時格納部にそれぞれ格納された各指示情報が指示する順に、前記基本パターンを展開する、
    　請求項１に記載の試験モジュール。
  3. 　前記複数のパターン生成部は、同一種類の被試験デバイスに与える前記試験パターンの各々を独立して生成する、
    　請求項２に記載の試験モジュール。
  4. 　前記複数の位置情報格納部のそれぞれに格納された各位置情報が示す前記読み出し位置から、前記指示情報格納部に格納された前記指示情報の一部を読み出し、前記複数の指示情報一時格納部のそれぞれに格納する、前記複数のパターン生成部のそれぞれに対応した複数の指示情報制御部、
    　をさらに備えた請求項３に記載の試験モジュール。
  5. 　前記指示情報の一部を前記指示情報格納部から読み出し、前記複数の指示情報制御部のそれぞれが生成する各読出要求を調停する調停部、
    　をさらに備えた請求項４に記載の試験モジュール。
  6. 　前記試験パターンが前記被試験デバイスに与えられた場合に前記被試験デバイスからの出力として期待される期待値パターンと、前記試験パターンが与えられた前記被試験デバイスが実際に出力した出力パターンとを比較して、不一致の場合にフェイルとして検出する、前記複数のパターン生成部のそれぞれに対応付けられた複数の比較検出部と、
    　前記複数の比較検出部のそれぞれが検出した各フェイルの内容を示す各フェイル情報を、前記複数のパターン生成部のそれぞれに対応付けて格納する結果格納部と、
    　をさらに備えた請求項５に記載の試験モジュール。
  7. 　前記結果格納部は、前記フェイル情報を、前記フェイルを発生した前記基本パターンに関連付けて格納する、
    　請求項６に記載の試験モジュール。
  8. 　請求項１から請求項７の何れかに記載の試験モジュールを備えた試験装置。
  9. 　被試験デバイスに与える試験パターンの要素である基本パターンの展開順序を指示する指示情報を、指示情報格納部に格納する段階と、
    　前記指示情報の読み出し位置を示す位置情報を、複数の位置情報格納部にそれぞれ格納する段階と、
    　前記基本パターンを、基本パターン格納部に格納する段階と、
    　前記複数の位置情報格納部のそれぞれに対応して設けられた複数のパターン生成部のそれぞれにおいて、前記複数のパターン生成部のそれぞれに対応して設けられた前記複数の位置情報格納部のそれぞれに格納された位置情報に従い、前記指示情報格納部から前記指示情報を読み出す段階と、
    　前記複数のパターン生成部のそれぞれにおいて独立に、読み出された前記指示情報が指示する順に前記基本パターンを展開し、前記被試験デバイスに与える試験パターンを生成する段階と、
    　を備えた試験方法。
  10. 　前記複数のパターン生成部のそれぞれに対応付けて、前記指示情報の一部を、複数の指示情報一時格納部に一時的に格納する指示情報一時格納段階、をさらに備えた、
    　請求項９に記載の試験方法。
  11. 　前記試験パターンを生成する段階は、同一種類の被試験デバイスに与える前記試験パターンの各々を前記複数のパターン生成部ごとに独立して生成する、
    　請求項１０に記載の試験方法。
  12. 　前記複数の位置情報格納部のそれぞれに格納された各位置情報が示す各読み出し位置から、前記指示情報格納部に格納された前記指示情報の一部を読み出し、読み出した前記指示情報の一部を、前記複数のパターン生成部のそれぞれに対応付けて、前記複数の指示情報一時格納部のそれぞれに格納する、指示情報制御段階、
    　をさらに備えた請求項１１に記載の試験方法。
  13. 　前記指示情報の一部を前記指示情報格納部から読み出し、前記指示情報制御段階で生成される読出要求を調停する段階、
    　をさらに備えた請求項１２に記載の試験方法。
  14. 　前記試験パターンが前記被試験デバイスに与えられた場合に前記被試験デバイスからの出力として期待される期待値パターンと、前記試験パターンが与えられた前記被試験デバイスが実際に出力した出力パターンとを比較して、不一致の場合にフェイルとして検出する比較検出段階と、
    　前記比較検出段階で検出した前記フェイルの内容を示すフェイル情報を、結果格納部に格納する結果格納段階と、
    　を前記複数のパターン生成部のそれぞれに対応したパターン生成段階ごとにさらに備えた
    　請求項１３に記載の試験方法。
  15. 　前記結果格納段階は、前記フェイル情報を、前記フェイルを発生した前記基本パターンに関連付けて前記結果格納部に格納する、
    　請求項１４に記載の試験方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014503083A (ja) * 2010-05-28 2014-02-06 株式会社アドバンテスト 並列処理が可変であり、ファームウェアのアップグレードが可能な、柔軟な記憶装置インタフェース試験器
US8839057B2 (en) * 2011-02-03 2014-09-16 Arm Limited Integrated circuit and method for testing memory on the integrated circuit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002189632A (ja) * 2000-09-20 2002-07-05 Agilent Technol Inc サイズ及び速度に関して構成可能なｓｄｒａｍメモリセットを有するメモリテスタ用エラー捕捉ｒａｍ
JP2005141532A (ja) * 2003-11-07 2005-06-02 Kawasaki Microelectronics Kk システムデバッグ装置
JP2006053160A (ja) * 2003-03-31 2006-02-23 Advantest Corp 試験装置及び試験方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62140299A (ja) * 1985-12-13 1987-06-23 Advantest Corp パタ−ン発生装置
TWI287639B (en) * 2003-02-14 2007-10-01 Advantest Corp A distributed operating system for a semiconductor test system for testing at least one device under test
JP4486383B2 (ja) 2004-03-08 2010-06-23 株式会社アドバンテスト パターン発生器、及び試験装置
JP4568055B2 (ja) * 2004-08-23 2010-10-27 株式会社アドバンテスト 試験装置及び試験方法
US7725793B2 (en) * 2007-03-21 2010-05-25 Advantest Corporation Pattern generation for test apparatus and electronic device
US8010851B2 (en) * 2008-03-31 2011-08-30 Advantest Corporation Testing module, testing apparatus and testing method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002189632A (ja) * 2000-09-20 2002-07-05 Agilent Technol Inc サイズ及び速度に関して構成可能なｓｄｒａｍメモリセットを有するメモリテスタ用エラー捕捉ｒａｍ
JP2006053160A (ja) * 2003-03-31 2006-02-23 Advantest Corp 試験装置及び試験方法
JP2005141532A (ja) * 2003-11-07 2005-06-02 Kawasaki Microelectronics Kk システムデバッグ装置

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