JP2001307500A - 組込み型自己試験回路 - Google Patents

Abstract

(57)【要約】 【課題】ＬＳＩ内部を試験する組み込み型自己試験回路
であって、ＬＳＩ内部の各ブロックに対しての書き込み
データと読み出しデータの比較結果が正しければ前記ア
ドレス生成回路が生成したアドレスを、正しくなければ
不一致結果生成回路の生成したデータを外部バスに出力
し、前記外部バスの出力結果から試験結果を判断する。 【解決手段】試験対象を示す手段と、試験対象のアドレ
スを生成する手段と、試験データを生成する手段と、試
験結果を比較し比較結果が正しければ前記アドレス生成
回路が生成したアドレスを、正しくなければ不一致結果
生成回路の生成したデータを外部バスに出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩの試験方法
に関する。特に内部に自己試験の為に組込む、組込み回
路（以降ＢＩＳＴと呼ぶ）とこれを使った試験方法に関
する。

【０００２】

【従来の技術】ＬＳＩが大規模化し複雑な動作をするよ
うになると、これを試験するためのテストパターン作成
のための作業時間が大きくなり、場合によってはＬＳＩ
の設計時間を超すような状況も現れている。組込み型試
験回路は、このような状況の中で現れたもので、ＬＳＩ
内部で自動的にテストをする回路を組み込んだもので、
実行結果は、テスト結果出力用に設定した端子より外部
に出力され、パスしたかどうかの結果のみを確認するこ
とにして、大きくテストパターン作成の業務を減らすの
に貢献している。

【０００３】例えば、特開平４−２０８８８０では、複
数のＲＡＭのマクロを含むＬＳＩのＢＩＳＴとして、そ
れぞれのマクロのサイズに対応したＢＩＳＴを個々にも
ち、テスト終了後にそれぞれのＢＩＳＴが出力する診断
結果出力をまとめて１本の出力端子から出力する方法を
取っている。

【０００４】また、特開平８−３０５６０５では、複数
のテスト対象モジュールとテストデータを保持するメモ
リモジュール、テストデータを生成するＣＰＵとを結ぶ
スキャンパスを有し、ＣＰＵで作成したデータを一旦メ
モリモジュールに保持してからスキャンパスを通して被
検査モジュールに与えられ、概モジュール内に設けた比
較回路によりチェックされ、結果はデータを与えたスキ
ャンパスとは別に設けたパスによりＣＰＵに引き取られ
る。

【０００５】特開平１０−１６２６００では、ＢＩＳＴ
用プログラムの内部ＲＯＭを持つタイプに比べて、メモ
リの列アドレス、行アドレスを自動生成するようにした
ことで、ＲＯＭ分の面積を少なくしようとしたタイプの
ものである。

【０００６】

【発明が解決しようとする課題】しかしながら、前述し
たタイプのものはＬＳＩ内部の試験対象がメモリ用、ま
たはロジック用と固定的なものであり、ＢＩＳＴ自体が
汎用的なものでなく、対象となるＬＳＩ固有なもので新
しくＬＳＩを起こす毎に専用に設計する必要があった。

【０００７】

【課題を解決するための手段】試験対象を示すレジスタ
Ａと、前記レジスタＡの範囲内においてデータの書込み
／読み出し対象を指示するアドレスを生成するアドレス
生成回路と、前記アドレス生成回路が生成したアドレス
に対して書込むデータを生成するデータ生成回路と、前
記アドレス生成回路が生成したアドレスから読み出した
データと前記データ生成回路が生成し書込みを行ったデ
ータを比較する比較回路と、前記比較回路が不一致を検
出した場合に不一致であることを示すデータを生成する
不一致結果生成回路と、を有し、比較結果が正しければ
前記アドレス生成回路が生成したアドレスを、正しくな
ければ不一致結果生成回路の生成したデータを外部バス
に出力し、前記外部バスの出力結果から試験結果を判断
することを特徴とするＢＩＳＴであって、前記レジスタ
Ａに格納するのが、ＬＳＩ内部の特定のマクロを示すコ
ードであることを特徴としたＢＩＳＴであったり、また
は前記レジスタＡがＬＳＩ内部のアクセス対象のアドレ
スの範囲を指定する複数のレジスタで構成されているこ
とを特徴としたＢＩＳＴであったりする。

【作用】ＢＩＳＴの結果として、書き込みデータと読み
出しデータが一致すればアドレス毎にアドレス値を外部
バスに出力するし、一致しなければ一致しなかったビッ
トに１にして外部バスに出力することで、ＢＩＳＴ実行
中の結果がアドレス毎に外部で確認することができ、試
験対象がメモリ等の内部データバスの全ビットを使用す
る場合は試験対象レジスタＡの示す範囲内のアドレスが
出力されていれば試験にパスしていることが判断でき、
また試験対象範囲が制御レジスタ等で内部データバスの
全ビットを使用していないようなモノの場合は、不一致
となった内部データバスのビット位置に１が立ったデー
タが外部バスに出力されることで、予めテスターに取り
込んであるメモリマップおよびレジスタ定義と比較する
ことにより、試験にパスしているかどうかを判断するこ
とができる。この為にＬＳＩ毎の固有のＢＩＳＴを作成
する必要はなく、概ＬＳＩ固有のメモリマップとレジス
タ定義をテスターに取り込んでいさえすれば本ＢＩＳＴ
を組み込んであるすべてのＬＳＩに対して試験を行う事
ができる。

【０００８】

【発明の実施の形態】以下、図面を参照して本発明のＢ
ＩＳＴの実施形態を説明する。特に説明がない限り数値
の末尾にＨがついているものは１６進数を示す。

【０００９】図１は、本発明のＢＩＳＴの一実施形態を
示す図である。図中１００は本発明のＢＩＳＴ全体を示
す。

【００１０】図１中１０１はテスト対象ブロックのアド
レス下限のアドレスを格納する下限アドレスレジスタ、
１０２はテスト対象ブロックのアドレス上限を格納する
上限アドレスレジスタ、１０３はテストデータを生成す
るテストデータ生成部、１０４は上限アドレスレジスタ
１０１と下限アドレスレジスタ１０２の間のアドレスを
発生するテストアドレス生成部、１０５はテスト結果の
チェックとチェック結果を表すデータを生成するテスト
結果生成部、１０６は前記のＢＩＳＴ内部の構成要素及
びテスト対象ブロックを接続するアドレス／データバ
ス、１０７はＢＩＳＴ１００を外部からの信号により制
御する制御部である。

【００１１】図２は図１のＢＩＳＴ１００を組み込んだ
ＬＳＩを示したもので、図中２００がＬＳＩ全体を示
す。図２中２０１がＢＩＳＴ１００を、２０２がＣＰＵ
コアを、２０３は内蔵ＲＯＭを、２０４は内蔵ＲＡＭ
を、２０５は周辺回路及びユーザー固有の回路を含む内
部ロジック部を、２０６は図１の内部バス１０６と接続
した内部バスを示す。図中２０７、２０８はＬＳＩ外部
から入力されるＢＩＳＴ実行の為の制御信号であり、２
０７はテストリセット信号、２０８はテスト対象設定信
号である。また、図１、図２ともに図示しない、リード
／ライト信号、動作対象選択信号等の細かな制御が存在
する。また内部バス２０６はそのままＬＳＩ２００の外
部バスに接続してあるものとする。図１には図示してい
ないが、テストリセット信号２０７及びテスト対象選択
信号２０８は図１の制御部１０７に接続するものとす
る。

【００１２】図３はＬＳＩ２００内部のメモリマップを
示す。

【００１３】図４はＢＩＳＴ１００の実行の手順を示す
フローチャートである。図４の手順に従い本発明である
ＢＩＳＴ１００の動作を説明する。説明上、テストリセ
ット信号２０７は“０”でアクティブに、テスト対象設
定信号２０８は内蔵バス２０６（図１では内蔵バス１０
６、以降説明では２０６を使用する）から下限アドレス
レジスタ１０１と上限アドレスレジスタ１０２にデータ
を取り込むタイミングを規定するもので、テストリセッ
ト２０７がアクティブ時の１回目の立ち上がりエッジで
下限レジスタ１０１に、２回目の立ち上がりエッジで上
限レジスタ１０２にデータを取り込むものとする。

【００１４】本例ではＢＩＳＴ１００のテスト対象アド
レスは図３メモリマップのアドレス"00010000Ｈ"から"0
005FFFFＨ"であり、内部ロジック２０５とＲＡＭ２０４
が対象となる。本例では、本発明を実行し概ＬＳＩのテ
ストを行える装置を総称してテスターと呼ぶ事とする。
テスターにはあらかじめ図３のメモリマップと内部ロジ
ック２０５のレジスタ情報を読み込ませてあるものとす
る。

【００１５】まずＲＡＭ２０４の全領域に対しての実行
から説明する。

【００１６】テスターによりテストリセット２０７をア
クティブにする。（図４の４０１）これにより、制御部
１０７がリセットされ、ＢＩＳＴ１００からＣＰＵコア
２０２に対して図示しないＢＩＳＴ実行中を示す信号が
アクティブとなる。ＣＰＵコア２０２は前記ＢＩＳＴ実
行中がアクティブの間はバス２０６に対しての出力はす
べてハイ・インピーダンスの状態となる。テストデータ
生成部１０３、テスト結果生成部１０５も制御部１０７
からの信号によりリセットされる。

【００１７】テスターはバス２０６に下限アドレス値"0
0020000Ｈ"を出力するとともにテスト対象選択信号２０
８を"0"から"1"に変化させる。（図４の４０２、４０
３）制御部１０７は、テストリセットがアクティブの時
にテスト選択信号２０８の立ち上がりエッジを検出する
と、1回目の検出では下限アドレスレジスタ１０１に対
してバス２０６のデータを取り込む図示しない信号をア
クティブにし、2回目の検出では上限アドレスレジスタ
にバス２０６のデータを取り込む図示しない信号をアク
ティブにする。

【００１８】図４の４０２、４０３の動作により下限ア
ドレスレジスタ１０１に"00020000Ｈ"がセットされる。

【００１９】テスターはテスト対象選択信号２０８を"
1"から"0"に変化させる。（図４の４０４）次に、テス
ターはバス２０６に上限アドレス値"0005FFFFＨ"を出力
するとともにテスト対象選択信号２０８を"0"から"1"に
変化させる。（図４の４０５、４０６）これにより、上
限アドレスレジスタ１０２に"0005FFFFＨ"がセットされ
る。

【００２０】この後は、図４にはないが、テスターはテ
スト対象設定信号２０８を"0"に戻してもよい。

【００２１】次にテスターはテストリセット２０７を"
1"に変化させ、ＢＩＳＴ１００のリセット状態は解除さ
れ、テストの実行となる。（図４の４０７，４０８）さ
らに図４の４０８の実行状態について説明する。

【００２２】リセットが解除されるとテストアドレス生
成部１０４は下限アドレスレジスタ１０１の値をロード
しテストアドレスを生成する。最初は下限アドレスレジ
スタ１０１の値そのものが生成される。アドレス生成
は、同一アドレスに対しての書き込みと読み出しが２回
づつ行われた後で次のアドレスにインクリメントされ
る。

【００２３】テストデータ生成部１０３はテストに使用
するデータを生成する。本例では、最初に"5A5A5A5AＨ"
のデータを生成し、続いて"A5A5A5A5Ｈ"のデータを生成
する。概２つのデータは同一のアドレスに対して続けて
使用するものとする。従ってテストデータ生成部１０３
は、まず"5A5A5A5AＨ"を生成する。

【００２４】制御部１０７はテストアドレス生成部１０
４、テストデータ生成部１０３に対して、バス２０６に
それぞれアドレス、データを出力するように指示を出す
とともに、ＲＡＭ２０４に対しての図示しない書き込み
制御信号を有効にし、ＲＡＭ２０４に対してのデータの
書き込みを行う。データは同時にテスト結果生成部１０
５にも取り込まれる（この動作をサイクル１−１動作と
呼ぶ事にする）。

【００２５】次に制御部１０７は、ＲＡＭ２０４に対し
ての図示しない読み出し制御信号を有効にし、データを
書き込んだ同一アドレスに対して、データの読み出しを
行う。読み出したデータは、テスト結果生成部１０５に
格納され、前記書き込んだデータと比較される。テスト
結果生成部１０５は、前記二つのデータが一致した場合
には、バス２０６にこのときのアドレスを、一致しない
場合には不一致となったビットを"1"としたデータをテ
スト結果として用意する（この動作をサイクル１−２動
作と呼ぶ事にする）。

【００２６】次のサイクルで制御部１０７はテスト結果
生成部１０５に対して、比較結果をバス２０６に出力す
るように指示を出し、テスト結果生成部１０５は比較結
果をデータバスに出力する（この動作をサイクル１−３
動作と呼ぶ事にする）。

【００２７】続いて制御部１０７は、テストアドレス生
成部１０４、テストデータ生成部１０３に対してそれぞ
れアドレス、データを出力するよう指示を出すとともに
ＲＡＭ２０４に対しての書き込み制御信号を有効にす
る。このときはアドレスは変わらず、データは"A5A5A5A
5Ｈ"に変わっている（この動作をサイクル２−１動作と
呼ぶ事にする）。

【００２８】続いて、前記データ"A5A5A5A5Ｈ"に対して
のサイクル１−２動作（この動作をサイクル２−２動作
と呼ぶことにする）、サイクル１−３動作（この動作を
サイクル２−３動作と呼ぶ事にする）が行われる。

【００２９】サイクル１−１、１−２、１−３、２−
１、２−２、２−３が終了した時点でテストアドレスが
インクリメントされ、次のテストアドレスに対してサイ
クル１−１〜２−３までが実行される。

【００３０】前記テストは上限アドレスレジスタ１０２
のアドレスを行うまで繰り返し実行される。

【００３１】テスターはバス２０６のデータバスにテス
トのアドレスが出力されればそのアドレスに対してのテ
ストはパスしたと判断することができる。このときに、
バス２０６のアドレスバスにテストアドレスをそのまま
出力するようにしておば、テスターはアドレスバスとデ
ータバスの単純な比較のみでテスト結果を判断すること
ができる。

【００３２】内部ロジック２０５に対してテストを行う
場合も、下限アドレスレジスタ１０１に設定する値
が、"00010000Ｈ"、上限アドレスレジスタ１０２に設定
するアドレスが"0001FFFFＨ"になる以外、ＲＡＭ２０４
に対してのテスト動作と全く同じである。

【００３３】異なるのはテスター側のテスト結果の判断
方法である。

【００３４】図５にアドレス"00018000Ｈ"のレジスタ定
義を示す。

【００３５】全３２ビットの内、ビット３２から２４が
未定義、ビット０はポートＡの値を読み出す為の、読み
出し動作のみ定義されたレジスタである。未定義のビッ
トは必ず"0"が返されるものとする。テスト時のポート
Ａは"1"の状態にあるものとする。

【００３６】この場合、テストデータが"5A5A5A5AＨ"の
時の読み出し結果は"005A5A5BＨ"となり、テスト結果生
成部１０５はテスト結果として"5A000001Ｈ"を生成し、
バス２０６に出力する。

【００３７】またテストデータが"A5A5A5A5"の時の読み
出し結果は"00A5A5A5A5Ｈ"となり、テスト結果生成部１
０５はテスト結果として"A5000000Ｈ"を生成し、バス２
０６に出力する。

【００３８】テスターではあらかじめ読み込んであるメ
モリマップとレジスタ定義からビット２３から１までの
値が“０”であればテストをパスしたと判断することが
できる。

【００３９】以上、テスト対象を複数のアドレスで決定
する方法を説明したが、ＬＳＩ内部のブロックを示すコ
ードを定義しておき、そのコードを外部から与えること
でテストアドレス生成部が自動的にアドレスを生成する
ようにしても同様のテストを行うことができる。

【００４０】

【発明の効果】本発明のＢＩＳＴは、ＬＳＩの内部ブロ
ックが異なったとしてもすべてのＬＳＩに対応できるも
のであり、従って各ＬＳＩ固有のＢＩＳＴを作成する必
要はなく、ＬＳＩ固有のメモリマップとレジスタ定義を
テスターに取り込んでいさえすれば試験を行う事ができ
るという効果がある。

【図面の簡単な説明】

【図１】本発明のＢＩＳＴの一実施形態を示す図であ
る。

【図２】ＢＩＳＴ１００を組み込んだＬＳＩを示す図で
ある。

【図３】ＬＳＩ２００内部のメモリマップを示す図であ
る。

【図４】ＢＩＳＴ１００の実行の手順を示すフローチャ
ートである。

【図５】アドレス"00018000Ｈ"のレジスタ定義を示す図
である。

【符号の説明】

１００ ＢＩＳＴ １０１ 下限アドレスレジスタ １０２ 上限アドレスレジスタ １０３ テストデータ生成部 １０４ テストアドレス生成部 １０５ タスト結果生成部 １０６ バス １０７ 制御部 ２００ ＬＳＩ ２０１ ＢＩＳＴ１００ ２０２ ＣＰＵコア ２０３ ＲＯＭ ２０４ ＲＡＭ ２０５ 内部ロジック部 ２０６ バス ２０７ テストリセット信号 ２０８ テスト対象選択信号

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA01 AB01 AC03 AD06 AD07 AG01 AG07 AK14 AK15 AK19 4M106 AA04 AB07 AC07 AC09 DJ11 DJ18 DJ20 5B018 GA03 HA01 JA12 JA21 KA02 MA40 NA01 RA11 5L106 DD11 DD22 DD25 9A001 BB05 HH34 JJ45 LL08

Claims (3)

【特許請求の範囲】
1. 【請求項１】ＬＳＩ内部を試験する組込み型自己試験回
   路において、試験対象を示すレジスタＡと、前記レジス
   タＡの範囲内においてデータの書込み／読み出し対象を
   指示するアドレスを生成するアドレス生成回路と、前記
   アドレス生成回路が生成したアドレスに対して書込むデ
   ータを生成するデータ生成回路と、前記アドレス生成回
   路が生成したアドレスから読み出したデータと前記デー
   タ生成回路が生成し書込みを行ったデータを比較する比
   較回路と、前記比較回路が不一致を検出した場合に不一
   致であることを示すデータを生成する不一致結果生成回
   路と、を有し、比較結果が正しければ前記アドレス生成
   回路が生成したアドレスを、正しくなければ不一致結果
   生成回路の生成したデータを外部バスに出力し、前記外
   部バスの出力結果から試験結果を判断することを特徴と
   する組込み型自己試験回路。
2. 【請求項２】前記レジスタＡに格納するのが、ＬＳＩ内
   部の特定のマクロを示すコードであることを特徴とす
   る、請求項１記載の組込み型自己試験回路。
3. 【請求項３】前記レジスタＡが、ＬＳＩ内部のアクセス
   対象のアドレスの範囲を指定する複数のレジスタで構成
   されていることを特徴とする、請求項１記載の組込み型
   自己試験回路。