JPH026766A - テストパターン発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ＬＳＩのテスト装置、特に被テストデバイス
（以下ＤＵＴと呼ぶ）の良否判定を行うためのＤＵＴに
印加するテストパターンの発生装置、つまりテストパタ
ーン発生器に関するものである。

（従来の技術） 第６図にＬＳＩテスト装置のブロック構成図を示す。Ｌ
、ＳＩテス１〜装置は、Ｄ　Ｕ　”Ｆに与えるナス１−
信号の発生や、Ｄ　Ｌｌ　’Ｖの応動結果と期待値デー
タとの比較によるＤ　ＴＪ　Ｔの良否判定等を行う複数
のピンエレクトロニクス（以下ＰＥと呼ぶ）と、それら
を−括制御するコントローラとから構成されている。テ
ストパターン発生器（以下ＰＧと呼ぶ）は、第６図に示
すように１．、　Ｓ　Ｉテスト装置のＰＥ内に配置され
、テスト実行中にテスト周期に同期したクロック信号で
テスト実行前に予め書き込んだテストパターンデータを
順次読み出し、テストパターンを発生する。

従来のＰＧのブロック構成図を第７図に示す。

従来のＰＣは、テスト実行中に読み出しクロック（以下
ＲＣＬ　Ｋと呼ぶ）に同期してテストパターンデータの
読み出し動作を行う大容量のパターンメモリ（以下ＰＭ
と呼ぶ）と、変換クロック信号（以下５ＣＬＫと呼ぶ）
に同期してＰＭからの並列ビット構成のテストパターン
データを直列的なテストパターンに変換して順次出力す
る並直列変換回路（以下ＰＳＣと呼ぶ）と、クロック信
号（以下ＣＬ　Ｋと呼ぶ）を受け、それに同期した５Ｃ
ＬＫ信号を発生ずると共に、ＰＳＣでのデータの並直列
変換比に相当する比率でＣ１，Ｋ信号を分周したＲＣＬ
Ｋ信号を発生するクロック分周回路（以下ＣＤＶと呼ぶ
）とによって構成されていた。

従来のＰＣは次のような順序で動作してテストパターン
を発生する。

■　テスト実行前に予め発生するテス（・パターンを外
部からＰＭに書き込む。

■　テスト実行と共に入力されるＣＬＫ信号によって、
ＣＶＤはＲＣＬ　Ｋ信号を発生すると共に、所定の位相
関係を保ってＳ　ＣＬ　Ｋ信号を発生ずる。

■　ＲＣＬＫ信号を受けたＰＭは、読み出し動作により
並列ビット構成のテストパターンデータを出力する。

■　ＰＣ３はＰＭ出力を取り込み、５ＣＬＫ毎に直列デ
ータに変換する動作を行い、テストパターンを出力する
。

（発明が解決しようとする課題） 以上説明したように従来のＰＧは、発生するナス１〜パ
ターンを予めテスト実行前にＰＭ内に格納しておき、テ
ス）・実行時に書き込み内容そのままを連続的に読み出
すことでテストパターンを発生していた。そのために従
来のｌ）　Ｇには次のような問題があった。

最近のＬＳＩの大規模化に伴って、テストパターンば長
大化の傾向にある。そのためにＬＳＩテスト装置におけ
るＰＣには、長大なテストパターンが発生できるようＰ
Ｍの大容量化が要求されている。現在発表されているＬ
ＳＩテスト装ＮのＰＭには、例えば２５６にワード程度
の容量が備わっている。しかしＰＭ容量が２５６にビッ
ト程度のＩ。

Ｓ［テスト装置では、テストパターン長が２５６にピン
ト以上の長大なテストパターンの発生が行えない。これ
はメモリ回路のテストを行う場合に深刻な問題となる。

例えばメモリ回路のテストで用いるテストパターンの内
、テストパターン長の短いものでも、その長さは４Ｎ（
第８図のテストパターン（ＭＥＭＯＲＹ　ＳＣ品パター
ン）、なおＮは総メモリピット数）であるので、ＰＭ容
量が２５６にビットである場合には、６４にビットまで
のメモリ回路のテストしか行えない。従ってメモリ容量
が６４にビット以上のメモリ回路のテストでは、テスト
パターン長が２５６にビット以上となり、そのテストパ
ターンの全てをＰＭに格納できないので、テストを複数
回に分割して実行しなければならないことになる。これ
はテスト実行の効率を著しく低下させることになるので
、ＰＭの大容量化の要求は極めて強い。しかし従来方式
のＰＣでは、ＰＭの大容量化には、（イ）ＰＭ部実装面
積の増加によりＰＥの小型化が図れず、多ＰＥ化テスト
装置の実現が困難になること、（ロ）使用するＬＳＩメ
モリ数量の増加により装置価格が上昇すること等の問題
があった。またＰＭの長大化により、テスト前に予めＰ
Ｍに書き込むテストパターンのデータ量も増加するので
、テスト実行時におけるテストパターンの書き込み時間
あるいは書換え時間が無視できなくなり、テスト実行の
効率が低下するという問題が生じる。

本発明は」二記の欠点を改善するために提案されたもの
で、その目的は、特に各ピンエレクトロニクス単位にテ
ストパターン発生器を持つＬＳＩテスト装置用のテスト
パターン発生器において、長大なテストパターンの発生
を少ないハードウェアによって容易に実現するところに
ある。

（課題を解決するだめの手段） 上記の目的を達成するため、本発明は第１のクロック信
号に同期して並列ビット構成の第１および第２のデータ
の読み出し動作を行うそれぞれ第１および第２のメモリ
と、該第１のデータを第２のクロック信号に同期して直
列データに変換すると共に、所定の該変換動作を終了す
る度にリクエスト信号を発生する変換回路と、前記第２
のデータを計数値とし、前記リクエスト信号に同期して
減数動作を行い、該計数値が所定の値に達する度に前記
第１のクロック信号を発生ずる第１のカウンタとによっ
て構成されることを特徴とするテストパターン発生器を
発明の要旨とするものである。

さらに本発明は第１のクロック信号に同期して並列ビッ
ト構成の第１．第２および第３のデータの読み出し動作
を行うそれぞれ第１．第２および第３のメモリと、該第
１のデータを第２のクロック信号に同期して直列データ
に変換すると共に、所定の該変換動作を終了する度にリ
クエスト信号を発生する変換回路と、前記第２のデータ
を計数値とし、前記リクエスト信号に同期して減数動作
を行い、該計数値が所定の値に達する度に第３のクロッ
ク信号を発生する第１０カウンタと、前記第３のデータ
を計数値とし前記第３のクロック信号に同期して減数動
作を行い、該計数値がそれぞれ所定の値に達する度に前
記第１のクロック信号と制御信号を発生ずる第２のカウ
ンタと、該制御信号によって前記変換回路出力信号の極
性反転制御を行う反転回路とによって構成されることを
特徴とするテストパターン発生器を発明の要旨とするも
のである。

（作用） 本発明はテストパターンの内、ワード方向に繰り返し性
のあるパターンについては、予め圧縮した状態でパター
ンメモリに格納し、テストパターン発生時点で、伸長す
ることで本来のテストパターンに復元することで、長大
なテストパターンの発生を少ないハードウェアによって
実現することを可能ならしめたものである。

一般にＤＵＴがＬＳＩメモリ（ＲＡＭ、　１ｌｏｌ’ｌ
）や、論理ＬＳＩの中に大容量のメモリが含まれる場合
、テストパターンが長大となる。このような場合にテス
トパターン長がＰＭの容量以上となり、テスト実行時に
上述のような様々な不具合が生じる。

このような従来技術の問題は、ＰＭ内に書き込んだ内容
をそのままテストパターンとするというテストパターン
発生方式に起因している。

そこで本発明では、少ないＰＭ容量で長大なテストパタ
ーンの発生を可能とするために、テストパターンの圧縮
化・伸長化技術をＰＣ構成法に導入した。つまりテスト
パターンの内、ワード方向に繰り返し性のあるパターン
については、予め圧縮した状態でＰＭに格納し、ナス１
〜パターン発生時点で伸長することで本来のテストパタ
ーンに復元する方法を導入し、従来の問題点の解決を図
った。

圧縮・伸長の考え方をＬＳＩメモリのテストパターンを
例に更に詳細に説明すると、次のようになる。ＬＳＩメ
モリのテストパターンは一般的に関数表現が可能である
。例えば第８図に示したアドレス信号は、 ｉｆ　ＡＨＡｌｌ、、１ｔｈｅｎ　Ａ＝Ａ＋１（Ａｆｆ
ｉｌｌＸはメモリセルの最大番地）で表すことができる
。つまり上式は、最大アドレスになるまでアドレス信号
の状態を順次増加させるという意味を持つ。このように
関数表現できるということは、換言すればこれらのアド
レス信号は一定の繰り返しを持つことを意味している。

例えばメモリセルの０番地から最大番地までを連続的に
変化するテストパターンのｎビット目のアドレス信号は
０から始まり２１−１パターン毎にＯと１を交互に繰り
返す発生順序となる。従ってこのようなテストパターン
においては、０と１とを２ｎ−Ｉパターン毎にｍ回（ｍ
はメモリ容量／２Ｉ″で表される整数）繰り返すという
表現か可能で、これによってテストパターンの１／ｍの
圧縮が行える。一方ＰＣではこのように圧縮されたテス
トパターンを逆手順によって伸長することで、少ないＰ
Ｍ容量で長大なテストパターンの発生が行えることにな
る。

（実施例） 次に本発明の実施例について説明する。なお、実施例は
一つの例示であって、本発明の精神を逸脱しない範囲で
、種々の変更あるいは改良を行いうろことは言うまでも
ない。

本発明の実施例を第１図に示す。本発明のＰＧは、圧縮
したテストパターンを格納するパターンメモリＡと、パ
ターンメモリへのテストパターンの圧縮回数を格納する
パターンメモリＢと、バクーンメモリへから出力される
並列データＡを直列データに変換する変換回路及び圧縮
されたパタンデータＡの伸長制御を行うリピートカウン
タとによって構成している。本発明のＰＣは以下のよう
に動作してテストパターンを発生する。第２図にパター
ンメモリＡ及びパターンメモリＢに設定するテストパタ
ーンデータの一例を示す。この例は第８図に示したテス
トパターンの内のＡ。（最下位アドレス）信号を発生す
る例を示している。

第２図を用いて本発明の動作をより詳細に説明する。テ
スト開始によってパターンメモリＡ及びパターンメモリ
Ｂのスタートアドレス（例でば０番地をスタートアドレ
スとした）の内容が並列データＡ、並列データＢとして
読み出され、それぞれ変換回路とリピートカウンタに取
り込まれる。

テスト周期に同期したクロック信号２　（ＣＬＫ２）に
よって変換回路内の並列データＡはＯ，Ｌ　　Ｏ・・・
の直列データに順次変換され、テストパターンとして出
力される。変換回路内の全てのデータの出力が終了する
と、変換回路はリピートカウンタに対して次のテストパ
ターンを要求するりクエスト信号を発生する（実際には
１から２クロツク前のタイミングで発生する。以下各タ
イミングの記述については同様な意味を持つ）。リピー
トカウンタはリクエスト信号を受は取った後、もしカウ
ンタの設定値がＯでなければ現在の設定値の減数動作を
行う。このような場合には、変換回路はその後、従前に
取り込んだ並列データＡの内容を繰り返してテストパタ
ーンとして発生する。また現在の設定値が０である場合
には、リピートカウンタはクロック信号１（ＣＬＫＩ）
を発生し、パターンメモリＡ及びパターンメモリＢから
それぞれ次のアドレス（１番地）に格納されている新た
な並列データＡと並列データＢを読み出し、変換回路と
リピートカウンタの内容を更新する。上記の動作を連続
して繰り返すことで、順次所定のテストパターンを発生
ずる。

本発明によれば第８図に示したようなテストパターン（
Ａｏ）を発生ずるには、Ｉ）　Ｕ　Ｔを６４にビットの
容量、並列データを８ヒント構成とすると、パターンメ
モリの容量は１２８ワードあれば済むことになり、従来
技術（３２７６Ｂワード）に比べて１／２５６の少ない
容量でテストパターンの発生が行える。

第３図に本発明の他の実施例を示す。本実施例は第１図
の実施例に対して更に高い圧縮効果が期待できるもので
ある。第２図を用いてその相違を簡単に説明すると、図
中のパターンメモリＡはＯ番地データと１番地データと
はデータの極性が反転しているだけで発生順序は全く変
わらない。第１図の実施例ではこれらを別の情報として
扱わなければならなかったが、本実施例では伸長機能の
一つにデータ反転制御機能があるために、このような連
続したワード間でデータの極性のみが異なるデータを同
一データとして圧縮・伸長できる機能を持っている。

本発明のＰＧの構成は、第３図に示すように圧縮したテ
ストパターンを格納するパターンメモリＡと、パターン
メモリへのテストパターン圧縮回数を格納するパターン
メモリＢと、圧縮したテストパターンの反転制御回数を
格納するパターンメモリＣと、パターンメモリＡから出
力される並列データＡを直列データに変換する変換回路
と、圧縮されたバクーンデータＡを伸長制御するリピー
トカウンタと、リビーｊ・カウンタで伸長したテストパ
ターンデークの反転制御コ■を行う反転制御カウンタ及
び反転側？ｆｆ１ｌカウンクの出力信号によって変換回
路の出力データの反転制御１１を行う反転回路とからな
っている。第４図に各パターンメモリの設定値の一例を
示した。同図を用いて本発明の詳細な説明する。テスト
開始によってパターンメモリＡ、パターンメモリＢ及び
パターンデータＣのスタートアドレス（例ではＯ番地）
の内容が並列デタＡ、並列データＢ及び並列データＣと
して読み出され、それぞれ変換回路、リピートカウンタ
及び反転制御カウンタに取り込まれる。テスト周期に同
期したＣ　Ｉ　Ｋ　２によって並列データＡは直列デー
タに変換され０．鳳　０・・・のテストパターンが順次
出力される。変換回路内の全てのブタの出力が終了する
と、変換回路はリピーＩ・カウンタに対して次のテスト
パターンを要求するリクエスト信号を発生する。リピー
トカウンタはリクエスト信号を受は取った時点で、もし
カウンタの設定値がＯでなければ現在の設定値の減数動
作を行う。このような場合には、変換回路は従前に取り
込んだ並列データＡにより再びテストパターンの発生を
繰り返す。また現在の設定値が０である場合には、リピ
ートカウンタはクロック信号３（ＣＬＫ３）を発生し、
反転制御カウンタに送出する。反転制御カウンタでは、
ＣＬＫ３を受は取ると、もしカウンタの設定状態が０で
なければ現在の設定値の減数動作を行う。また設定値が
Ｏである場合には、反転制御カウンタはＣＬＫＩを発生
し、パターンメモリＡ、パターンメモリＢ及びパターン
メモリＣからそれぞれ次のアドレス（１番地）に格納さ
れている並列データＡと並列データＢと並列データＣを
読み出す。変換回路とリピートカウンタと反転制御カウ
ンタは更新された並列データをそれぞれ取り込み、再び
上記の動作を繰り返し、新たなテストパターンを発生す
る。なおテストパターンの反転制御は、上述の反転制御
カウンタの任意のビット出力を反転回路に加えることで
行う。例えば反転制御カウンタの最下位のビット出力を
反転回路に入力するとすれば、リピートカウンタの内容
がＯになる度に上記直列データのデータ反転制御が行わ
れることになる。

なお本発明によれば、従来のＰＣに比べ新たにパターン
メモリＢやパターンメモリ口のメモリやリピートカウン
ク２反転制御カウンタ等の制御回路が必要になる。この
うち後者のカウンタ等の制御回路は、僅かなハードウェ
ア量の追加で実現できるのＰＧ実現時にはほとんど問題
にならないが、前者の新たなメモリの追加に関しては、
結果的に本発明の導入効果が低減するという問題がある
。

具体的には、第１の実施例では１　／２５６のハードウ
ェア量低減効果があったが、第２の実施例を採用すると
すれば新たに２種類のメモリを追加することになるので
その効果は１／３に低減し、最終的には約１／８５の低
減効果となる。

そこで第５図にこの導入効果の低減化の問題を解決する
第３の実施例を示す。本実施例は、ＬＳＩテスト装置内
で未使用状態になっているメモリを新規に必要となるパ
ターンメモリＢ及びパターンメモリＣとして共用するこ
とで、新たなハードウェアの追加を不要とし、本発明の
導入効果の低減化を抑えようとするものである。具体的
には以下のように実現する。通常ＬＳＩテスト装置には
、テスト効果を格納する大容量メモリ（テストデータメ
モリ（ＴＤＭ））がある。このＴ　Ｉ）　Ｍは出力端子
に割り当てられているＰＲ基以外は、テスト中全く未使
用状態となる。そこで第３の実施例では新たに必要とな
る２種類のメモリを、このＴＤＭと共用しようとするも
のである。この方法に依れば、新たにメモリが全く不要
となるので、本発明の大きな導入効果を得ることができ
る。

（発明の効果） 以上説明したように、本方式によればテストパターンの
内、ワード方向に繰り返し性のあるパターンについては
、予め圧縮した状態でパターンメモリに格納し、テスト
パターン発生時点で、伸長することで本来のテストパタ
ーンに復元することにより従来技術に比べて１　／２５
６の少ないパターンメモリ容量で同一のテストパターン
の発生が行える。換言すれば、従来と同一のパターンメ
モリ容量で、２５６倍の長大テストパターンの発生がで
きることになる。従って本発明の導入により長大テスト
パターンの発生が可能な１．、　Ｓ　Ｉテスト装置を、
小型かつ低価格に実現できるという利点がある。

また本発明ではパターンメモリにテスト実行前に設定す
るテストパターンは圧縮されたテストパターンであるた
めに、外部からのテストパターンの書き込みあるいは書
換え時のデータ転送回数が、従来技術の１　／２５６に
短縮できるために、データ転送時間の大幅な時間短縮が
図れ、テストの効率化が実現できるという利点がある。

【図面の簡単な説明】

第１図は本発明の実施例を示し、第２図は本発明の詳細
な説明するに用いた各パターンメモリの設定状態を表す
一例、第３図は本発明の他の実施例であり、第４図は第
３図の実施例を説明するに用いた各パターンメモリの設
定状態を表す一例、また第５図は本発明の導入効果を高
めるために本発明によって新たに必要となるパターンメ
モリを他の目的で使用するメモリと共用する方法の本発
明の他の実施例、第６図は本発明の利用形態を説明する
ＬＳＩテスト装置のブロック構成図を示す。 第７図は従来のテストパターン発生器のブロック構成図
を示し、第８図は従来の問題点を説明するために用いた
長大テストパターンとなるＭＥＭＯＲＹＳＣＡＮパター
ンと呼ばれるテストパターンの一例を示す。

Claims (2)

【特許請求の範囲】
1. （１）第１のクロック信号に同期して並列ビット構成の
   第１および第２のデータの読み出し動作を行うそれぞれ
   第１および第２のメモリと、該第１のデータを第２のク
   ロック信号に同期して直列データに変換すると共に、所
   定の該変換動作を終了する度にリクエスト信号を発生す
   る変換回路と、前記第２のデータを計数値とし、前記リ
   クエスト信号に同期して減数動作を行い、該計数値が所
   定の値に達する度に前記第１のクロック信号を発生する
   第１のカウンタとによって構成されることを特徴とする
   テストパターン発生器。
2. （２）第１のクロック信号に同期して並列ビット構成の
   第１、第２および第３のデータの読み出し動作を行うそ
   れぞれ第１、第２および第３のメモリと、該第１のデー
   タを第２のクロック信号に同期して直列データに変換す
   ると共に、所定の該変換動作を終了する度にリクエスト
   信号を発生する変換回路と、前記第２のデータを計数値
   とし、前記リクエスト信号に同期して減数動作を行い、
   該計数値が所定の値に達する度に第３のクロック信号を
   発生する第１のカウンタと、前記第３のデータを計数値
   とし前記第３のクロック信号に同期して減数動作を行い
   、該計数値がそれぞれ所定の値に達する度に前記第１の
   クロック信号と制御信号を発生する第２のカウンタと、
   該制御信号によって前記変換回路出力信号の極性反転制
   御を行う反転回路とによって構成されることを特徴とす
   るテストパターン発生器。