JP2878503B2 - 標準セルとアプリケーションセルと試験セルとを含む集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、標準セルと、アプリケ
ーションセルと、特に前記２つのセル間の通信信号を制
御するために備えられた試験セルとを含む集積回路に係
る。

【０００２】

【従来の技術及び発明が解決しようとする課題】現行の
電子装置、特に、ディジタル信号処理装置はしばしば、
プログラムメモリに結合されたマイクロプロセッサのご
ときプログラマブル手段と、プログラマブル手段の周辺
回路と装置の機能に合った専用論理回路とをまとめたア
プリケーション回路とを含む。通常は装置が電子カード
に設置されており、該電子カードにおいては、プログラ
マブル手段とそのメモリとが２つの標準素子から成り、
アプリケーション回路が通常は特定アプリケーション用
集積回路から成る。従って、これらの３つの素子間のリ
ンクアセンブリはカード上に露出しており、かかる装置
の開発中に種々の試験段階及び調整段階を行なうため
に、試験装置またはエミュレーション装置がリンクアセ
ンブリにアクセスし得る。

【０００３】マイクロエレクトロニクスの技術的な発展
によって、従来は上記のごときカード上に形成されてい
た種々の素子を単一素子として集積化することが可能に
なった。プログラマブル手段は多くの場合、かかる素子
の製造業者によって規定された標準セルであり、アプリ
ケーション回路は素子の設計者によって規定される特殊
素子である。また任意に、所謂アプリケーションセルを
構成するために、たいていは標準サブアセンブリである
プログラムメモリがアプリケーション回路に結合され得
る。このような実施態様においては、装置のアクセスリ
ンクが素子のピンのみから成り、アクセスリンクの数が
カードの場合よりもはるかに少ない。何故なら、標準セ
ルとアプリケーションセルとの間の通信リンクの大部分
がピンに接続されないからである。素子の寸法及びコス
トを上げないためにはピンの数が顕著に多くないことが
好ましい。また、技術的にピンを増やすことができない
場合もある。その場合には、公知の方法によって素子の
試験及びエミュレーションを行なうことができない。ア
プリケーションセルの作製、プログラムメモリのソフト
ウェアの開発、該ソフトウェアの作製及び最後に装置の
アセンブリの作製から成る連続段階はもはや不可分であ
る。

【０００４】コンピュータに支援されるコンセプション
ツールによって標準セルとアプリケーションセルとの相
互作用をシミュレートすることが可能である。これによ
って、これらの２つのセル間の通信リンクの動作を実質
的に検証し得る。しかしながら、かかるシミュレーショ
ンは長時間を要し、またシミュレーションツールの計算
電力を考慮にいれるとコストが高い。素子の開発及び作
製に要する時間が工業上の制約と相容れない。

【０００５】また、素子キットまたはプログラマブル手
段とアプリケーションセルとを複数の製造業者から別々
の素子として入手することも可能である。試験段階で
は、装置を、２つの素子間のリンクが肉眼で見え、従っ
て電子カードで実行される処理と同様の処理を行なうブ
ロードボードの形態に作製する。この場合、完全集積素
子の価格にブロードボードの開発価格が加わる。更に、
ブロードボードの形態の装置の性能、特に実行速度は、
集積形態の同じ装置から期待できる速度に比較して顕著
に劣る。従って、この形態は集積形態の装置を再現する
ことができない。プログラマブル手段が信号プロセッサ
であるとき、速度に制約があるという問題は極めて重大
である。

【０００６】更に、特にＩＥＥＥ（Ｉｎｓｔｉｔｕｔｅ
ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒ
ｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ）の規格１１４９．１
に記載された「Ｂｏｕｎｄａｒｙ ｓｃａｎ」として知
られる完全集積素子に適用される試験及びエミュレーシ
ョン法が存在する。この技術では、標準セルとアプリケ
ーションセルとの間に試験セルを挿入する。試験セル
は、基本メモリを備えた走査ユニットを各通信リンクあ
たり１つずつ含み、これらの基本メモリは、素子のピン
に接続されたシフトレジスタを形成するように接続され
ている。従って少数のアクセスピンを付加することによ
って通信リンクで搬送された通信信号の書込み及び修正
を行なうことが可能である。この技術によれば、アプリ
ケーションセルの修正が可能である。しかしながら、素
子間が接続されるので、シフトレジスタに記憶された情
報の計算中に通信リンクが妨害されるこという欠点があ
る。

【０００７】試験及びエミュレーション手続きの際は更
に、標準セルへの種々のアクセス信号の所定状態に従っ
て試験セルを制御できるようになっていなければならな
い。

【０００８】米国ＭＯＴＯＲＯＬＡ社は、信号プロセッ
サＤＳＰ ９６０００用に、「Ｏｎｃｈｉｐ ｅｍｕｌ
ａｔｉｏｎ」と呼ばれるエミュレーション技術を開発し
た。この技術によれば、この場合標準セルから成る信号
プロセッサが直列インタフェースで補完されており、該
インタフェースは、ブレークポイント後に実行を再開す
ることができ、且つ、かかるブレークポイントを発生さ
せるべく該セルのバスに接続されたレジスタとアドレス
比較器とのアセンブリを介して命令をロードし得る。該
信号プロセッサは、直列インタフェースを介してこれら
のバスの状態をリードバックするように構成されてい
る。この解決方法は、アプリケーションセルを同時に含
む回路の場合を考慮したものでなく、標準セルがオープ
ンプロセッサである場合、即ち、命令バスがアクセス可
能であるかまたはプログラムメモリがＲＡＭ型の書き替
え可能メモリがあるときだけを考慮したものである。

【０００９】欧州特許出願ＥＰ−０，３５８，３７６
は、シフトレジスタを含み、該シフトレジスタに記憶さ
れた情報が通信リンクを妨害なしに循環し得る試験セル
を教示している。この試験セルはまた、標準セルへのア
クセス信号の状態に従って制御され得る。

【００１０】しかしながら、製造業者が集積回路を作製
したとき、しばしばＲＯＭ型の読取り専用メモリから成
るプログラムメモリに誤りが残存することがある。この
誤りはメモリ内で訂正できない。この欠点を是正するた
めに、いくつかの製造業者は、例えばＥＰＲＯＭまたは
ＥＥＰＲＯＭ型の書き替え可能な補助メモリを回路に付
加することを提案している。この補助メモリは、回路の
性能、特に処理速度を制約し、また回路の残部で使用さ
れる技術と必ずしも適合しない特殊技術を使用する。

【００１１】従って本発明の目的は、標準セルとアプリ
ケーションセルと試験セルとを含み、回路の製造と適合
する技術を用いて性能を低下させることなくプログラム
メモリの誤りを訂正することが可能な集積回路を製造す
ることである。

【００１２】さらに、本発明の目的は、標準セルとアプ
リケーションセルとを含む集積回路に付加することがで
き回路がカード上に集成された個別素子の形態を有する
場合と同じ条件で試験及びエミュレーションを行なうこ
とが可能な手段を提供することである。

【００１３】

【課題を解決するための手段】本発明の集積回路は、標
準セルと、アプリケーションセルと、特に前記標準セル
と前記アプリケーションとの間で伝送される通信信号の
値を集積回路の外部から書込みまたは修正するために備
えられた試験セルとを含んでおり、前記標準セルが、命
令アドレスバスによって搬送された命令アドレスに応答
して、前記アプリケーションセルに内蔵されたプログラ
ムメモリから命令バスに供給された命令を実行し、これ
らのバスの導体が、通信リンクを構成する集積回路であ
って、前記試験セルが、少なくともいくつかの前記通信
リンクの所定状態に応答して、前記プログラムメモリの
少なくとも１つの誤り命令を前記集積回路に予め書込ま
れていた置換命令によって置換するためのバイパス手段
を含むことを特徴とする。

【００１４】好ましくは、標準セルとアプリケーション
セルと試験セルとを含む集積回路において、前記試験セ
ルが、少なくともいくつかの時点で前記通信リンクに接
続される基本メモリを備えた走査ユニットを通信リンク
１つあたり１つずつ含んでおり、前記基本メモリは互い
に接続されて第１のシフトレジスタを形成し、前記試験
セルがさらに、第１制御バスの導体に夫々接続された出
力を有する少なくとも１つの第１制御レジスタを備えた
第２のシフトレジスタを含んでおり、前記集積回路が、
一方で前記制御バスに接続され他方で少なくともいくつ
かの前記通信リンクに接続されており夫々に供給された
信号が一致する場合に一致信号を発生する比較モジュー
ルを含む。

【００１５】更に、標準セルとアプリケーションセルと
試験セルとを含む集積回路において、前記標準セルが動
作モード信号に応答して動作し、前記標準セルが、前記
一致信号が存在するときに前記動作モード信号の所定状
態に対する迂回信号を発生する迂回回路を含む。

【００１６】標準セルとアプリケーションセルと試験セ
ルとを含む集積回路の第１の実施態様においては、前記
バイパス手段が、最終実行命令を前記プログラムメモリ
への復帰とする置換メモリと、前記標準セルの前記命令
バスに代わって接続される出力を有する迂回マルチプレ
クサとを含み、前記迂回信号によって選択された前記マ
ルチプレクサの第１入力が前記置換メモリへの接続命令
を受信し、前記迂回信号が存在しないときに選択された
前記マルチプレクサの第２入力が前記命令バスに接続さ
れる。

【００１７】標準セルとアプリケーションセルと試験セ
ルとを含む集積回路の第１の変形例においては、前記置
換メモリが、復号回路を介して前記命令アドレスバスに
よってアクセスされ、書込み及び読取りが、前記命令バ
スに結合した前記第１シフトレジスタの前記走査ユニッ
トを介して行なわれる。

【００１８】標準セルとアプリケーションセルと試験セ
ルとを含む集積回路の第２の変形例においては、前記置
換メモリが前記標準セルによって直接アクセスされ、書
込み及び読取りが、前記動作モード信号の新しい２つの
状態によって制御される。

【００１９】標準セルとアプリケーションセルと試験セ
ルとを含む集積回路の第２の実施態様においては、各１
つの入力チャネルと出力チャネルとから構成された通信
リンクを有する前記命令バスに結合された前記走査ユニ
ットの各々が、前記入力チャネルに接続された第１入力
と、前記出力チャネルに接続された出力と、前記迂回信
号を受信する制御入力とを有する第１マルチプレクサ
と、前記入力チャネルに接続された第２入力と、基本メ
モリの入力に接続された出力とを有する第２マルチプレ
クサとを含み、前記基本メモリの出力が、前記第１マル
チプレクサの第２入力に接続され、前記第１シフトレジ
スタが、下流の走査ユニットの第２マルチプレクサの入
力の第１入力に夫々接続された一連の前記基本メモリを
含み、前記シフトレジスタを介して予めロードされた前
記基本メモリの出力信号が、前記置換命令を形成し、従
って、前記迂回信号の出現後に前記誤り命令に置換す
る。

【００２０】また、標準セルとアプリケーションセルと
試験セルとを含む集積回路においては、前記走査ユニッ
トが更に、前記基本メモリの出力に接続されたデータ入
力と、トリガ信号を受信する同期入力とを有する記憶回
路を含み、前記第１マルチプレクサの第２入力が前記基
本メモリの出力でなく前記記憶回路の出力に接続されて
いる。

【００２１】

【実施例】添付図面に示す非限定実施例に基づく以下の
記載より本発明の種々の目的及び特徴がより十分に理解
されよう。

【００２２】種々の図で同じ素子を同じ参照符号で示
す。

【００２３】本発明を十分に理解するために必要である
と考えられるので、本発明を説明する前に、集積回路で
公知の種々の素子の構造を再確認しておく。

【００２４】図１に概略図で示した集積回路１は本質的
に、アプリケーションセル２と試験セル３と、特に、マ
クイロプロセッサ、信号プロセッサまたは通称マイクロ
コントローラと呼ばれるより進歩した回路などのプログ
ラマブル型の標準セル４とを含む。試験セル３は他の２
つのセル間で交換される種々の信号を制御するように該
２つのセルの間に挿入されている。これらの２つのセル
は同じクロック信号Ｃｋを受信する。

【００２５】アプリケーションセル２は、接続リンク２
１を介して集積回路１の外部に接続されている。この接
続リンクは、集積回路を装着した装置に対するアプリケ
ーションセル２の入出力アクセスアセンブリを構成す
る。アプリケーションセル２はまた、第１交換リンクＬ
１を介して試験セル３に接続されており、本発明の範囲
外であるリンクＬ１は標準セルに直接接続されるであろ
う。従ってこの第１交換リンクは、標準セルと制御が必
要なアプリケーションセルとの間の接続アセンブリを構
成する。接続アセンブリは特に、制御バス、書込みリン
ク、読取りリンク、同期リンク、割り込みリンクなどを
構成する。

【００２６】標準セル４は第２の交換リンクＬ２を介し
て試験セル３に接続されている。本発明の範囲外である
交換リンクＬ２は第１交換リンクＬ１と同じである。

【００２７】試験セル３は制御信号及び修正情報を試験
リンク３１から受信し、交換リンクに搬送される通信信
号の状態を与える情報を観測リンク３２に発生する。集
積回路１の正常モードでは、試験セルがこれらの交換リ
ンク間の接続を設定し、通信信号を修正なく書込むこと
が可能である。この正常モードでは、標準セル及びアプ
リケーションセルの双方は試験セルが存在しないかのよ
うに動作する。集積回路の試験モードまたはエミュレー
ションモードでは、試験セルが、試験リンク３１から受
信したデータを交換リンクＬ１，Ｌ２のいずれか一方に
注入し得る。

【００２８】次に、試験セル３を図２に基づいてより詳
細に説明する。この実施例においては、標準セル４のプ
ログラムメモリがアプリケーションセル２の一部を成
す。該メモリは命令アドレスによって識別された場所に
出現する命令を発生する。

【００２９】通信信号を搬送する２つの交換リンクＬ
１，Ｌ２は複数の通信バスから構成されている。

【００３０】走査モジュールは第１交換リンクＬ１を第
２交換リンクＬ２の対応するバスに接続する。種々の走
査モジュール及び種々の通信バスを次の表にまとめる。

【００３１】 双方向バスであるデータバス３Ｄ２，３Ｄ４以外のすべ
てのバスは単方向バスである。

【００３２】走査モジュールは、該モジュールが結合さ
れたバスの各導体毎に１つの基本メモリを含む。これら
の基本メモリは、試験リンク３１から置換信号３９を受
信する入力と観測リンク３２に接続された出力とを有す
るシフトレジスタを形成するように構成されている。走
査モジュールは更に、同じく試験リンク３１によって搬
送される同期信号３４を受信する。

【００３３】シフトレジスタ、循環リンク３ＡＢ，３Ｂ
Ｃ，３ＣＤ，３ＤＥ，３ＥＦを形成し得る種々の走査モ
ジュール間のリンクは３つの文字によって識別される。
１番目の文字は数字３であり、２番目の文字は上流の走
査モジュールの参照符号であり、３番目の文字は下流の
走査モジュールの参照符号である。

【００３４】従って、同期信号３４の各パルス毎に、シ
フトレジスタに記憶されているデータ集合が１ビットず
つ進み、新しい入力ビットが置換信号によって供給さ
れ、観測リンク３２に出力ビットが発生する。

【００３５】次に走査モジュールの機能を説明する。該
モジュールの構造に関しては詳細に後述する。

【００３６】第１の走査モジュール３Ａは、その基本メ
モリに書込まれたデータを第１交換リンクＬ１の命令ア
ドレスバス３Ａ２に注入することによって命令アドレス
をオーバーライド（ｉｍｐｏｓｅｒ）する。また、対応
する命令アドレスバス３Ａ４に標準セル４から供給され
た命令アドレスを該メモリに書込む。

【００３７】第２の走査モジュール３Ｂは、その基本メ
モリに書込まれたデータを第２交換リンクＬ２の命令バ
ス３Ｂ４に注入することによって命令をオーバーライド
する。また、対応する命令バス３Ｂ２にアプリケーショ
ンセル２から供給された命令を該メモリに書込む。

【００３８】第３の走査モジュール３Ｃは、その基本メ
モリに書込まれたデータを第２交換リンクＬ２の制御入
力バス３Ｃ４に注入することによって制御信号をオーバ
ーライドする。また、対応する制御入力３Ｃ２にアプリ
ケーションセル２から供給された制御信号を該メモリに
書込む。制御信号は例えば、割り込み、指示、バス要求
またはリセット要求などの信号である。

【００３９】双方向データバス３Ｄ２，３Ｄ４に結合さ
れた第４の走査モジュール３Ｄは、基本メモリを介して
これらのバスの各々にデータをオーバーライドするかま
たは書込む。

【００４０】第５の走査モジュール３Ｅは、その基本メ
モリに書込まれたデータを第１交換リンクＬ１の制御出
力バス３Ｅ２に注入することによって制御信号をオーバ
ーライドする。また、対応する制御出力バス３Ｅ４に標
準セルから生じた制御信号を該メモリに書込む。制御信
号は例えば、書込み、読取り、別のバスの起動などの信
号である。

【００４１】第６の走査モジュール３Ｆは、その基本メ
モリに書込まれた情報を第１交換リンクＬ１のデータア
ドレスバス３Ｆ２に注入することによってデータアドレ
スをオーバーライドする。また、対応するデータアドレ
スバス３Ｆ４に標準セル４から生じたデータアドレスを
該メモリに書込む。

【００４２】これらの６個の走査モジュールは、種々の
バスに存在する信号のいかなる修正も要せずにシフトレ
ジスタ内で情報が移動できるように構成されている。こ
れに関してはより詳細に後述する。

【００４３】図３を参照しながら第１の走査モジュール
３Ａをより詳細に説明する。第１交換リンクＬ１及び第
２交換リンクＬ２の２つの命令アドレスバス３Ａ２，３
Ａ４は、所属バスの参照符号に１〜８の数字から成るイ
ンデックスを添えた８つの導体３Ａ４_１〜３Ａ４_８及び
３Ａ２_１〜３Ａ２_８を含む。この走査モジュール３Ａ
は、同じインデックスをもつ１対の導体あたり１つの走
査ユニットを有する。８つの走査ユニットは、該ユニッ
トに結合したバスの導体と同じインデックスを添えた文
字Ａによって示される。各走査ユニットは同期信号３４
を受信する。第１ユニットＡ１は置換信号３９を受信
し、第２ユニット宛ての第１の転送信号Ａ１２を発生す
る。第２ユニットＡ２は第３ユニット宛ての第２の転送
信号Ａ２３を発生する。以後同様にして、第８ユニット
は第７の転送信号Ａ７８を受信し、第１の循環リンク３
ＡＢによって第２の走査モジュール３Ｂに接続されてい
る。

【００４４】第１の走査ユニットＡ１の特定実施例を図
４に示す。本発明は図４の実施例に限定されないことを
理解されたい。該走査ユニットは、第１マルチプレクサ
Ｍ１を含み、該マルチプレクサの入力０は第２交換リン
クＬ２の命令アドレスバス３Ａ４の第１導体３Ａ４_１で
ある該ユニットの入力チャネルに接続され、その入力１
は記憶回路Ｒの出力に接続され、その制御入力は試験リ
ンク３１から搬送された第１選択信号３５を受信し、そ
の出力は該ユニットの出力チャネルである第１交換リン
クＬ１の命令アドレスバス３Ａ２の第１導体３Ａ２_１に
接続されている。該ユニットはまた第２マルチプレクサ
Ｍ２を含み、該マルチプレクサの入力０は置換信号３９
を受信し、その入力１は第１マルチプレクサＭ１の入力
０に接続され、その制御入力は第２選択信号３８を受信
し、その出力は基本メモリＤＦＦの入力に接続されてい
る。該基本メモリは例えば、Ｄフリップフロップなる名
称で公知のフリップフロップの形態である。この基本メ
モリは、直前の立上がりがその同期入力に印加されたと
きにそのデータ入力に印加された信号と同じ値の出力信
号を発生する。該メモリの同期入力は同期信号３４を受
信し、その出力は第１転送信号Ａ１２を発生する。走査
ユニットはまた、例えば「ラッチ」という名称で公知の
素子である記憶回路Ｒを含む。この回路Ｒは、その同期
入力が低レベルに維持されている時間間隔中はその出力
にそのデータ入力を直接伝送し、その同期入力が高レベ
ルに維持されている時間間隔中は直前の立上がりがその
同期入力に印加されたときにそのデータ入力に印加され
た信号の値をその出力に伝送する。該回路Ｒはそのデー
タ入力に第１転送信号Ａ１２を受信し、その同期入力に
試験リンク３１によって搬送されたトリガ信号３７を受
信し、その出力は前述のごとく第１マルチプレクサＭ１
の入力１に接続されている。

【００４５】トリガ信号３７は基本メモリＤＦＦの出力
を記憶回路Ｒの出力に再生する。

【００４６】２つの選択信号３５，３８の値に従って以
下の動作が実行される。

【００４７】−第１マルチプレクサＭ１及び第２マルチ
プレクサＭ２が夫々の入力０にポジショニングされてい
るとき、後述するごとくシフトレジスタの第１素子であ
る基本メモリＤＦＦは同期信号３４に応答してその出力
に置換信号３９を伝送し、第１導体３Ａ４_１と３Ａ２_１
とが接続され、これらは走査ユニットの残部から絶縁さ
れている。従って、標準セル４及びアプリケーションセ
ル２の動作を修正せずにシフトレジスタを進ませること
が可能である。

【００４８】−第１マルチプレクサＭ１及び第２マルチ
プレクサＭ２が夫々の入力０及び１に夫々ポジショニン
グされているとき、基本メモリＤＦＦは同期信号３４に
応答して、第２交換リンクＬ２の命令アドレスバス３Ａ
４の第１導体３Ａ４_１に存在する信号を書込む。第１導
体３Ａ４_１と３Ａ２_１とは上記の場合と同じく接続され
ており、従って、書込みが妨害されずに行なわれる。

【００４９】−第１マルチプレクサＭ１及び第２マルチ
プレクサＭ２が夫々の入力１及び０に夫々ポジショニン
グされているとき、第２交換リンクの命令アドレスバス
３Ａ２の第１導体３Ａ２_１は記憶回路Ｒの出力に接続さ
れ、基本メモリＤＦＦは第１の場合と同様に同期信号３
４に応答してその出力に置換信号を伝送し得る。

【００５０】−第１マルチプレクサＭ１及び第２マルチ
プレクサＭ２が夫々の入力１にポジショニングされてい
るとき、第１交換リンクＬ１の命令アドレスバス３Ａ２
の第１導体３Ａ２_１が記憶回路Ｒの出力に接続され、基
本メモリＤＦＦは第２交換リンクＬ２の命令アドレスバ
ス３Ａ４の第１導体３Ａ４_１に存在する信号を書込む。

【００５１】２つの記憶情報を処理する必要がある最後
の場合にだけ記憶回路Ｒの存在が役立つことが理解され
よう。その他の場合には、１つの記憶情報しか必要でな
いから、基本メモリだけで十分である。従って本発明
は、記憶回路を省略した場合にも適用でき、その場合、
第１マルチプレクサＭ１の入力１が基本メモリＤＦＦの
出力に直接接続される。

【００５２】第２の走査ユニットは、いくつかのアクセ
スだけが違っている以外は第１走査ユニットと同じであ
る。

【００５３】−その第１マルチプレクサの入力０及び出
力が、第２交換リンクＬ２及び第１交換リンクＬ１の命
令アドレスバス３Ａ４，３Ａ２の２導体３Ａ４_２，３Ａ
２_２に夫々接続されている。

【００５４】−その第２マルチプレクサの入力０が第１
転送信号Ａ１２を受信する。

【００５５】−その基本メモリが第２転送信号Ａ２３を
出力信号として発生する。

【００５６】当業者は、以後の走査ユニットのアクセス
を、上記のごとき第１走査ユニットから第２走査ユニッ
トへの変更に準じて容易に定義し得る。従ってｎ番目の
走査ユニットは１番目の走査ユニットに対して以下の違
いだけを有する。

【００５７】−その第１マルチプレクサの入力０及び出
力が夫々、命令アドレスバス３Ａ４，３Ａ２のｎ番目の
導体３Ａ４ｎ，３Ａ２ｎに接続されている。

【００５８】−その第２マルチプレクサの入力０が（ｎ
−１）番目の転送信号Ａ（ｎ−１）（ｎ）を受信する。

【００５９】−出力信号が第１循環リンク３ＡＢに注入
される８番目の走査ユニット以外の走査ユニットでは、
その基本メモリがｎ番目の転送信号Ａ（ｎ）（ｎ＋１）
を出力信号として発生する。

【００６０】第２の走査モジュール３Ｂは、第２交換リ
ンクＬ２及び第１交換リンクＬ１の命令アドレスバス３
Ａ４，３Ａ２を第１交換リンクＬ１及び第２交換リンク
Ｌ２の命令アドレスバス３Ｂ２，３Ｂ４によって夫々置
換し、置換信号３９を第１循環リンク３ＡＢに存在する
信号によって置換し、第１循環リンクを第２循環リンク
３ＢＣによって置換する以外は第１の走査モジュール３
Ａと同じである。

【００６１】当業者は、双方向バスに接続される第４走
査モジュール３Ｄ以外の以後の走査モジュールを、上記
のごとき第１走査モジュールから第２走査モジュールへ
の変更に準じて容易に定義し得る。

【００６２】また、第６の走査モジュール３Ｆは、循環
リンクに接続される代わりに観測リンク３２に接続され
るという特殊性を有する。

【００６３】まず、データバス３Ｄ２，３Ｄ４が単向性
であると仮定すると、第４走査モジュール３Ｄが残りの
全部の走査モジュールに等しい。この場合、シフトレジ
スタは、試験セル３の全部の基本メモリを１つの循環チ
ャネルに沿って直列化することによって構成される。こ
の直列化は、第２選択信号が各走査ユニットの第２マル
チプレクサをその入力０にポジショニングするときに同
一走査ユニットの内部で搬送される転送信号を用い且つ
これらの走査ユニットを接続すべき循環リンクを用いて
行なわれる。この場合、循環チャネルは２つの交換リン
クＬ１，Ｌ２のバスの各導体から電気絶縁される。この
シフトレジスタは同期信号３４によって制御される。

【００６４】次に特殊ケースである第４の走査モジュー
ル３Ｄについて説明する。このモジュールは、各々が１
６の導体を含み、８つの入力導体が所属バスの参照符号
に文字Ｉ及び１〜８の数字から成るインデックスを添え
た３Ｄ２Ｉ_１〜３Ｄ２Ｉ_８及び３Ｄ４Ｉ_１〜３Ｄ４Ｉ_８
で示され、８つの出力導体が所属バスの参照符号に文字
Ｏ及び１〜８の数字から成るインデックスを添えた３Ｄ
２Ｏ_１〜３Ｄ２Ｏ_８及び３Ｄ４Ｏ_１〜３Ｄ４Ｏ_８で示さ
れている第１交換リンクＬ１及び第２交換リンクＬ２の
２つの双方向データバス３Ｄ２，３Ｄ４に接続されてい
る。走査モジュールは同じインデックスを有する４つの
導体あたり１つの走査ユニットを有する。

【００６５】図５に示すインデックス１の導体に結合し
た第１の走査ユニットＤ１は、第１マルチプレクサＭ１
０を有し、該マルチプレクサの入力０は第２交換リンク
Ｌ２のデータバス３Ｄ４の第１入力導体３Ｄ４Ｉ_１であ
る該ユニットの第１入力チャネルに接続されており、そ
の入力１は前記記憶回路と同様の記憶回路ＲＯの出力に
接続されており、その制御入力は第１選択信号３５を受
信し、その出力は該ユニットの第２出力チャネルである
第１交換リンクＬ１のデータバス３Ｄ２の第１入力導体
３Ｄ２Ｉ_１に接続されている。該ユニットはまた、第２
マルチプレクサＭ２０を含み、該マルチプレクサの入力
０及び２は第３循環リンク３ＣＤに接続され、その入力
１は第１マルチプレクサＭ１０の入力０に接続され、そ
の入力３は第１交換リンクＬ１のデータバス３Ｄ２の第
１出力導体３Ｄ２Ｏ_１である該ユニットの第２入力チャ
ネルに接続され、その２つの制御入力は第２選択信号３
８及び第３選択信号３６を受信し、その出力は前記と同
様の基本メモリＤＦＦＯの入力に接続されている。該ユ
ニットはまた、第３マルチプレクサＭ３０を含み、該マ
ルチプレクサの入力０は第２マルチプレクサＭ２０の入
力３に接続され、その入力１は記憶回路ＲＯの出力に接
続され、その制御入力は第１選択信号３５を受信し、そ
の出力は該ユニットの第１出力チャネルである第２交換
リンクＬ２のデータバス３Ｄ４の第１出力導体３Ｄ４Ｏ
_１に接続されている。

【００６６】第２マルチプレクサＭ２０の出力に接続さ
れた入力を有するこの走査セルＤ１の基本メモリＤＦＦ
Ｏは、その同期入力に同期信号３４を受信し、出力に第
２走査ユニット宛ての第１転送信号Ｄ１２を発生する。

【００６７】第１走査セルＤ１の記憶回路ＲＯは、基本
メモリＤＦＦＯの出力に接続されたデータ入力を有し、
その同期入力はトリガ信号３７を受信し、その出力は第
１マルチプレクサＭ１０及び第３マルチプレクサＭ３０
の入力１に接続されている。

【００６８】第３選択信号３６は、第２マルチプレクサ
Ｍ２０の入力グループ０，１を選択するかまたは入力グ
ループ２，３を選択するかに従って、入力導体に作用す
るかまたは出力導体に作用し得る。第１の場合には、そ
の他の走査モジュールの第２マルチプレクサに対する場
合と同様に第２選択信号３８が入力０または１を選択
し、第２の場合には、該その他のモジュールの第２マル
チプレクサで入力０を選択したかまたは入力１を選択し
たかに従って第２選択信号３８が入力２または入力３を
選択する。

【００６９】第３マルチプレクサＭ３０は、第１マルチ
プレクサＭ１０が入力導体に対して果たすのと完全に対
称の機能を出力導体に対して果たすので、その動作に関
しては詳細に説明しない。

【００７０】第４走査モジュール３Ｄの走査ユニット
は、その他の各走査モジュールの各走査ユニットに付加
されたエレメントを含む。これらのエレメントを以下に
説明するが、その動作は前記と同様であるから詳細に説
明しない。

【００７１】記憶回路ＲＯに関する前記の注釈がここで
も通用する。本発明の範囲内で、第１マルチプレクサＭ
１０及び第３マルチプレクサＭ３０の入力１を基本メモ
リＤＦＦＯの出力に直結するという条件付きでこの回路
を省略し得る。

【００７２】この第４走査モジュール３Ｄの第２走査ユ
ニットＤ２は、いくつかのアクセスが違っている以外は
第１走査モジュールＤ１に等しい。

【００７３】−その第１マルチプレクサの入力０及び出
力が夫々、第２交換リンクＬ２のデータバス３Ｄ４の第
２入力導体３Ｄ４Ｉ_２及び第１交換リンクＬ１のデータ
バス３Ｄ２の第２入力導体３Ｄ２Ｉ_２に接続されてい
る。

【００７４】−その第３マルチプレクサの入力０及び出
力が夫々、第１交換リンクＬ１のデータバス３Ｄ２の第
２出力導体３Ｄ２Ｏ_２及び第２交換リンクＬ２のデータ
バス３Ｄ４の第２出力導体３Ｄ４Ｏ_２に接続されてい
る。

【００７５】−その第２マルチプレクサの入力０及び２
が第１転送信号Ｄ１２を受信する。

【００７６】−その基本メモリが第２転送信号Ｄ２３を
出力信号として発生する。

【００７７】当業者は、以後の走査ユニットのアクセス
を、上記のごときＤ１からＤ２への変更に準じて容易に
定義し得る。従って、ｎ番目の走査ユニットは１番目の
走査ユニットに対して以下の違いだけを有する。

【００７８】−その第１マルチプレクサの入力０及び出
力は夫々、第２交換リンクＬ２のデータバス３Ｄ４のｎ
番目の入力導体３Ｄ４Ｉｎ及び第１交換リンクＬ１のデ
ータバス３Ｄ２のｎ番目の入力導体３Ｄ２Ｉｎに接続さ
れている。

【００７９】−その第３マルチプレクサの入力０及び出
力は夫々、第１交換リンクＬ１のデータバス３Ｄ２のｎ
番目の出力導体３Ｄ２Ｏｎ及び第２交換リンクＬ２のデ
ータバス３Ｄ４のｎ番目の出力導体３Ｄ４Ｏｎに接続さ
れている。

【００８０】−その第２マルチプレクサの入力０及び２
は（ｎ−１）番目の転送信号Ｄ（ｎ−１）ｎを受信す
る。

【００８１】−その出力信号を第４循環リンク３ＤＥに
注入する８番目の走査ユニット以外ではその基本メモリ
がｎ番目の転送信号Ｄ（ｎ）（ｎ＋１）を出力信号とし
て発生する。

【００８２】第１走査モジュール３Ａのごとき単向走査
モジュールを第４走査モジュール４Ｄのごとき双方向モ
ジュールに置換しても、交換リンクＬ１，Ｌ２に搬送さ
れる信号を書込み及び修正するシフトレジスタは全く変
わらないことが理解されよう。

【００８３】第２交換リンクの対応するバスが単向性で
あるときに、第１交換リンクＬ１に双方向バスを形成す
るのが有利な場合もある。この例は、命令が書き込まれ
たプログラムメモリが特にＲＡＭ型の書き替え可能なメ
モリであるときの命令バス３Ｂ２，３Ｂ４の場合であ
る。この場合には実際、試験セル３によってメモリの内
容を修正することが可能である。

【００８４】この応用例に対応する走査ユニットの１つ
の例を図６に示す。図６は、第２走査モジュール３Ｂの
第１走査ユニットＢ１を示す。第２交換リンクＬ２の命
令バス３Ｂ４は単向性であり、第１交換リンクＬ１のバ
ス３Ｂ２は双方向性である。ここでも同じ参照符号を使
用している。この走査ユニットＢ１は第１マルチプレク
サＭ１１を含み、該マルチプレクサの入力０は第１交換
リンクの命令バス３Ｂ２の第１出力導体３Ｂ２Ｏ_１であ
る該ユニットの入力チャネルに接続され、その入力１は
前記同様の記憶回路Ｒ１の出力に接続され、その制御入
力は第１選択信号３５を受信し、その出力は該ユニット
の出力チャネルである第２交換リンクの命令バス３Ｂ４
の第１導体３Ｂ４_１に接続されている。該走査ユニット
は更に、第２マルチプレクサＭ２１を含み、該マルチプ
レクサの入力０は第１循環リンク３ＡＢに接続され、そ
の入力１は第１マルチプレクサＭ１１の入力０に接続さ
れ、その制御入力は第２選択信号３８を受信し、その出
力は前記と同様の基本メモリＤＦＦ１のデータ入力に接
続されている。その基本メモリＤＦＦ１はその同期入力
に同期信号３４を受信し、その出力に第１転送信号Ｂ１
２を生じる。その記憶回路Ｒ１は、そのデータ入力に該
第１転送信号Ｂ１２を受信し、その同期入力にトリガ信
号３７を受信し、その出力は該ユニットの補助チャネル
である第１交換リンクＬ１の命令バス３Ｂ２の第１入力
導体３Ｂ２Ｉ_１に接続されている。

【００８５】この走査ユニットＢ１の動作は、前述の別
の２つのユニットの動作から容易に類推できるのでここ
では詳細に説明しない。

【００８６】更に、記憶回路Ｒ１に関する前記の注釈が
ここでも通用する。本発明の範囲内で、第１マルチプレ
クサＭ１１の入力１と第１交換リンクＬ１の命令バス３
Ｂ２の第１入力導体３Ｂ２Ｉ_１とを基本メモリＤＦＦ１
の出力に直結するという条件付きでこの回路を省略して
もよい。

【００８７】試験セル３の完全な作製に必要な種々の接
続部は、その他の型の走査モジュールに関する前述の教
示に準じて当業者が容易に作製できるであろうから、こ
こでは詳細に説明しない。

【００８８】従って試験セル３は、交換リンクＬ１，Ｌ
２に搬送される種々の信号をシフトレジスタを介して書
込み及び修正し得るように定義され、このレジスタに記
憶された情報の循環は標準セル４とアプリケーションセ
ル２との間の信号交換と共存し得る。

【００８９】更に、置換信号３９によって供給された情
報がシフトレジスタ内で進むに伴って該情報を観測リン
ク３２で分析することによって、該情報が種々の走査モ
ジュールによって変質させられなかったことを確認し得
ることに注目されたい。

【００９０】付加的特徴によれば、マイクロプロセッサ
のごときプログラマブル手段の場合には、集積回路１は
また、標準セル４の動作を修正するように構成されてい
る。この割込みは、標準セル４にストップ条件及びスト
ップアドレスを与えることを必要とする。これに関して
以下に説明する。２つの情報は、図７に示すような制御
レジスタによって発生する。

【００９１】図７の試験セル３は以下の補助エレメント
を含む： −置換信号３９を受信する入力と伝送リンク３ＧＨに接
続された出力とを有するストップ条件レジスタ３Ｇ、 −同じ伝送リンク３ＧＨに接続された入力と監視リンク
３０に接続された出力とを有するストップアドレスレジ
スタ３Ｈ、 −試験リンク３１で搬送された切換信号３３が第１状態
もしくは第２状態のいずれであるかに従って、同期信号
３４を種々の走査モジュール３Ａ〜３Ｆにアドレスする
かまたは２つのシフトレジスタ３Ｇ，３Ｈにアドレスす
るクロック切換器３３、 −切換信号３３が第１状態であるかまたは第２状態であ
るかに従って観測リンク３２に接続された入力の値をと
るかまたは監視リンク３０に接続された入力の値をとる
許可信号３０２を発生する出力マルチブレクサ。

【００９２】この場合、許可信号３０２が観測リンク３
２に代わって集積回路１の外部にアクセスすることは明
らかである。従って、切換信号３３が第１状態であると
きは試験セルが前記同様のセルに帰着し、第２状態であ
るときは試験セルは２つのレジスタ３Ｇ，３Ｈのアセン
ブリに要約される。

【００９３】２つのレジスタ３Ｇ，３Ｈの特に簡単な実
施例を図８に示す。ストップ条件レジスタ３Ｇは、前記
の型の８つの基本メモリＭＥ１〜ＭＥ８のアセンブリの
形態を有する。これらの各メモリの出力は、標準セル４
に接続されたストップ条件バス３Ｇ４の導体に接続され
ている。第１基本メモリＭＥ１のデータ入力は置換信号
３９を受信し、その他の各基本メモリのデータ入力は上
流の基本メモリの出力に接続されている。これらの基本
メモリの同期入力はいずれも同期信号３４を受信する。

【００９４】ストップアドレスレジスタ３Ｈはストップ
条件レジスタ３Ｇと同様の構造を有する。該レジスタ３
Ｈの基本メモリＭＥ９〜ＭＥ１６の出力の各々は、標準
セル４に接続されたストップアドレスバス３Ｈ４の導体
に接続されている。第１基本メモリＭＥ９の入力は伝送
リンク３ＧＨによってストップ条件レジスタ３Ｇの８番
目の基本メモリＭＥ８の出力に接続されている。ストッ
プアドレスレジスタ３Ｈの８番目の基本メモリＭＥ１６
の出力は監視リンク３０に接続されている。レジスタ３
Ｈの各基本リンクの同期入力もまた同期信号３４を受信
する。

【００９５】ストップ条件バス３Ｇ４及びストップアド
レスバス３Ｈ４は制御バスである。

【００９６】これらの２つのレジスタの基本メモリの連
続が、走査モジュールから形成されたシフトレジスタと
同様の型の第２のシフトレジスタを形成する。該第２シ
フトレジスタは、切換信号３３の状態に従って第１のシ
フトレジスタに交替し、同じコマンドによって同様に動
作する。この第２シフトレジスタは図９に示す標準セル
４に情報を伝達し得る。更に、置換信号３９によって供
給された情報が第２シフトレジスタ内で進むに伴って該
情報を監視リンク３０で分析することによって、該情報
がこれらのレジスタによって変質されなかったことを確
認し得る。

【００９７】この標準セル４は、動作モジュール４Ａ
と、シーケンサと命令デコーダとを備えた命令モジュー
ル４Ｂとから構成されている。この構造は、「Ｈａｒｖ
ａｒｄ」型構造として公知である。

【００９８】命令モジュール４Ｂは、該モジュールが命
令バス３Ａ４に発生したアドレスに書込まれたプログラ
ムメモリの命令を命令バス３Ｂ４から受信する。該命令
モジュールは更に、制御入力バス３Ｃ４に接続されてい
る。シーケンサは、クロック信号Ｃｋと同期的に動作す
る。データアドレスバス３Ｆ４及びデータ制御バス３Ｅ
４を用いて該シーケンサは、データバス３Ｄ４によっ
て、アプリケーションセル２のデータメモリと動作モジ
ュール４Ａとの間でデータを交換し得る。命令デコーダ
は各サイクル毎に動作モジュールの制御信号４ＢＡを処
理し、シーケンサ宛ての状態信号４ＡＢを発生する。

【００９９】本発明に従って修正を加えた標準セル４を
図１０に示す。このセルの動作モジュール４Ａは、この
種の装置で公知のモジュールに等しく、これも本発明の
利点である。

【０１００】同じく公知の命令モジュール４Ｂは、命令
アドレスバス３Ａ４、命令バス３Ｂ４、制御入力バス３
Ｃ４、制御出力バス３Ｅ４、データアドレスバス３Ｆ４
にアクセスし、その動作を中断させ得る割込みアクセス
を備える。本発明の範囲内でこのモジュールは更に、シ
ーケンサの状態を教える状態信号４ＢＤ、及び、実行中
の命令の前進状態を意味する前進状態信号を送出するよ
うに構成され得る。この情報は、命令がシーケンサの複
数サイクルにわたる場合に特に有用である。例えば、デ
ータがデータバスに複数段階で搬送されるデータ転送の
場合がこれに対応する。命令モジュール４Ｂはまた、そ
の動作を決定する動作モード信号４ＣＢＦを受信するよ
うに構成されている。この動作はシーケンサの仕様に容
易に組み込まれるので、当業者には何ら難しくない。従
って、このモジュールの動作に関しては、標準セル４に
組み込まれたその他の素子を説明するときに動作モード
信号４ＣＢＦを参照しながら分析する。

【０１０１】この標準セル４は、集積回路１の外部で例
えば４つのリードに発生した動作型信号４２を受信し、
命令モジュール４Ｂに適合するフォーマットの動作モー
ド信号４ＣＢＦを発生するために該信号４２を変換する
復号モジュール４Ｃを含む。この復号モジュールは簡単
なインタフェースである。

【０１０２】標準セル４はまた、いくつかの動作モード
信号４ＣＢＦの状態に対して、命令モジュール４Ｂから
の信号とストップ条件レジスタ３Ｇ及びストップアドレ
スレジスタ３Ｈからの信号とを比較し、等しい場合に一
致信号４１を発生する比較モジュール４Ｆを含む。この
一致信号４１は命令モジュール４Ｂの割込みアクセスに
注入される。非限定的な実施例では、この比較モジュー
ルが、状態信号４ＢＤを受信し該信号をストップ条件バ
スの状態に比較する第１比較器４Ｄと、命令アドレスバ
ス３Ａ４及びストップアドレスバス３Ｈ４に存在する信
号を比較する第２比較器４Ｅとを含む。

【０１０３】動作モード信号４ＣＢＦは種々の状態を有
し得る。以下の状態が標準セル４の特定動作を生じさせ
る： 第１状態：正常動作。標準セルは公知型セルに帰着し、
その動作は修正されない。

【０１０４】第２状態：ストップ条件バス３Ｇ４及びス
トップアドレスバス３Ｈ４に存在するデータが比較モジ
ュール４Ｆに転送される。

【０１０５】第３状態：２つの比較器４Ｄ，４Ｅが一致
を検出し一致信号４１が発生する。

【０１０６】第４状態：同じ条件で一致信号が発生し、
且つ命令モジュール４Ｂの動作に割込みが生じる。

【０１０７】第５状態：この状態の出現以後は命令が与
えられると命令モジュール４Ｂの動作に割込みが生じ
る。

【０１０８】第６状態：ステップ的に動作が行なわれ、
各命令の実行後に命令モジュール４Ｂの動作に割込みが
生じる。

【０１０９】第７状態：命令バス３Ｂ４に存在する命令
が実行され、命令モジュール４Ｂの動作に割込みが生じ
る。

【０１１０】第８状態：別の状態によって生じた割込み
の後で命令モジュール４Ｂの動作が回復する。

【０１１１】任意選択の特徴によれば、比較モジュール
４Ｆは、動作モード信号が第４状態から第７状態までの
１つの状態に維持されているときにトリガ信号３７が存
在するならば一致信号４１を発生しない。この結果、命
令モジュール４Ｂへの割込みが阻止される。

【０１１２】標準セルが上記のごとく変形されると、前
進状態信号４３及び一致信号４１によって、命令モジュ
ール４Ｂがアクセスする信号の状態に従って、試験及び
エミュレーション装置が試験セル３に作用し得る。この
試験及びエミュレーション装置は特に、３つの選択信号
３５，３６，３８及びトリガ信号３７のごとき試験リン
ク３１によって搬送される種々の信号を一致信号４１に
応答して発生し得る。一致信号は命令の実行の開始の際
に発生するので、試験及びエミュレーション装置は、こ
の命令中またはこの命令の終わりに標準セル４をアプリ
ケーションセル２に接続する種々のバスに存在する信号
の書込みをトリガし、この命令の終わりに標準セルの動
作に割込みを生じさせる。

【０１１３】従って、プログラムメモリに書込まれたプ
ログラムが異常な動作を有し予定のブレークポイントに
到達しないとき、その第５状態の動作モード信号４ＣＢ
Ｆを発生することによって該プログラムの実行を中断さ
せることが可能である。種々のバスの状態、特に命令ア
ドレスバス３Ａ４の状態がアクセス可能であり、これは
素子のリセット処理を行なう公知の方法では不可能であ
る。

【０１１４】また、一致信号４１に応答して、命令モジ
ュール４Ｂの動作を修正することなく標準セル４とアプ
リケーションセル２との間のすべてのリンクバスの状態
を試験セル３に書込みむことも可能である。

【０１１５】本発明は勿論、比較モジュールが対応する
ように構成されるので、制御レジスタ及び制御バスの個
数にかかわりなく使用できる。

【０１１６】標準セル４のプログラムメモリは普通は、
例えばＲＯＭ型の書き替え不能なメモリである。従って
この場合にはプログラムの誤りを訂正することができな
い。集積回路の変形例では、例えば不測の誤りを訂正す
るためにＲＡＭ型の書き替え可能な置換メモリを前記メ
モリに付加する。プログラムメモリの一連の命令を置換
メモリの一連の命令に置換し得る置換手段を図１１に示
す。

【０１１７】該置換手段は、一致信号４１が存在すると
きに動作モード信号４ＣＢＦの第９の状態で迂回信号４
ＨＧを発生する迂回回路４Ｈを含む。該置換手段はま
た、迂回信号４ＨＧが存在するときに命令バス３Ｂ４の
代わりに命令モジュール４Ｂに接続された補助命令バス
４ＧＢに分岐命令４ＧＩを発生し、存在しないときに命
令バス３Ｂ４を補助命令バス４ＧＢに直結するする迂回
マルチプレクサ４Ｇを含む。本発明を限定すると考えて
はならないこの実施例において、分岐命令４ＧＩは布線
回路からくる絶対分岐命令である。

【０１１８】図１１に示さない置換メモリは、第１の構
成では、命令アドレスのフォーマットに従って命令アド
レスをプログラムメモリまたは置換メモリに切換える命
令アドレスバス３Ａ４によってアクセスされ得る。これ
らの技術的手段は当業者の知識の範囲であるからここで
は詳細に説明しない。読取り及び書込みは、試験セル３
の第２走査モジュール３Ｂを用いて行なわれる。第２の
構成では、この置換メモリは、動作モード信号４Ｂの第
１０状態及び第１１状態の夫々で、読取り及び書込みの
命令モジュール４Ｂによって直接アクセスされ得る。す
べての場合に、このメモリの実行可能な最終命令はプロ
グラムメモリへの復帰である。

【０１１９】上記と同様の手段及び当業者の知識を使用
することによって、プログラムメモリの複数の誤りを是
正し得る迂回装置を本発明の範囲内で作製し得ることが
明らかであろう。

【０１２０】プログラムメモリに存在する誤りが１つの
命令に限定されているとき、図１２に示すように、より
簡単な方法でこの誤りを訂正することが可能である。

【０１２１】この場合、第２走査モジュール３Ｂが以下
のような補助モジュール３Ｂａに修正されている。該モ
ジュールの各走査ユニットＢ１〜Ｂ８の第１マルチプレ
クサは第１選択信号３５によって制御されるのでなく、
該第１選択信号と例えばＯＲ論理演算子によって得られ
る迂回信号との和である信号によって制御される。更
に、迂回マルチプレクサ４Ｇを省略し、命令バス３Ｂ４
と補助命令バス４ＧＢとを直結してもよい。

【０１２２】また、誤った命令を、この補助走査モジュ
ール３Ｂａの基本メモリの出力に存在する情報によって
置換することも可能である。

【０１２３】８つの導体を有する５つの単向バスと、標
準セル４とアプリケーションセル２とを接続する１６の
導体を有する１つの双方向バスとを含む集積回路に関し
て本発明を説明した。本発明はこのような特定ケースに
限定されることなく、これらの２つのセルの間の通信リ
ンクとして基本リンク、即ち１つの単向バスの１つの導
体または双方向バスの一対の導体を規定すれば、これら
の通信リンクの数または通信リンクの構成には全く制約
はない。

【０１２４】本発明は勿論、複数の標準セル及び／また
は複数のアプリケーションセルを含む集積回路にも使用
できる。アプリケーションセルなる用語は極めて広範な
意味に理解されたい。

【図面の簡単な説明】

【図１】本発明の集積回路の概略ブロック図である。

【図２】試験セルをより詳細に示した図１の回路の概略
図である。

【図３】この試験セルの走査モジュールの概略図であ
る。

【図４】走査モジュールの走査ユニットの第１の実施例
である。

【図５】走査モジュールの走査ユニットの第２の実施例
である。

【図６】走査モジュールの走査ユニットの第３の実施例
である。

【図７】付加的特徴を有する試験セルを備えた本発明の
集積回路の概略図である。

【図８】図７の試験セルのレジスタの概略図である。

【図９】公知の標準セルの概略図である。

【図１０】本発明に従って修正した標準セルの概略図で
ある。

【図１１】本発明の標準セルの変形例の概略図である。

【図１２】本発明の集積回路の詳細図である。

【符号の説明】

１ 集積回路 ２ アプリケーションセル ３ 試験セル ４ 標準セル ２１ 接続リンク ３０ 監視リンク ３１ 試験リンク ３２ 観測リンク

フロントページの続き (56)参考文献 特開 平１−113678（ＪＰ，Ａ) 特開 平１−243133（ＪＰ，Ａ) 特開 昭63−293646（ＪＰ，Ａ) 特開 平２−211530（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 11/22 - 11/26 G01R 31/28 - 31/30

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 標準セルと、アプリケーションセルと、
   特に前記標準セルと前記アプリケーションとの間で伝送
   される通信信号の値を集積回路の外部から書込みまたは
   修正するために備えられた試験セルとを含んでおり、前
   記標準セルが、命令アドレスバスによって搬送された命
   令アドレスに応答して、前記アプリケーションセルに内
   蔵されたプログラムメモリから命令バスに供給された命
   令を実行し、これらのバスの導体が、通信リンクを構成
   する集積回路であって、前記試験セルが、少なくともい
   くつかの前記通信リンクの所定状態に応答して、前記プ
   ログラムメモリの少なくとも１つの誤り命令を前記集積
   回路に予め書込まれていた置換命令によって置換するた
   めのバイパス手段を含むことを特徴とする標準セルとア
   プリケーションセルと試験セルとを含む集積回路。
2. 【請求項２】 前記試験セルが、少なくともいくつかの
   時点で前記通信リンクに接続される基本メモリを備えた
   走査ユニットを通信リンク１つあたり１つずつ含んでお
   り、前記基本メモリは互いに接続されて第１のシフトレ
   ジスタを形成し、前記試験セルがさらに、第１制御バス
   の導体に夫々接続された出力を有する少なくとも１つの
   第１制御レジスタを備えた第２のシフトレジスタを含ん
   でおり、前記集積回路が、一方で前記制御バスに接続さ
   れ他方で少なくともいくつかの前記通信リンクに接続さ
   れており夫々に供給された信号が一致する場合に一致信
   号を発生する比較モジュールを含むことを特徴とする請
   求項１に記載の標準セルとアプリケーションセルと試験
   セルとを含む集積回路。
3. 【請求項３】 前記標準セルが動作モード信号に応答し
   て動作し、前記標準セルが、前記一致信号が存在すると
   きに前記動作モード信号の所定状態に対する迂回信号を
   発生する迂回回路を含むことを特徴とする請求項２に記
   載の標準セルとアプリケーションセルと試験セルとを含
   む集積回路。
4. 【請求項４】 前記バイパス手段が、最終実行命令を前
   記プログラムメモリへの復帰とする置換メモリと、前記
   標準セルの前記命令バスに代わって接続される出力を有
   する迂回マルチプレクサとを含み、前記迂回信号によっ
   て選択された前記マルチプレクサの第１入力が前記置換
   メモリへの接続命令を受信し、前記迂回信号が存在しな
   いときに選択された前記マルチプレクサの第２入力が前
   記命令バスに接続されることを特徴とする請求項３に記
   載の標準セルとアプリケーションセルと試験セルとを含
   む集積回路。
5. 【請求項５】 前記置換メモリが、復号回路を介して前
   記命令アドレスバスによってアクセスされ、書込み及び
   読取りが、前記命令バスに結合した前記第１シフトレジ
   スタの前記走査ユニットを介して行なわれることを特徴
   とする請求項４に記載の標準セルとアプリケーションセ
   ルと試験セルとを含む集積回路。
6. 【請求項６】 前記置換メモリが前記標準セルによって
   直接アクセスされ、書込み及び読取りが、前記動作モー
   ド信号の新しい２つの状態によって制御されることを特
   徴とする請求項４に記載の標準セルとアプリケーション
   セルと試験セルとを含む集積回路。
7. 【請求項７】 各１つの入力チャネルと出力チャネルと
   から構成された通信リンクを有する前記命令バスに結合
   された前記走査ユニットの各々が、前記入力チャネルに
   接続された第１入力と、前記出力チャネルに接続された
   出力と、前記迂回信号を受信する制御入力とを有する第
   １マルチプレクサと、前記入力チャネルに接続された第
   ２入力と、基本メモリの入力に接続された出力とを有す
   る第２マルチプレクサとを含み、前記基本メモリの出力
   が、前記第１マルチプレクサの第２入力に接続され、前
   記第１シフトレジスタが、下流の走査ユニットの第２マ
   ルチプレクサの入力の第１入力に夫々接続された一連の
   前記基本メモリを含み、前記シフトレジスタを介して予
   めロードされた前記基本メモリの出力信号が、前記置換
   命令を形成し、従って、前記迂回信号の出現後に前記誤
   り命令に置換することを特徴とする請求項３に記載の標
   準セルとアプリケーションセルと試験セルとを含む集積
   回路。
8. 【請求項８】 前記走査ユニットが更に、前記基本メモ
   リの出力に接続されたデータ入力と、トリガ信号を受信
   する同期入力とを有する記憶回路を含み、前記第１マル
   チプレクサの第２入力が前記基本メモリの出力でなく前
   記記憶回路の出力に接続されていることを特徴とする請
   求項７に記載の標準セルとアプリケーションセルと試験
   セルとを含む集積回路。