JP2001051863A

JP2001051863A - マイクロプロセッサ

Info

Publication number: JP2001051863A
Application number: JP11224811A
Authority: JP
Inventors: Kotaro Tagawa; 耕太郎田川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-08-09
Filing date: 1999-08-09
Publication date: 2001-02-23
Also published as: US20040177238A1

Abstract

(57)【要約】【課題】試験時間自体の短縮や、試験用のプログラム
を作成する手間を軽減させ、製品納入前の製造試験を短
時間で行うことのできるマイクロプロセッサの提供を目
的とする。【解決手段】本発明のマイクロプロセッサは、所要の
演算処理を行うＣＰＵ２と、そのＣＰＵに接続されたア
ドレスバス４と、アドレスバス４上のアドレスを利用す
る比較器などの回路要素２６、２７、２８を有してお
り、これら回路要素２６、２７、２８の試験時には、Ｃ
ＰＵ２に代わってアドレスバス４に試験回路１０が回路
要素２６、２７、２８の試験のための試験用アドレスを
送出したり、或いは特殊な命令ＣＡＬＬＲＥＴや命令Ｓ
ＴＩＡによってＣＰＵ２が暴走しないようにアドレスを
バス上に送出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＣＰＵを備えたマイ
クロプロセッサに関し、特に、チップの製造試験時にそ
の試験時間を短縮できる機能を持ったマイクロプロセッ
サに関する。

【０００２】

【従来の技術】ＣＰＵコアを有するマイクロプロセッサ
は、通常、そのチップ内にＣＰＵと接続する内部バスと
して、命令バスやデータバスを有し、これらの命令バス
やデータバスをチップ外に入出力するための外部バスに
まとめるためのバスコントローラを有している。図１５
は従来のマイクロプロセッサの一例である。マイコンチ
ップ１０１上に、所要の演算処理をするＣＰＵ１０２が
設けられ、このＣＰＵ１０２から命令バス１０４とデー
タバス１０５が分離した内部バスとして設けられてお
り、これらのバス１０４、１０５はバスコントローラ１
０３で１本の外部バス１０８にまとめられている。この
マイクロプロセッサには、命令アドレスに対してブレー
クを掛けるためのブレーク機構１０６が設けられてお
り、このブレーク機構１０６は、アドレスの比較をする
複数の比較器１０９と、ブレーク要求発生部１１０とを
有している。

【０００３】複数の比較器１０９はそれぞれ命令バス１
０４からのアドレス信号と図示しないブレークポイント
保持レジスタを介してデータバス１０５からの供給され
る信号とを比較する回路である。各比較器１０９の比較
結果はブレーク要求発生部１１０に入力される。ブレー
ク要求発生部１１０ではその比較結果および図示しない
制御レジスタの設定値に基づいてブレーク要求信号を出
すか出さないかを判断する。ブレーク要求信号を出す場
合、発生部１１０はブレーク要求信号を信号線１０７を
介してＣＰＵ１０２に伝えられる。

【０００４】

【発明が解決しようとする課題】このようなマイクロプ
ロセッサを製造した後、その納品の前にはチップが正常
に動作するか否かの製造試験が行われる。その際、命令
バス１０４に接続された複数の比較器１０９が正常に動
作するか否かも試験される。従来のマイクロプロセッサ
では、例えばＣＰＵ１０２が試験プログラムを有し、そ
れを実行することで製造試験が行われる。その時に使用
される試験プログラムは実際のマイクロプロセッサの動
作をシミュレーションしたものであり、この試験プログ
ラムに基づく試験では１つのチェックすべきアドレスを
生成するためにＣＰＵが数個の命令を実行する必要があ
る。チェックすべきアドレスは１つとは限らず、ＣＰＵ
が実行する命令アドレスのビット数に応じて試験時間も
長くなり、その試験時間の長時間化が問題とされてい
る。また、任意の命令アドレスを生成するためには、任
意のアドレスにプログラム実行を分岐させる必要があ
り、分岐先に必ずプログラムがないとＣＰＵが暴走する
が、その暴走を防ぐように試験プログラムを作成するこ
とは容易ではなく、その暴走を回避するためには似通っ
たビットパターンのアドレスで代用するなどの回避策が
必要とされる。また、マイクロプロセッサの外部からア
ドレスを入力することも考えられるが、プロセッサ自体
が通常の使用状態と異なるモードで動作し、実際のデバ
イスとは異なる動作を基礎として判断を迫られることな
り、この場合には正確な試験ができなくなる。

【０００５】そこで、本発明は上述の技術的な課題に鑑
み、製品納入前の製造試験を短時間で行うことのできる
マイクロプロセッサの提供を目的とする。

【０００６】

【課題を解決するための手段】本発明の一例のマイクロ
プロセッサは、所要の演算処理を行うＣＰＵと、そのＣ
ＰＵに接続されたアドレスバスと、そのアドレスバス上
のアドレスを利用する回路要素と、その回路要素の試験
時にはＣＰＵに代わってアドレスバスに回路要素の試験
用の試験用アドレスを送出する試験回路を有することを
特徴とする。従って、試験中はＣＰＵがアドレスバスの
バスマスターとして機能せず、マイクロプロセッサは試
験回路で生成されたアドレスを高速に利用し、試験時間
を短くできる。

【０００７】また、本発明の他の一例のマイクロプロセ
ッサでは、所要の演算処理を行うＣＰＵと、そのＣＰＵ
に接続され命令アドレスバスと命令データバスで構成さ
れる命令バスと、その命令アドレスバス上のアドレスを
利用しそのアドレスによって試験可能な回路要素と、起
動後の初期状態においてのみＣＰＵからの分岐命令を受
けた時にリターン命令を命令データバスを介してＣＰＵ
に入力させる試験回路とを有することを特徴とする。こ
のＣＰＵはリターン命令を内部命令バスのデータバスか
ら受け取るため、不用意なアドレス値をＣＰＵが取り込
むことがなくなり、その結果、製造試験時のＣＰＵの暴
走は未然に防止されることになる。

【０００８】さらに、本発明のまた他の例のマイクロプ
ロセッサでは、所要の番地に存在する命令を取り込んで
処理を進めるマイクロプロセッサにおいて、指定番地に
分岐したのち分岐先で保持したコードを命令として使用
することなく無条件リターンを行う命令を実行可能とす
ること特徴とする。このマイクロプロセッサの試験時に
は無条件なリターン動作が可能となり、どのような命令
アドレスでも制限なしにＣＰＵに生成させることが可能
となって試験用プログラムの作成が極めて容易に行える
ことになる。

【０００９】また、本発明のさらに他の例のマイクロプ
ロセッサでは、命令バスとデータバスが分離してなるＣ
ＰＵを有し、前記命令バスに対してデータリード動作を
行う命令を持つことを特徴とする。このマイクロプロセ
ッサでは、所要の命令がメモリアクセスステージに現れ
た際に、本来データバスのアドレスバスに出力される値
をそのまま試験用アドレスとして用い、分岐を伴わずに
製造試験をすることが可能となる。したがって、ＣＰＵ
の暴走は未然に防止されるとともに試験用プログラムを
極めて容易に作成することが可能となる。

【００１０】

【発明の実施の形態】本発明の好適な実施の形態を図面
を参照しながら説明する。第１の実施形態本実施形態のマイクロプロセッサ１は、図１に示す要部
構成を有している。マイクロプロセッサ１は所要の演算
処理を行う一つの半導体チップ上に形成された装置であ
って、その内部に、所要の演算処理を行うＣＰＵ（中央
処理装置）２と、内部命令バス４と内部データバス５を
単一の外部バス８にまとめるためのバスコントローラ３
と、命令アドレスに対してブレークを掛けるためのブレ
ーク機構６と、製造試験時に所要の試験用アドレスを発
生させて短時間の製造試験を可能にするための試験回路
１０を主に有している。

【００１１】本実施形態のマイクロプロセッサ１は、内
部命令バス４と内部データバス５が分離したハーバード
アーキテクチャーからなる構成とされ、通常の使用の際
には、ＣＰＵ２が内部命令バス４と内部データバス５の
バスマスターとして機能する。すなわち、ＣＰＵ２は内
部命令バス４と内部データバス５にそれぞれ接続され、
これらの内部命令バス４と内部データバス５を用いて命
令やデータを入出力し、メモリに格納されたプログラム
を実行する。

【００１２】ブレーク機構６は図２に示す内部構成を有
する。図２に示すように、図中一部省略して３個のみ示
す複数のブレークポイント保持レジスタ２１、２２、２
３は内部データバス５に接続され、内部データバス５か
ら供給される値が保持される。このブレークポイント保
持レジスタ２１、２２、２３の各出力信号は、同様に図
中一部省略して３個のみ示すビット毎に設けられた比較
器２６、２７、２８に供給される。各比較器２６、２
７、２８のそれぞれ他方の入力端子は内部命令バス４に
接続され、各比較器２６、２７、２８では内部命令バス
４のアドレス値とブレークポイント保持レジスタ２１、
２２、２３で保持された内部データバス５の値が比較さ
れる。各比較器２６、２７、２８で比較した結果が一致
する場合には、その一致した旨の信号がブレーク要求発
生部２５に伝えられる。このブレーク要求発生部２５に
は内部データバス５に接続された制御レジスタ２４が接
続され、制御レジスタ２４からの制御信号に基づき、Ｃ
ＰＵ２にブレーク要求を出力するか否かが決められる。

【００１３】このような構成を有するブレーク機構６
は、通常、各比較器２６、２７、２８がアドレスの比較
を行い、その結果に基づきブレーク要求発生部２５から
の出力としてのブレーク要求をする動作を行う。このブ
レーク要求は信号線７を介してＣＰＵ２に送られる。そ
して、本実施形態では、当該マイクロプロセッサの製造
試験の一部として、このブレーク機構６内に在る各比較
器２６、２７、２８が正常に動作するか否かの試験を行
う。すなわち、これら比較器２６、２７、２８には、試
験回路１０で生成された試験用アドレスが供給され、短
時間での製造試験が行われる。信号線７から分岐した信
号線１３が、製造試験時にブレーク機構６からの試験結
果をチップ外部に現すのに用いられる。

【００１４】試験回路１０は、内部データバス５の値が
入力するように該内部データバス５に接続され、さら
に、内部命令バス４に対してアドレスを出力できるよう
に信号線１１を介して内部命令バス４に接続される。こ
の試験回路１０はさらにＣＰＵ２に対しても信号を出力
するための信号線１２を介して接続される。この信号線
１２は試験回路１０を用いた製造試験時にＣＰＵ２内の
内部命令バス４と接続する端子をハイインピーダンスに
制御するための信号を出力するためのものである。すな
わち、製造試験時には、ＣＰＵ２はチップ内で内部命令
バス４を開放し、その結果として、該内部命令バス４は
試験回路１０からの試験用アドレスを受け付けることに
なる。試験回路１０から出力された試験用のアドレス信
号は内部命令バス４に送られ、さらに該内部命令バス４
からブレーク機構６の各比較器２６、２７、２８に取り
込まれる。

【００１５】製造試験時においては、試験回路１０は種
々の試験用アドレスを生成する。このような種々の試験
用アドレスを生成する方法としては、既に知られた種々
の手段を用いることができ、例えばメモリーテーブルや
レジスタの使用によるものや、図３を用いて後述するよ
うな制御によって生成するものであっても良い。試験回
路１０から供給された試験用アドレスを受け、各比較器
２６、２７、２８はそのアドレスに応じた出力をブレー
ク要求発生部２５に対して行う。製造試験時においては
信号線７から分岐した信号線１３がブレーク要求発生部
２５からの出力用に使用される。この信号線１３は製造
試験時において当該マイクロプロセッサ１の１つの外部
端子に割り当てられ、製造試験結果をその外部端子を介
してチップ外部に出力する。すなわち、試験回路１０で
生成された試験用アドレスに応じた試験結果が得られて
いるか否か、その割り当てられた外部端子をモニターす
ることで判断できることになる。この製造試験時の間、
ＣＰＵ２はそのプログラム実行動作を停止する。このた
めＣＰＵ２が命令を実行することなく、比較器２６、２
７、２８の試験をすることができ、最高で１クロック当
たり１回の比較器の試験を進めることが可能となる。

【００１６】製造試験終了時においては、試験回路１０
は信号線１２に試験が終了した旨の信号を出力する。Ｃ
ＰＵ２はこの試験終了の信号を受け、その端子のハイイ
ンピーダンス状態を解除し、通常の内部命令バス４を制
御する状態に入る。従って、製造試験終了後は、ＣＰＵ
２は通常のバスマスターとして機能できることになる。

【００１７】次に、図３を参照しながら、試験回路１０
の回路構成の一例について説明する。この試験回路１０
は、この試験回路１０を制御するための制御回路３１を
有し、その制御回路３１は制御レジスタ３２を内部に含
んで構成されている。制御レジスタ３２は設定値を格納
するレジスタであり、この制御レジスタ３２に格納され
た設定値に従って制御回路３１は試験回路１０の各部を
制御する。図１に示したように、試験回路１０は内部デ
ータバス５に接続されているが、詳しくは図３に示すよ
うに内部データバス５はデータデータバス５ｂとデータ
アドレスバス５ａとからなる。データデータバス５ｂに
は制御レジスタ３２が接続され、この制御レジスタ３２
はデータデータバス５ｂ上のデータを制御レジスタ３２
の設定値として取り込むことができる。他方のデータア
ドレスバス５ａはアドレスデコーダ３３に接続されてい
る。このアドレスデコーダ３３はデータバスから制御レ
ジスタ３２に設定値を入力する時に使用され、アドレス
デコーダ３３から信号線３３ａを介して出力されるライ
ト信号に従って制御レジスタ３２が設定値を取り込む。
この設定値は順序に関する情報も含むことができる。

【００１８】アドレスデコーダ３３はさらに信号線３３
ｂを介してビットパターンレジスタ３５にも接続されて
いる。このビットパターンレジスタ３５は、試験用アド
レスの各アドレスを直接生成するレジスタであり、アド
レスデコーダ３３からのライト信号に応じて、データデ
ータバス５ｂからデータを取り込んでビットパターンを
設定する。ビットパターンレジスタ３５にはローテータ
３４が併設されており、このローテータ３４の動作によ
ってビットパターンレジスタ３５はそのビットパターン
を変更することができる。このローテータ３４は制御レ
ジスタ３２に設定された設定値に従ってビットパターン
レジスタ３５から出力するビットパターンすなわち試験
用アドレスを順次変更する。

【００１９】このビットパターンレジスタ３５で生成さ
れた試験用アドレスはバスドライバ３６に送られる。こ
のバスドライバ３６は、内部命令バス４を駆動するため
の回路であり、内部命令バス４を構成する命令アドレス
バス４ａと命令リード信号線４ｂの両方にそれぞれ信号
線１１ａ、１１ｂを介して接続される。命令アドレスバ
ス４ａは内部命令バス４の内部でアドレスを転送するた
めのバスであり、製造試験時にはビットパターンレジス
タ３５で生成された試験用アドレスを転送する。命令リ
ード信号線４ｂはＣＰＵ２からの命令取り込みの要求を
伝達するための信号線である。前述のように、製造試験
時には、命令アドレスバス４ａと命令リード信号線４ｂ
の両方がＣＰＵ２ではなく試験回路１０によって制御さ
れ、そのためにバスドライバ３６がＣＰＵ２に代わって
内部命令バス４を制御する。

【００２０】制御回路３１からはＣＰＵ２に対して信号
線１２を介してその製造試験時にバス開放要求信号が送
られる。このバス開放要求が出された時には、ＣＰＵ２
は前述のように、内部命令バス４と接続する端子がハイ
インピーダンス状態となり、このとき内部命令バス４は
ＣＰＵ２から開放される。逆に、製造試験以外の時で
は、試験回路１０はＣＰＵ２にバス開放要求を送ること
はなく、ＣＰＵ２は通常のとおり内部命令バス４を制御
する。一方、試験回路１０内のバスドライバ３６は製造
試験時には内部命令バス４を駆動するように接続される
が、反対に、製造試験時以外の時はその内部命令バス４
すなわち命令アドレスバス４ａと命令リード信号線４ｂ
への接続部分はハイインピーダンス状態に維持され、製
造試験以外の期間に試験回路１０の演算内容が内部命令
バス４に現れることがない。

【００２１】この回路構成を有する図３に示す試験回路
１０は、先ず試験時以外の期間において、バスドライバ
３６の内部命令バス４と接続される端子がハイインピー
ダンスに維持されるため、ＣＰＵ２がバス開放要求信号
に基づき、内部命令バス４を開放することはなく、従っ
て、試験回路１０の演算内容が内部命令バス４に現れる
ことがない。

【００２２】次に、製造試験時においては、アドレスデ
コーダ３３から信号線３３ａ、３３ｂを介して供給され
るリード信号に応答して、ビットパターンレジスタ３５
がデータデータバス５ｂのデータに基づき設定され、こ
れと並行して制御回路３１の内部の制御レジスタ３２も
その設定値がデータデータバス５ｂのデータに基づきセ
ットされる。その制御レジスタ３２の設定に従って、当
該試験回路１０はその起動状態に入り、最初に先ず制御
回路３１から信号線１２を介してバス開放要求信号を出
力する。このバス開放要求信号は、前述のように、ＣＰ
Ｕ２に入力され、その結果ＣＰＵ２はその内部命令バス
４すなわち命令アドレスバス４ａと命令リード信号線４
ｂへの接続部分はハイインピーダンス状態になり、内部
命令バス４が開放される。

【００２３】内部命令バス４を制御する駆動回路がバス
ドライバ３６となったところで、ビットパターンレジス
タ３５内で生成された試験用アドレスがビットパターン
レジスタ３５からバスドライバ３６に出力され、その試
験用アドレスはさらに命令アドレスバス４ａへ転送され
る。この時同時に、命令リード信号もバスドライバ３６
からの信号によって命令取り込み（命令フェッチ）をす
べき状態を示すように遷移され、これを当該命令アドレ
スバス４ａに接続されている全スレーブに通知する。そ
の結果、試験すべき各比較器２６、２７、２８を有する
ブレーク機構６では、命令リード信号が遷移したタイミ
ングで命令アドレスバス４ａに現れた試験用アドレスが
各比較器２６、２７、２８の一方の入力端子に供給され
る。すると、各ブレークポイント保持レジスタ２１、２
２、２３に保持された値と、その試験回路１０からの試
験用アドレスが比較され、その結果がブレーク要求発生
部２５に出力される。この時点で、既に試験回路１０か
らのバス開放要求信号に基づき、ＣＰＵ２はブレーク要
求発生部２５からのブレーク要求信号は無視することと
なっており、このためブレーク要求発生部２５から試験
結果を含む信号は信号線１３からチップ外部へと出力さ
れる。ブレーク機構６内部の各比較器２６、２７、２８
の良否は、この信号線１３を介した信号を監視すること
で判断することができ、試験回路１０が起動してからは
ＣＰＵ２がプログラムを実行することがないため、極め
て高速な試験を行うことができる。

【００２４】この図３に示す試験回路１０では、次のク
ロックサイクルで試験用アドレスが変更されて、異なる
ビットパターンでの各比較器の試験が続けて行われる。
この試験アドレスの変更は、先ず、制御回路３１からの
指示によりローテータ３４が動作し、例えばビットパタ
ーンレジスタ３５の内容が１ビット分回転する。具体的
な一例を挙げれば、ビットパターンレジスタ３５のアド
レス値が前クロックサイクルで０ｘ０００００００１で
あったとすると、このクロックサイクルでは０ｘ０００
００００２にシフトし、それが本クロックサイクルのア
ドレス値として命令バスに対して出力される。このビッ
トパターンの変更は、アドレス値を１つ或いは定数分だ
け増加させたり、或いは減少させたりするものの他、
「０」と「１」のビット値を反転させたり、アドレス値
を部分的に置換したり、演算したり、消去やその他の種
々の操作を含むものであり、その要求される試験プログ
ラムに従って任意に合成されるものである。

【００２５】仮に、ローテータ３４の動作がビットパタ
ーンレジスタ３５のアドレス値を１ビット分回転するも
のである場合には、当該マイクロプロセッサ１が３２ビ
ットマイコンである時に、３２通りの試験用アドレスを
生成して、ブレーク機構６内の全部の比較器の比較試験
が行われることになる。この試験後に、試験回路１０は
バス開放要求信号を信号線１２において逆側にレベル遷
移させ、ＣＰＵ２に試験時間の終了を通知する。その結
果、ＣＰＵ２は内部命令バス４の接続部分のハイインピ
ーダンス状態を解除し、試験回路１０が起動した直後の
状態からプログラム実行を再開する。

【００２６】以上のように、本実施形態のマイクロプロ
セッサ１では、試験期間においては、命令バスの制御が
試験回路１０によって行われ、ＣＰＵ２は比較器の試験
に関与しなくなるために、非常に高速に試験を進めるこ
とができ、理想的には１クロックサイクルで１アドレス
値を入力して行くことも可能である。従って、従来のＣ
ＰＵ内でアドレスを生成したテスト方法と比較して、本
実施形態のマイクロプロセッサでは短時間で製造試験を
終了させることができることになる。

【００２７】本実施形態のマイクロプロセッサによれ
ば、試験回路が試験用アドレスを発生する間、ＣＰＵが
例えばアドレスバスとの接続部をハイインピーダンスに
制御することでアドレスバスから開放され、その試験結
果についてはデバイスの外部に出力することができる。
また、製造試験中に、試験回路が生成する試験用アドレ
スは、ビットパターン設定用のレジスタの値を順次変更
することで、連続的に供給して行くことも可能であり、
試験時のアドレス生成が簡単になり、試験時間をさらに
短くすることができる。第２の実施形態本実施形態のマイクロプロセッサ４１は、試験結果を保
持する試験結果保持レジスタ４２を内蔵した例である。
図４に示すように、本実施形態のマイクロプロセッサ４
１は、所要の演算処理を行うＣＰＵ２と、内部命令バス
４と内部データバス５を単一の外部バス８にまとめるた
めのバスコントローラ３と、その内部に試験すべき比較
器を含み命令アドレスに対してブレークを掛けるための
ブレーク機構６と、製造試験時に所要の試験用アドレス
を発生させる試験回路１０と、試験結果を保持する試験
結果保持レジスタ４２とを主な構成要素としている。Ｃ
ＰＵ２、内部命令バス４、内部データバス５、バスコン
トローラ３、ブレーク機構６、および試験回路１０は、
第１の実施形態にある各回路要素と同じであり、ここで
はその重複した説明を省略する。

【００２８】試験結果保持レジスタ４２はブレーク機構
６のＣＰＵ２への出力の信号線７から分岐した信号線１
３に接続される。この試験結果保持レジスタ４２はその
内部で試験結果を一旦保持し、製造試験が終了してＣＰ
Ｕ２のプログラム実行再開後に、チップ外部に試験結果
を出力するための回路である。この試験結果保持レジス
タ４２は内部データバス５と入出力できるように接続さ
れており、ＣＰＵ２のプログラム実行再開後では内部デ
ータバス５、バスコントローラ３、および外部バス８を
介してその試験結果の出力がなされる。

【００２９】図５に試験結果保持レジスタ４２の回路構
成を示す。試験結果を保持する試験結果保持レジスタ４
２は、信号線１３と接続する比較結果判定回路４５と、
総合的な結果を格納するフラグレジスタ４３と、これら
の回路の動作を制御するための制御回路４４とを有して
いる。比較結果判定回路４５は外部バス８及び内部デー
タバス５を介して供給された比較期待値と比較器につい
ての試験結果としての値をその内部で比較する回路であ
る。この比較結果判定回路４５には、試験結果について
の信号を供給する信号線１３が接続され、さらに内部デ
ータバス５の信号が入力されるように接続されている。
この比較結果判定回路４５の出力はフラグレジスタ４３
に入力する。

【００３０】フラグレジスタ４３は比較結果判定回路４
５からの判定結果によってフラグをセットおよびリセッ
トする回路であり、比較結果判定回路４５からの判定結
果に比較器が不良であることを示す場合には、当該フラ
グレジスタ４３内のフラグがセットされる。このフラグ
レジスタ４３の内部のフラグの状態は、内部データバス
５を介して外部に書き出され、特に、本実施形態では、
ＣＰＵ２のプログラム実行再開後に外部出力が可能とな
り、内部のクロックが外部のクロックに対して十分に高
速な場合、有効な試験結果の出力を行い得ることにな
る。制御回路４４はそのフラグレジスタ４３のフラグデ
ータの取り込みのタイミングを決める信号をフラグレジ
スタ４３に供給して、外部への試験結果の出力を図る回
路である。

【００３１】この試験結果保持レジスタ４２の回路動作
について説明する。初めに、製造試験が始まる以前の状
態において、ＣＰＵ２がそのプログラムに基づいてフラ
グレジスタ４３内のフラグをリセットする。これはＣＰ
Ｕ２が内部データバス５を介してフラグレジスタ４３に
アクセスし、フラグレジスタ４３内のフラグ値を「０」
にすることを意味する。

【００３２】次に、前述の第１の実施形態と同様に、ブ
レーク機構６の図示しない各比較器の製造試験を試験回
路１０で生成された試験用アドレスに従って行う。この
時、ＣＰＵ２は、試験回路１０からの信号に応じて内部
命令バス４を開放した状態にあり、プログラム実行を停
止した状態にある。試験期間中、前述のように、試験ア
ドレスは試験回路１０および内部命令バス４から順次ブ
レーク機構６内の比較器に供給される。そして、本実施
形態では、この試験用アドレスの供給と同期して、比較
器が正常に動作した場合に出力することが期待される値
（期待値）を、比較対象として、外部バス８からバスコ
ントローラ３及び内部データバス５を介して比較結果判
定回路４５に入力する。比較結果判定回路４５では、そ
の期待値と実際の試験結果が比較され、比較結果が一致
しない場合に、換言すると実際の試験結果が比較器が不
良であることを示している場合に、比較結果判定回路４
５はフラグレジスタ４３に信号を送り、その内部フラグ
のフラグ値を「１」にセットする。もし、試験用アドレ
スの全てのビットパターンにおいて、比較結果が一致す
る場合に、換言すると実際の試験結果が比較器が全部良
品であることを示している場合には、比較結果判定回路
４５はフラグレジスタ４３に信号を送ることはなく、フ
ラグレジスタ４３のフラグ値は「０」のままに維持され
る。特に、通常チップの内部動作周波数は外部動作周波
数よりも十分に高いため、期待値と試験結果の比較作業
を１ビットずつ行わずに複数ビットまとめて同時にチッ
プ外部より入力して行うことが好ましい。このような複
数ビットの期待値の一括入力により効率良く比較作業を
進めることができる。

【００３３】一連のビットパターンについての試験用ア
ドレスの送出が終わることで製造試験が終了する。する
と、ＣＰＵ２は試験回路１０からの試験終了の信号を受
けて、内部命令バス４に対するハイインピーダンス状態
を解除する。これと同時に、試験回路１０のバスドライ
バが内部命令バス４との接続部分をハイインピーダンス
に転じて、ＣＰＵ２はプログラム実行を再開する。この
ＣＰＵ２はプログラム実行の再開に伴って、試験結果保
持レジスタ４２内のフラグレジスタ４３のフラグ値を読
み取ることができる。さらにＣＰＵ２はその読み取り後
にチップ外部にフラグレジスタ４３のフラグ値を読み出
すことができ、その値に基づき、比較器の良不良を判断
することができる。

【００３４】本実施形態のマイクロプロセッサでは、試
験結果を保持する試験結果保持レジスタ４２で、比較器
の試験結果がレジスタなどの保持手段に格納されて、該
試験結果をレジスタから読みだすことも可能であり、試
験終了後にチップ外部に読みだすことができる。このた
めチップ内部では外部動作周波数との同期を考えること
なく、独立して高速な比較器の試験を進めることがで
き、試験終了後にまとめて試験結果について外部に出力
することができる。従って、本実施形態のマイクロプロ
セッサは全体としての試験時間の短時間化を図ることが
できる。第３の実施形態本実施形態のマイクロプロセッサ５１は、製造試験時に
はＣＰＵ５２がブレーク機構６内の比較器に対する試験
アドレスを生成するが、試験回路５４が強制的にＲＥＴ
（リターン）信号を該ＣＰＵに返すため、ＣＰＵ５２の
暴走が未然に防止される例である。

【００３５】本実施形態のマイクロプロセッサ５１は、
図６に示すように、前述のマイクロプロセッサ１、４１
と同様に、所要の演算処理を行うＣＰＵ（中央処理装
置）５２と、内部命令バスと内部データバス５を単一の
外部バス８にまとめるためのバスコントローラ５３と、
命令アドレスに対して信号線７を介してブレークを掛け
るためのブレーク機構６と、製造試験時に所要の試験用
アドレスを発生させて短時間の製造試験を可能にするた
めの試験回路５４を主に有している。ここで、ブレーク
機構６、内部データバス５、外部バス８は前述の各回路
要素と同様であり、ここでは重複した説明を省略する。

【００３６】図６に示すように、本実施形態のマイクロ
プロセッサ５１では、内部命令バスを構成する信号線と
しては、内部命令バスのデータバス５５と、内部命令バ
スのアドレスバス５６と、内部命令バスのリード信号線
５７、５８とが用いられる。内部命令バスのデータバス
５５はＣＰＵ５２が命令を取り込むために用いられるバ
ス信号線であり、内部命令バスのアドレスバス５６は命
令の番地を伝えるためのバス信号線である。ブレーク機
構６は、その内部の各比較器がアドレスの比較をするた
め、この内部命令バスのアドレスバス５６に接続され、
製造試験時にＣＰＵ５２から供給された試験用アドレス
に基づき各比較器が試験される。内部命令バスのリード
信号線５７、５８は、ＣＰＵ５２からの命令リード信号
を伝達する信号線であり、命令リード信号の遷移によっ
て命令取り込み（命令フェッチ）をすべきタイミングが
バス信号線に接続される各回路に伝達される。

【００３７】ＣＰＵ５２とバスコントローラ５３の間に
は、内部命令バスのデータバス５５及び内部命令バスの
アドレスバス５６とが並列して配され、両者を接続させ
ている内部命令バスのリード信号線５７、５８は、ＣＰ
Ｕ５２からバスコントローラ５３に至るよう配設されて
いるが、特に、リード信号線５７、５８の間には、試験
回路５４が設けられている。すなわち、リード信号線５
７は一旦試験回路５４に接続され、その試験回路５４か
らはリード信号線５８がリード信号を出力するように接
続されている。また、試験回路５４には、命令バスのリ
ード信号線５７、５８に加えて、さらにＣＰＵ５２から
の分岐発生信号を受け取るための信号線５９と、内部命
令バスのデータバス５５にＲＥＴ命令を現すための信号
線６０が接続されている。

【００３８】本実施形態のマイクロプロセッサ５１の試
験回路５４は、前記第１、第２の実施形態の試験回路１
０とは異なり、試験用のアドレスを生成しない。その代
わりに、試験回路５４は、起動後の最初の分岐発生の際
に、内部命令バスのデータバス５５の内容を強制的にＲ
ＥＴ命令に書き換え、それをＣＰＵ５２に取り込ませる
ように機能する。ＣＰＵ５２が試験用のアドレスを生成
して実際の製造試験を進めた場合には、ＣＰＵ５２はＲ
ＥＴ命令を内部命令バスのデータバス５５から受け取る
ため、不用意なアドレス値をＣＰＵ５２が取り込むこと
がなくなり、その結果、製造試験時のＣＰＵの暴走は未
然に防止されることになる。

【００３９】ここでその試験回路５４の動作について説
明する。まず、マイクロプロセッサ５１の状態は、製造
後の最初のプログラム実行状態であると仮定する。この
状態でＣＰＵ５２がそのプログラム実行によって製造試
験に移行する時は、先ず、ＣＰＵ５２が分岐発生信号を
信号線５９を介して送出し、第１回目の分岐発生である
ことを試験回路５４に通知して、試験回路５４を活性状
態にする。このように試験回路５４が活性状態となった
ところで、ＣＰＵ５２が試験アドレスにＣＡＬＬ命令に
よって分岐することを繰り返してブレーク機構６内の比
較器の試験が進められる。このＣＡＬＬ命令による分岐
では、ＣＰＵ５２は任意の試験用アドレスをブレーク機
構６に送出できる。そして、ＣＰＵ５２がリード信号を
遷移させて命令取り込み動作を繰り返す時に、試験回路
５４は信号線５７のリード信号を信号線５８に対しては
マスクし、代わりに、信号線６０を介してＲＥＴ命令を
送出する。この試験回路５４の信号置換動作によって、
分岐による任意の試験用アドレスにプログラムがあって
もなくても確実にＣＰＵ５２は分岐元のプログラムに帰
ってくることができ、ＣＰＵの暴走は未然に防止され
る。

【００４０】製造試験の終了後、分岐発生信号の更なる
変化或いはＣＰＵ５２からの試験終了の信号によって試
験回路５４は非活性状態に転じ、命令バスのリード信号
をマスクしない本来の状態に戻す。すなわち、ＣＰＵ５
２からは試験回路５４の存在が無視できるものとされ、
通常のリード信号は信号線５７、５８を介して各スレー
ブに伝えられる。この試験回路５４が活性状態となるの
は、試験回路５４の起動後の第１回目の分岐発生だけで
あり、試験回路５４が出力したＲＥＴ命令をＣＰＵ５２
が実行し、その結果としての分岐については試験回路５
４は反応せず、正規の試験プログラムに制御が戻ること
になる。

【００４１】本実施形態のマイクロプロセッサにおいて
は、試験回路５４はＣＰＵ５２からのリード信号を入力
し、起動後の初期状態において分岐命令の実行を検出し
た時のみリード信号はマスクされ、初期状態を経過した
後は、リード信号が命令バスの制御に使用される構成と
される。このためＣＰＵの暴走を未然に防止しつつ、短
時間に製造試験を終了させることができる。第４の実施形態本実施形態は、当該マイクロプロセッサが実行する命令
の１つのとして特殊な試験用命令を備えたマイクロプロ
セッサの例である。このマイクロプロセッサについて図
７を参照しながら説明する。図７において、垂直方向の
矢印７１はプログラムの流れを示し、横方向の矢印７２
はプログラムが分岐したことを示す。

【００４２】本マイクロプロセッサにおいては、このプ
ログラムの流れの中の命令コードの１つとして、試験用
命令ＣＡＬＬＲＥＴが含まれる。この試験用命令は、サ
ブルーチン分岐命令（ＣＡＬＬ）とリターン命令（ＲＥ
Ｔ）を組み合わせたようにＣＰＵが動作する特別な命令
である。この試験用命令をマイクロプロセッサのＣＰＵ
がフェッチした時は、はじめに、通常のサブルーチンコ
ールを行うサブルーチン分岐命令と同様に分岐（図中、
矢印７２で示す。）を行うが、その分岐先でＣＰＵは命
令コード１つ分のアドレスを取り込むと共に命令を取り
込む。図７中、矢印７３はその１回分の命令フェッチを
示す。また、そのＣＰＵに取り込まれたアドレスが試験
用アドレスとして利用される。そして、通常のサブルー
チン分岐命令と異なるのは、その分岐先でどのような命
令をＣＰＵがフェッチした場合であっても、図７中、矢
印７４で示すように、次にサブルーチンから復帰する時
に使用されるリターン命令を実行したように元の試験用
命令ＣＡＬＬＲＥＴの次のアドレスに戻ってくる。

【００４３】このようなマイクロプロセッサの動作によ
って、試験用命令ＣＡＬＬＲＥＴがプログラム中に存在
し、この試験用命令ＣＡＬＬＲＥＴを実行した時は分岐
先にプログラムが存在しない場合や、マイクロプロセッ
サに内蔵されたＲＯＭのように書き換えができないフロ
グラムが既に存在している場合でも、試験時には無条件
にリターン動作が可能となり、どのような命令アドレス
でも制限なしにＣＰＵに生成させることが可能となり、
試験用のパターン作成が極めて容易に行えることにな
る。なお、ここでは試験用命令をＣＡＬＬＲＥＴと命名
したが、これに限定されず、他の命令の名前をその他の
命令コードと重複しない限り使用できることは勿論であ
る。

【００４４】図８は本実施形態のマイクロプロセッサに
よって実行されるプログラムの一例を示す図である。こ
こではこのプログラムに沿った製造試験の手順について
説明する。このプログラムにおいて、００００７０００
Ｈ番地から００００８０００Ｈ番地にかけて試験プログ
ラムが書き込まれており、この試験プログラムの中に、
試験用命令ＣＡＬＬＲＥＴが書き込まれている。本例で
は、試験プログラムの中の００００７１００Ｈ番地と０
０００７１０２Ｈ番地の２箇所に試験用命令ＣＡＬＬＲ
ＥＴが書き込まれている。なお当該プログラムを実行す
るＣＰＵは１命令当たり、２番地分のアドレスを必要と
している。この状態で、ＣＰＵが００００７１００Ｈ番
地の命令ＣＡＬＬＲＥＴを取り込むと、同時に分岐先で
ある００４０００００Ｈ番地が取り込まれ、プログラム
はこの００４０００００Ｈ番地に分岐する。この時試験
時に利用されるアドレス値として該００４０００００Ｈ
番地が利用される。

【００４５】ＣＰＵは続いて命令アドレスとして該００
４０００００Ｈ番地を出力して当該番地の命令について
の命令フェッチを行うが、ＣＰＵはその命令コードを命
令として使用することなく無条件にリターンを行うこと
になる。従って、図８に示すように、仮に００４０００
００Ｈ番地の命令が不定値の場合であっても、確実にプ
ログラムは分岐元の００００７１００Ｈ番地の次の番地
の００００７１０２Ｈ番地に復帰する。もし、ここで０
０００７１００Ｈ番地に存在する命令が通常の分岐命令
ＣＡＬＬであった場合では、００４０００００Ｈ番地の
命令である不定値を取り込んでしまい、その結果、ＣＰ
Ｕが暴走してしまうことになる。しかし、本実施形態で
は、分岐命令ＣＡＬＬではなく試験用命令ＣＡＬＬＲＥ
Ｔが用いられることから、このようなＣＰＵの暴走は起
こらない。

【００４６】ＣＰＵは００００７１０２Ｈ番地に復帰し
た後、同様な試験用命令ＣＡＬＬＲＥＴに従って００８
００００Ｈ番地に分岐し、そのアドレス値が試験用アド
レスとして比較器に供給される。ここでも前の番地と同
様に、ＣＰＵはその分岐先の命令コードを命令として使
用することなく無条件にリターンを行い、００００７１
０４Ｈ番地に復帰する。

【００４７】以上のように、試験用命令ＣＡＬＬＲＥＴ
を使用することで、どのような命令アドレスをＣＰＵに
生成させた場合であっても、ＣＰＵはその分岐先の命令
コードを命令として実行することなく無条件に分岐先か
ら復帰して来る。このためＣＰＵは暴走することなく、
確実に製造試験を進めることができ、また、試験プログ
ラムを作成する手間も軽減され、連続的な試験用命令の
配置から試験時間の短縮も可能となる。第５の実施形態本実施形態のマイクロプロセッサは、命令バスに対して
データアクセスを疑似的に行う命令を実行可能とした装
置である。まず図９及び図１０を参照して、その命令
（ＳＴＩＡ）の概要について説明する。図９はメモリに
スタックされたプログラムの一例である。このプログラ
ムは１００番地から始まり、番地の値が１つずつ増加し
て１０５番地まで存在する。各番地にはそれぞれ命令が
記憶されており、１００番地に命令＃１が、１０１番地
に命令＃２が、１０３番地に命令＃３が、１０４番地に
命令＃４が、１０５番地に命令＃５がそれぞれ記憶され
ているが、特に１０２番地に命令バスに対してデータア
クセスを疑似的に行う命令である命令ＳＴＩＡが記憶さ
れている。

【００４８】図１０はＣＰＵ内部のパイプラインの状態
を示す図である。図１０において、ＩＦは命令の取り込
みステージであり、ＩＤは命令のデコードステージであ
り、ＥＸは命令の実行ステージであり、ＭＡは命令のメ
モリアクセスステージである。図９に示したプログラム
をＣＰＵがパイプライン処理にて処理する場合、ＣＰＵ
は図９の番地順に逐次処理を進める。そして、通常のメ
モリアクセス命令はデータバス側にアクセスを行うのに
対し、１０２番地に書かれていた命令ＳＴＩＡがメモリ
アクセスステージＭＡに入ると、データバスのアドレス
バスに出力するアドレスを命令バスのアドレスバスに対
して出力する。その結果、命令ＳＴＩＡがメモリアクセ
スステージＭＡに現れた時点Ｔ０で、本来データバスの
アドレスバスに出力される値＃２００が命令の取り込み
ステージＩＦに現れることになり、この値をそのまま試
験用アドレスとして用いて製造試験をすることが可能と
なる。ＣＰＵは命令ＳＴＩＡを実行した時は、命令バス
に書き出されたアドレス（ここでは＃２００番地）の命
令コードを無視し、以下の命令のデコードステージＩ
Ｄ、実行ステージＥＸ、およびメモリアクセスステージ
ＭＡで無演算（ＮＯＰ）として処理する。

【００４９】このような命令ＳＴＩＡを利用して試験を
行うことで、本実施形態のマイクロプロセッサでは、分
岐を伴わない製造試験が実現される。ＣＰＵが実行する
プログラムがサブルーチンに分岐する場合、それだけク
ロック数が余計に必要となって高速化できない。しか
し、分岐を伴わなわずにプログラム実行中に試験用アド
レスを命令バスに出すことができれば、それだけ高速な
処理が実現される。さらに、必要なアドレスだけを任意
のタイミングで前後のプログラムの命令を問わずに命令
バスに出すことができるため、試験用パターンは容易に
設計できることになり、製造試験を効率良くすすめるこ
とが可能となる。

【００５０】図１１はこの命令ＳＴＩＡを実行するＣＰ
Ｕの命令アドレス出力部の回路構成を示す。この命令ア
ドレス出力部には、ＣＰＵ内の汎用レジスタファイル８
１と、プログラムカウンタ（ＰＣ）の相対アドレスへの
分岐用加算器８２と、プログラム中の実行アドレスを指
示するための値を格納するプログラムカウンタ８３と、
分岐を伴わない命令についてアドレス値を加算するため
のＰＣインクリメンタ８４と、命令アドレスバス８７に
出力されるアドレス値を選択するマルチプレクサ８５
と、プログラムカウンタ８３とマルチプレクサ８５の動
作を制御する制御回路８６を有している。

【００５１】ここで使用されているＣＰＵは、絶対アド
レスへの分岐先指定はＣＰＵのレジスタにアドレス値を
一回入力することが必要とされる。ＣＰＵ内の汎用レジ
スタファイル８１からは絶対アドレスでの分岐の際にそ
のアドレス値がマルチプレクサ８５に転送される。プロ
グラムカウンタ８３は命令アドレスバス８７に接続さ
れ、その命令アドレスバス８７に在るアドレス値をラッ
チするが、そのラッチのタイミングは制御回路８６によ
って制御されている。すなわち、ＣＰＵから出力される
命令アドレスは命令アドレスバス８７に出力されると共
に、次の命令フェッチに備えてプログラムカウンタ８３
にも格納される。分岐用加算器８２はプログラムカウン
タ相対分岐命令についての加算動作を行い、ＰＣインク
リメンタ８４は分岐を伴わない命令についてプログラム
カウンタ８３からのアドレス値を２番地分の値だけ加算
する。マルチプレクサ８５は、レジスタファイル８１か
らのアドレス値、分岐用加算器８２からのアドレス値、
またはインクリメンタ８４からのアドレス値を選択して
命令アドレスバス８７への出力を行う。

【００５２】このような回路構成のＣＰＵの出力部で
は、通常の命令を実行している場合には、命令アドレス
バス８７に出力されるアドレス値は、分岐を伴わない限
りＰＣインクリメンタ８４の出力が用いられ、プログラ
ムカウンタ相対分岐命令については分岐用加算器８２の
出力が用いられ、絶対アドレスへの分岐命令については
レジスタファイル８１からの値が出力される。この時、
制御回路８６の制御信号に応じてプログラムカウンタ８
３は命令アドレスバス８７上のアドレス値をラッチす
る。

【００５３】ところが、本実施形態における試験用の命
令ＳＴＩＡを実行する場合には、指定されたアドレス値
（例えば図１０の例では＃２００番地）がレジスタファ
イル８１から読みだされ、それが制御回路８６からの制
御信号に応じてマルチプレクサ８５で選択され、その結
果命令アドレスとして命令アドレスバス８７に出力され
る。このアドレス値が試験用アドレスとして利用され、
比較器の試験が行われる。この命令ＳＴＩＡの際には、
プログラムカウンタ８３は命令アドレスバス８７上のア
ドレス値をラッチすることがなく、プログラムカウンタ
８３のその元のままの値を維持する。これと並行してＣ
ＰＵは命令ＳＴＩＡの取り込み時にはＮＯＰ命令が入力
されたものと見なして処理を進める。命令ＳＴＩＡに基
づく試験アドレスの出力が終了した時は、プログラムカ
ウンタ８３に格納されていた元のアドレス値をＰＣイン
クリメンタ８４が２番値分だけ増加させ、その増加させ
たアドレス値が試験アドレスの出力後の命令アドレスと
して利用される。このＰＣインクリメンタ８４での加算
動作によって通常の命令フェッチ動作が再開される。

【００５４】以上のように、命令ＳＴＩＡが実行される
際は、その間に取り込まれた命令コードはＣＰＵ内で命
令コードとしては使用されずに読み捨てられるため、仮
にプログラムとして意味のないコードが返ってきてもＣ
ＰＵがそれによって暴走することはない。従って、試験
プログラムの形成のための命令アドレスとしては任意の
アドレスを用いることができ、製造試験の効率を高める
ことができる。第６の実施形態本実施形態のマイクロプロセッサは、第５の実施形態の
マイクロプロセッサの変形例であり、一回の命令ＳＴＩ
Ａによって複数個（本例では４個）のアドレス値を出力
するように構成された例である。

【００５５】図１２は第６の実施形態のマイクロプロセ
ッサでなされるパイプライン処理の状態を示す図であ
る。図１２において、第５の実施形態と同様に、ＩＦは
命令の取り込みステージであり、ＩＤは命令のデコード
ステージであり、ＥＸは命令の実行ステージであり、Ｍ
Ａは命令のメモリアクセスステージである。本実施形態
において、命令ＳＴＩＡがメモリアクセスステージＭＡ
に入ると、４回命令ＳＴＩＡが繰り返され、データバス
のアドレスバスに出力する４個のアドレスを命令バスの
アドレスバスに対して出力する。この命令ＳＴＩＡはメ
モリアクセスステージＭＡに４回分留まるため、後続の
命令＃４と命令＃３もそれぞれ命令のデコードステージ
ＩＤと、命令の実行ステージＥＸに留まることになる。
命令ＳＴＩＡがメモリアクセスステージＭＡに現れた時
点Ｔ０で、値＃２００が命令の取り込みステージＩＦに
現れるところまでは前述の第５の実施形態のマイクロプ
ロセッサと同じであるが、その後時点Ｔ１〜Ｔ３でもそ
れぞれアドレス値＃４００、＃８００、＃１６００が出
力され、これらのアドレス値がそのまま試験用アドレス
として用いられる。その試験用アドレスが送出される期
間では、命令バスに書き出された複数のアドレス（ここ
では＃２００、＃４００，＃８００，＃１６００の各番
地）にかかる各命令コードを無視し、以下の命令のデコ
ードステージＩＤ、実行ステージＥＸ、およびメモリア
クセスステージＭＡで無演算（ＮＯＰ）として処理す
る。そして命令ＳＴＩＡが４回のアドレス出力を終えた
ところで、通常の命令実行が再開される。

【００５６】このような命令ＳＴＩＡを利用して試験を
行うことで、本実施形態のマイクロプロセッサでは、分
岐を伴わない高速な製造試験が実現される。さらに、必
要なアドレスだけを任意のタイミングで前後のプログラ
ムの命令を問わずに命令バスに出すことができるため、
試験用パターンは容易に設計できることになり、製造試
験を効率良くすすめられる。そして、本実施形態では、
複数のアドレスが一回の命令ＳＴＩＡによって命令バス
に出力されるため、製造試験をさらに高速に進めること
ができ、試験時間を短縮できる。

【００５７】ここで前記図１１のＣＰＵの命令アドレス
出力部の回路構成を用いて複数のアドレス値を一回の命
令ＳＴＩＡで出力するための方法を説明する。図１３は
図１１のレジスタファイル８１の設定内容を示す図であ
る。本例では命令ＳＴＩＡはＳＴＩＡ（Ｒ０，Ｒ１，Ｒ
２，Ｒ３，Ｒ４）とプログラム可能とされ、括弧書きさ
れたパラメータに対応する５個のアドレス値が試験用ア
ドレスとして命令バスに出力される。すなわち、ＳＴＩ
Ａの括弧書き部分でパラメータを指定すれば、それに応
じて制御回路８６がパラメータの分だけ繰り返すアドレ
ス出力を繰り返すように制御し、複数のアドレス出力が
一回の命令ＳＴＩＡで実現される。

【００５８】図１４は図１１のＣＰＵの命令アドレス出
力部の変形例であり、図１１の出力部の回路構成と同様
に、レジスタファイル８１、相対アドレスへの分岐用加
算器８２と、プログラムカウンタ８３と、ＰＣインクリ
メンタ８４と、命令アドレスバス８７に出力されるアド
レス値を選択するマルチプレクサ８５とを有し、さらに
制御回路９２によってローテータ９１が制御されてアド
レス値を該ローテータ９１で演算して出力できる構成を
加えたものである。

【００５９】ローテータ９１は当該ＣＰＵの汎用レジス
タファイル８１と、アドレス値を選択するマルチプレク
サ８５の間のアドレスバスに挿入され、該レジスタファ
イル８１からの読み取りデータを例えば１ビットや複数
ビット右や左に回転させたり、或いは反転させてマルチ
プレクサ８５に対して出力するものである。また、その
ローテータ９１における回転ないし演算処理は制御回路
９２からの指示信号に基づき適宜設定することが可能で
ある。

【００６０】この出力部は図１１の出力部と同様の動作
を行うが、命令ＳＴＩＡが取り込まれた時は、ローテー
タ９１が制御回路９２の指示によって動作し、１つのア
ドレスをレジスタファイル８１から出力した後は、その
アドレス値を所要ビット回転させて次のアドレスを出力
し、このアドレス出力とアドレスの回転動作を繰り返
す。このような出力部を用いることによって、複数のア
ドレスが一回の命令ＳＴＩＡによって命令バスに出力さ
れるため、製造試験をさらに高速に進めることができ、
試験時間を短縮できる。また、レジスタファイル８１に
設定される試験用アドレス値は１つで足り、どの様にア
ドレスを回転させるかが試験プログラムの作成であるた
め、試験プログラム自体をさらに容易に作成できる。

【００６１】第６の実施形態のマイクロプロセッサにお
いては、命令バスに対してデータリード動作を行う命令
ＳＴＩＡがデコードされた時、複数回のデータアクセス
をするように設定され、ＣＰＵ内のレジスタに格納され
ていた複数個の試験用アドレスが命令バスに現れるよう
に制御される。ＣＰＵ内のレジスタに格納された値か
ら、ローテータなどを利用した演算等により複数個の試
験用アドレスを容易に生成することもできる。したがっ
て、本実施形態のマイクロプロセッサを用いることで、
製造試験を高速に進めることができ、試験時間を短縮で
きる。また、試験プログラムを容易に作成することも可
能である。

【００６２】以上説明したように、本発明のマイクロプ
ロセッサでは、アドレス空間に割り当てるメモリなどの
状況によらず、ＣＰＵを暴走させないように細心の注意
を払う必要もなく、容易に命令アドレスを振った試験を
行うことが可能になる。このため試験プログラムを作成
する際に試験と関係ない部分の設定を省くことができ、
試験プログラムを短時間で作成することができるように
なる。また、実際の試験時間も十分に短時間化されるた
めに、そのチップの生産性を大幅に向上させることがで
きる。

【００６３】なお、上述のマイクロプロセッサでは、比
較器はブレーク機構内にあるものについて説明したが、
命令アドレスのように任意のビットパターンを簡単には
生成できない信号によって動作するような回路について
の試験について、本発明を適用することも可能であっ
て、所望の効果を期待できるものである。

【図面の簡単な説明】

【図１】本発明のマイクロプロセッサの第１の実施形態
を示すブロック図である。

【図２】図１のマイクロプロセッサのブレーク機構の回
路構成を示すブロック図である。

【図３】図１のマイクロプロセッサの試験回路の一例を
示すブロック図である。

【図４】本発明のマイクロプロセッサの第２の実施形態
を示すブロック図である。

【図５】図４のマイクロプロセッサの試験結果保持レジ
スタの回路構成を示すブロック図である。

【図６】本発明のマイクロプロセッサの第３の実施形態
を示すブロック図である。

【図７】本発明のマイクロプロセッサの第４の実施形態
を説明するためのプログラムの流れを示す図である。

【図８】第４の実施形態のマイクロプロセッサで使用さ
れるプログラムを示す図である。

【図９】本発明のマイクロプロセッサの第５の実施形態
を説明するためのプログラムを示す図である。

【図１０】第５の実施形態のマイクロプロセッサのパイ
プライン処理の状態を示すパイプライン状態図である。

【図１１】第５の実施形態のマイクロプロセッサのＣＰ
Ｕの出力部の回路構成を示すブロック図である。

【図１２】第５の実施形態のマイクロプロセッサの変形
例のパイプライン処理の状態を示すパイプライン状態図
である。

【図１３】第５の実施形態のマイクロプロセッサの変形
例のレジスタファイルの一例を示すメモリマップ図であ
る。

【図１４】第５の実施形態のマイクロプロセッサの他の
変形例のＣＰＵの出力部の回路構成を示すブロック図で
ある。

【図１５】従来のマイクロプロセッサの一例を示すブロ
ック図である。

【符号の簡単な説明】

１マイクロプロセッサ２ＣＰＵ３バスコントローラ４内部命令バス５内部データバス６ブレーク機構８外部バス１０試験回路２６、２７、２８比較器３１制御回路３３アドレスデコーダ３４ローテータ３５ビットパターンレジスタ３６バスドライバ４２試験結果保持レジスタ５１マイクロプロセッサ５２ＣＰＵ５３バスコントローラ５４試験回路８１レジスタファイル８２分岐用加算器８３プログラムカウンタ８４ＰＣインクリメンタ８５マルチプレクサ８６制御回路９１ローテータ９２制御回路ＣＡＬＬＲＥＴ、ＳＴＩＡ命令

Claims

【特許請求の範囲】

【請求項１】所要の演算処理を行うＣＰＵと、前記Ｃ
ＰＵに接続されたアドレスバスと、前記アドレスバス上
のアドレスを利用する回路要素と、前記回路要素の試験
時には前記ＣＰＵに代わって前記アドレスバスに前記回
路要素の試験のための試験用アドレスを送出する試験回
路を有することを特徴とするマイクロプロセッサ。
【請求項２】所要の演算処理を行うＣＰＵと、前記Ｃ
ＰＵに接続され命令アドレスバスと命令データバスで構
成される命令バスと、前記命令アドレスバス上のアドレ
スを利用しそのアドレスを用いて試験可能な回路要素
と、起動後の初期状態においてのみ前記ＣＰＵからの分
岐命令を受けた時にリターン命令を前記命令データバス
を介して前記ＣＰＵに入力させる試験回路とを有するこ
とを特徴とするマイクロプロセッサ。
【請求項３】所要の番地に存在する命令を取り込んで
処理を進めるマイクロプロセッサにおいて、指定番地に
分岐したのち分岐先で保持したコードを命令として使用
することなく無条件リターンを行う命令を実行可能とす
ること特徴とするマイクロプロセッサ。
【請求項４】命令バスとデータバスが分離してなるＣ
ＰＵを有し、前記命令バスに対してデータリード動作を
行う命令を持つことを特徴とするマイクロプロセッサ。